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JP2010118395A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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JP2010118395A JP2008288861A JP2008288861A JP2010118395A JP 2010118395 A JP2010118395 A JP 2010118395A JP 2008288861 A JP2008288861 A JP 2008288861A JP 2008288861 A JP2008288861 A JP 2008288861A JP 2010118395 A JP2010118395 A JP 2010118395A
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pad
relay
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Abstract

【課題】積層された複数の半導体チップの実装面に沿う占有面積を縮小した半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】半導体装置は、複数の第１チップ１２（第２チップ１６）が、それらの各々が有するパッド形成面の連結電極パッドＰが配線２１（２５）により電気的に接続されるかたちで積層されるブロック１５（１９）を有するとともに、それらブロック１５，１９が積層されてなる。このとき、下層になる第１チップ１２のパッド形成面には、中継配線２３によりその連結電極パッドＰと接続された中継電極パッドＲＰが、上層になる第２チップ１６に露出されるかたちでさらに備えられる。そして、実装基板１０の基板端子ＢＰにその連結電極パッドＰを介して電気的に接続された前記下層の第１チップ１２の中継電極パッドＲＰと前記上層の第２チップ１６の連結電極パッドＰとが配線２７により電気的に接続される。
【選択図】図１

Description

本発明は、積層された複数の半導体基板の相互間に配線が形成されてなる半導体装置及びその半導体装置の製造方法に関する。
電子機器に搭載される半導体装置のパッケージング技術においては、電子機器の小型化や軽量化の要請に応えるべく、半導体装置そのものの小型化を図るために実装基板の表面に半導体チップを実装する方式、所謂、表面実装方式が採用されている。なかでも、チップスケールパッケージ（ＣＳＰ）、特にウェハレベルＣＳＰは、ウェハ状態にある半導体チップの表面に樹脂封止層を直接形成し、この状態で検査した半導体チップをウェハから切り出して利用するため、半導体装置における実装面積を半導体チップの面積と同等にすることができ、超小型のパッケージを実現することができる。
一方、このような半導体装置においては、上述する小型化の要求にくわえて、その高性能化も要求されており、それらの要求を満足するために、特許文献１に記載のような半導体装置が提案されている。特許文献１に記載の半導体装置では、高性能化の要求に応えるために、１つのパッケージに複数の半導体チップを搭載しており、また小型化の要求に応えるために、複数の半導体チップの各々が絶縁層等を挟むかたちで積重ねられている。
特開２００４−２８１５３９号公報
ところで、上述するような半導体装置の小型化や高性能化のさらなる要求とともに、近年では、その製造方法にも簡素化が要求されている。図１１は、こうした製造方法の一例であるインクジェット法を用いて製造した半導体装置の正面構造を示す正面図である。
図１１に示すように、半導体装置における実装基板７０の上には、同じサイズで形成された複数の半導体チップ７１が階段状をなして積層されている。具体的には、実装面の法線方向である上方から見て、上層の半導体チップ７１は、いずれも下層の半導体チップ７１の連結電極パッドＰを避けるように、そして下層の半導体チップ７１から実装面の一方向にずれるかたちで順に積層されている。また、各半導体チップ７１における連結電極パッドＰの上には、各半導体チップ７１の連結電極パッドＰと実装基板７０の基板端子ＢＰとを結ぶ傾斜部７５を介して直線状の配線７６が積層されている。
このような積層構造であれば、各半導体チップ７１の連結電極パッドＰと実装基板７０の基板端子ＢＰとを、上方から見て一方向に配列させることが可能になる。そのため、この半導体装置の製造工程では、導電性インクからなる液滴を各連結電極パッドＰと基板端子ＢＰとを結ぶように吐出して、その導電性インクを乾燥して焼成するという極めて少ない工程で半導体装置を製造することができる。そのうえ、各半導体チップと実装基板７０との接続をチップの端面に沿うかたちの金属膜により構成することができるため、こうした接続をワイヤボンディングで実現する場合に比べて半導体装置のさらなる小型化を図ることができる。
だが、上述するような方法にあっては、各半導体チップ７１の連結電極パッドＰを上方から見て一方向に配列させる必要があるため、半導体チップ７１の位置が上層であるほど、その配置位置が前記一方向へずれることになる。そのため、高性能化に応えるべく半導体チップ７１の積層枚数が増加するほど、積層された半導体チップ７１の占有面積が、前
記一方向に沿って拡大してしまう。その結果、規格で定められたサイズがある電子機器、特にＳＤカードやマイクロＳＤカードのような電子機器では、上述するような方法が採用され難くなる。
なお、複数の半導体チップを積重ねるうえでは、上述するように上層の半導体チップ７１を実装面の面方向にずらすことなく、実装面の法線方向に沿って積重ねる構成も考えられる。しかし、このような構成では、下層の半導体チップ７１の連結電極パッドＰが上層の半導体チップ７１で覆われるため、上層の半導体チップ７１そのものに配線用の導通孔を形成しなければならなくなり、製造工程そのものが煩雑となるばかりか、各半導体チップの検査までもが行い難くなってしまう。
本発明は上記課題を解決するためになされたものであり、その目的は、積層された複数の半導体チップの実装面に沿う占有面積を縮小した半導体装置及びその半導体装置の製造方法を提供することにある。
本発明の半導体装置は、複数の半導体基板の各々が有するパッド形成面の連結電極パッドが配線により電気的に接続されるかたちで前記複数の半導体基板を積層させた半導体装置であって、下層になる前記半導体基板のパッド形成面には、中継配線によりその連結電極パッドと接続された中継電極パッドが、上層になる前記半導体基板に露出されるかたちでさらに備えられ、前記複数の半導体基板が実装される実装面の実装電極パッドと前記下層の連結電極パッドとが配線により電気的に接続されるとともに、前記上層の連結電極パッドと前記下層の中継電極パッドとが配線により電気的に接続されることを要旨とする。
このような構成によれば、下層のパッド形成面には、連結電極パッドに接続される中継電極パッドが、上層により露出されるかたちで具備される。そして、実装基板の実装電極と下層の連結電極パッドとの間、さらに上層の連結電極パッドと下層の中継電極パッドとの間が、それぞれ配線により電気的に接続される。そのため、下層における連結電極パッドと中継電極パッドとの相対位置に応じて、上層の連結電極パッドと実装基板の実装電極パッドとの相対位置が、実装面の面方向において変位するようになる。つまり、下層になる半導体基板と上層になる半導体基板との相対位置が、連結電極パッドと中継電極パッドとの相対位置に応じて、実装面の面方向において変位するようになる。
したがって、上述するような半導体装置においては、半導体基板の積層態様の自由度が拡張されるようになる。ゆえに、各半導体基板の連結電極パッドが配線により連結されるという構造上の制約があれども、上層の半導体基板が実装面の面方向で変位可能であるため、複数の半導体基板からなる積層体のサイズを実装面の面方向で縮小することができる。よって、半導体基板の積層態様が変更可能であるため、半導体基板の占有面積が規格などにより限られる実装基板に対しても、複数の半導体基板を搭載させることができる。
この半導体装置は、複数の第１の半導体基板の各々が有するパッド形成面の第１の連結電極パッドが前記パッド形成面の法線方向に露出され、かつ連結電極パッドに連結された前記中継電極パッドを有する中継用の基板が最上層になるかたちで前記複数の第１の半導体基板と前記中継用の基板とが積層されるとともに、前記中継用の基板の連結電極パッドと前記各第１の連結電極パッドとが下層配線で前記実装電極パッドに連結された第１ブロックと、複数の第２の半導体基板の各々が有するパッド形成面の第２の連結電極パッドが前記パッド形成面の法線方向に露出されるかたちで前記複数の第２の半導体基板が積層されるとともに、前記各第２の連結電極パッドが上層配線で連結された第２ブロックとを備え、前記第２ブロックにおける最下層の半導体基板が前記中継用の基板の連結電極パッドを覆い、かつ前記中継電極パッドを露出するかたちで、前記第２ブロックが前記第１ブロ
ックに積層されて、前記中継電極パッドと前記第２の連結電極パッドとが前記上層配線により連結されることを要旨とする。
このような構成によれば、複数の半導体基板からなる積層体がブロック単位で積層されることから、例えば、実装面の法線方向から見て、第２ブロックの下層配線が第１ブロックで覆われる積層形態であっても、複数の半導体基板の実装が可能になる。これにより、このような半導体装置の実現が容易ともなる。
この半導体装置は、前記上層のパッド形成面と前記下層のパッド形成面との間の段差を緩和するかたちで各パッド形成面をつなぐ連続面を有した絶縁性の傾斜部を備え、前記上層配線及び前記下層配線は、前記上層の連結電極パッドと前記下層の連結電極パッドとの間を連結して前記連続面に積層された金属膜であることを要旨とする。
このような構成においては、連結電極パッドが露出されるかたちで複数の半導体基板が積層されることから、上層を構成するパッド形成面と下層を構成するパッド形成面との間には段差が形成される。この半導体装置によれば、上述する段差を傾斜部が緩和し、かつ上層配線及び下層配線がこの傾斜部上に形成されることから、上層配線及び下層配線が金属膜であっても、同配線に対する機械的な応力が緩和されることになる。したがって、上層配線又は下層配線が金属膜で構成されることから、半導体装置そのものの薄型化を図ることが可能にもなる。
この半導体装置は、前記中継配線が絶縁層を挟む多層構造に形成されることを要旨とする。
このような構成によれば、中継配線が絶縁層を挟む多層構造に形成されることから、パッド形成面上で交差する複数の中継配線が必要とされる場合であっても、それらが絶縁層により絶縁されるかたちとなる。その結果、中継電極パッドの配置の自由度や中継配線の形状の自由度が高められ、これによって同中継電極パッドに接続される半導体基板の配置の自由度も高められるようになる。したがって、複数の半導体基板における積層態様の自由度が向上される。
本発明の半導体装置の製造方法によれば、複数の半導体基板の各々が有するパッド形成面の連結電極パッドが配線により電気的に接続されるかたちで前記複数の半導体基板が積層される半導体装置の製造方法であって、下層になる前記半導体基板のパッド形成面に、中継配線によりその連結電極パッドと接続された中継電極パッドが形成された後、上層になる前記半導体基板が前記中継電極パッドを露出するかたちで前記下層に積層される工程と、前記複数の半導体基板が実装される実装面の実装電極パッドと前記下層の連結電極パッドとを電気的に接続する配線が形成される工程と、前記下層に前記上層が積層されてから、前記上層の連結電極パッドと前記下層の中継電極パッドとを連結する配線が形成される工程とを有することを要旨とする。
このような方法によれば、下層のパッド形成面に、互いに接続される連結電極パッドと中継電極パッドとが形成される。そして、複数の半導体基板が積層される際、上層により中継電極パッドが露出されて、上層の連結電極パッドと下層の中継電極パッドとを連結する配線が形成される。そのため、下層における連結電極パッドと中継電極パッドとの相対位置に応じて、上層の連結電極パッドと実装基板の実装電極パッドとの相対位置が、実装面の面方向において変位するようになる。つまり、下層になる半導体基板と上層になる半導体基板との相対位置が、連結電極パッドと中継電極パッドとの相対位置に応じて、実装面の面方向において変位するようになる。
したがって、上述するような半導体装置においては、半導体基板の積層態様の自由度が
拡張されるようになる。ゆえに、各半導体基板の連結電極パッドが配線により連結されるという構造上の制約があれども、上層の半導体基板が実装面の面方向で変位可能であるため、複数の半導体基板からなる積層体のサイズを実装面の面方向で縮小することができる。よって、半導体基板の積層態様が変更可能であるため、半導体基板の占有面積が規格などにより限られる実装基板に対しても、複数の半導体基板を搭載させることができる。
この半導体装置の製造方法によれば、複数の第１の半導体基板の各々が有するパッド形成面の第１の連結電極パッドが前記パッド形成面の法線方向に露出され、かつ連結電極パッドに連結された前記中継電極パッドを有する中継用の基板が最上層になるかたちで前記複数の第１の半導体基板と前記中継用の基板とが積層されるとともに、前記中継用の基板の連結電極パッドと前記各第１の連結電極パッドとが下層配線で前記実装電極パッドに連結されることにより第１ブロックが形成されて、複数の第２の半導体基板の各々が有するパッド形成面の第２の連結電極パッドが前記パッド形成面の法線方向に露出されるかたちで前記複数の第２の半導体基板が積層されるとともに、前記各第２の連結電極パッドが上層配線で連結されることにより第２ブロックが形成されて、前記第２ブロックにおける最下層の半導体基板が前記中継用の基板の連結電極パッドを覆い、かつ前記中継電極パッドを露出するかたちで、前記第２ブロックが前記第１ブロックに積層されて、前記中継電極パッドと前記第２の連結電極パッドとが前記上層配線により連結されることを要旨とする。
このような方法によれば、複数の半導体基板からなる積層体がブロック単位で積層されることから、例えば、実装面の法線方向から見て、第１ブロックの下層配線が第２ブロックで覆われる積層形態であっても、複数の半導体基板の実装が可能になる。これにより、このような半導体装置の実現が容易ともなる。
この半導体装置の製造方法によれば、前記上層のパッド形成面と前記下層のパッド形成面との間の段差を緩和するかたちで各パッド形成面をつなぐ連続面を有した絶縁性の傾斜部が形成されて、前記上層の連結電極パッドと前記下層の連結電極パッドとの間が前記連続面を介して連結されるかたちで導電性微粒子を含む液状体が吐出されて、該液状体が乾燥して焼成されることにより、前記連結電極パッド間を連結する前記配線が形成されることを要旨とする。
このような方法によれば、連結電極パッドが露出されるかたちで複数の半導体基板が積層されることから、上層を構成するパッド形成面と下層を構成するパッド形成面との間に段差が形成される。このような方法によれば、パターン形成材料が含まれる液状体により上層配線又は下層配線が形成されることから、こうした段差をつなぐ配線が形成される際に、半導体基板に対して機械的な応力が印加されない。したがって、半導体基板の厚さの薄型化が可能になり、半導体装置そのものの薄型化を図ることが可能にもなる。
この半導体装置の製造方法によれば、前記連結電極パッドと前記中継電極パッドとの間が連結されるかたちで、導電性微粒子を含む液状体が吐出されて、該液状体が乾燥して焼成されることにより、前記中継配線が形成されることを要旨とする。
このような方法によれば、連結電極パッドが露出されるかたちで複数の半導体基板が積層されることから、例えば、複数の半導体基板の各々が同じサイズで構成される場合には、複数の半導体基板が階段状に積層されることになり、上層となる半導体基板の下方に空間が形成されるようになる。このような方法によれば、下方に空間が形成される半導体基板に対しても、上方から機械的な応力が印加されることなく、中継配線を形成することが可能になる。したがって、中継電極パッドを有した半導体基板が積層された状態であっても、中継配線が形成可能となり、ひいては下層配線と中継配線とを連続的に形成すること
が可能にもなる。
この半導体装置の製造方法によれば、前記中継配線が絶縁層を挟む多層構造に形成されることを要旨とする。
このような方法によれば、中継配線が絶縁層を挟む多層構造に形成されることから、パッド形成面上で交差する複数の中継配線が必要とされる場合であっても、それらが絶縁層により絶縁されるかたちとなる。その結果、中継電極パッドの配置の自由度や中継配線の形状の自由度が高められ、これによって同中継電極パッドに接続される半導体基板の配置の自由度も高められるようになる。したがって、複数の半導体基板における積層態様の自由度が向上される。
この半導体装置の製造方法によれば、絶縁層形成材料が含まれる液状体が前記パッド形成面に向けて吐出されて、該液状体が乾燥することにより、前記絶縁層が形成されることを要旨とする。
このような方法によれば、下層になる半導体基板に中継配線が形成された後であれ、半導体基板に応力を加えることなく絶縁層を形成することができるようになる。これにより、半導体基板の薄型化を促進することがさらに可能になり、また半導体基板の配置の自由度も一層向上することが可能になる。
（第１の実施形態）
以下、本発明の半導体装置を具体化した第１の実施形態について図１〜図５を参照して説明する。図１は半導体装置の正面断面構造を説明するための部分断面図である。図２は半導体装置の一部の斜視構造を示す斜視図であり、（ａ）は複数の半導体基板である半導体チップの各々がその下層に対して一方向にずれて積層される図であり、（ｂ）は（ａ）に対応する積層体の上に、さらに複数の半導体チップの各々がその下層に対して前記一方向の反対方向にずれて積層される図である。また、図３は複数の半導体チップの各々がその下層に対して一方向にずれて積層される第１ブロックの平面構造を示す図であり、図４は同第１ブロックに形成される下層配線の平面構造を示す図である。また、図５は複数の半導体チップの各々がその下層に対して前記一方向の反対方向にずれて積層された第２ブロックに形成される上層配線の平面構造を示す図である。
図１に示すように、半導体装置に具備される実装基板１０の上には、チップ積層体１１が固定され、同チップ積層体１１は、第１の半導体チップ（第１チップ）１２が６枚積層された第１ブロック１５と、その第１ブロック１５の上に積層される第２の半導体チップ（第２チップ）１６が６枚積層された第２ブロック１９とを有し形成されている。
実装基板１０は、薄くて柔軟性を有するいわゆるフレキシブル基板であり、その表面には抵抗やキャパシタ、インダクタンスなどの各種電子素子（図示略）が配置され、それら各種電子素子などが所定の回路を形成するように同表面に形成される配線などによりそれぞれ接続されている。実装基板１０は、可撓性を有する材質として絶縁体性を有するポリイミド樹脂系、エポキシ樹脂系、ポリエステル樹脂系、フェノール樹脂系、フッ素樹脂系などの合成樹脂を基材にしたもの、また、紙やガラス布基材を基材としたもの、あるいは、これらのそれぞれの基材を組み合わせたコンポジット基材等からなる。また、実装基板１０の表面には導電性を有する実装電極としての基板端子ＢＰが複数形成されている（図３参照）。
基板端子ＢＰは、導電性のある金属材料により形成されており、実装基板１０に配置されている各種電子素子などと配線を介して電気的に接続されている。なお本実施形態では
、基板端子ＢＰは、インクジェット法により実装基板１０表面に形成されており、同インクジェット法に利用されるインクとしては、導電性微粒子の分散系からなる液状体としての導電性インクが用いられる。導電性インクに含まれるパターン形成材料である導電性微粒子は、数ｎｍ〜数十ｎｍの粒径を有する微粒子であり、例えば金、銀、銅、白金、パラジウム、ロジウム、オスミウム、ルテニウム、イリジウム、鉄、錫、コバルト、ニッケル、クロム、チタン、タンタル、タングステン、インジウム等の金属、あるいはこれらの合金を用いることもできる。また分散媒としては、上記導電性微粒子を均一に分散させるものであればよく、例えば水や水を主成分とする水溶液系、あるいはテトラデカン等の有機溶剤を主成分とする有機系を用いることができる。なお、本実施形態の導電性インクにおいては、導電性粒子として銀を用い、分散媒として水を用いている。
チップ積層体１１は、その第１ブロック１５の最下層に位置するとともに実装基板１０の表面に対向する最下層の第１チップ１２を介して実装基板１０の表面に接着固定される。第１チップ１２は、図２（ａ）及び（ｂ）において、シリコンウェハなどの半導体材料を基材として形成された矩形形状のチップであって、縦方向に長さＣＬ、横方向に幅ＣＷ、上下方向に厚みが約２５μｍの大きさに形成されている。第１チップ１２には、その表面に複数のトランジスタからなる記憶素子などを有した図示しない電子回路などが形成されている。本実施形態では、第１チップ１２はメモリとしての機能を有するが、その他の機能を有するものであってもよい。また第１チップ１２は、その縦方向の長さ、横方向の幅は用途に応じて任意に定めることができるものであり、その厚みも約２５μｍに限定されるものではなく、それよりも厚くても薄くてもよい。なお、図２（ａ）、（ｂ）では、説明の便宜上、積層される第１チップ１２の一部、及び積層される第２チップ１６の一部の図示を省略してある。
第１チップ１２の表面には、基板端子ＢＰと同様にインクジェット法により形成された電極である連結電極パッドＰが、第１チップ１２の上面であるパッド形成面の一辺に沿って一列に配設されている。これら各連結電極パッドＰは、第１チップ１２に形成された電子回路にそれぞれ接続されることにより同電子回路が有する各機能にそれぞれ割り当てられており、第１チップ１２においてその配列は前記各機能の順番が所定の順番になるようになっている。これにより第１チップ１２の電子回路は、各連結電極パッドＰに接続された外部配線などを介して実装基板１０に設けられた回路などと電気的に接続されるようなる。
また第１チップ１２の上面であるパッド形成面は、その電子回路の上に絶縁層１３を有している。絶縁層１３は、第１チップ１２の電子回路を保護するとともに、同電子回路と外部の導電性部材とを電気的に絶縁させる。絶縁層１３は絶縁性のある材料、例えば、ポリメチルメタクリレート、ポリビニルフェノール、ポリイミド、ポリスチレン、ポリビニルアルコール、ポリビニルアセテート等のうちの１種の材料、又はこれらを２種以上組み合わせた材料から形成されている。なお本実施形態では、絶縁層１３は各連結電極パッドＰを露出させるかたちで形成されており、連結電極パッドＰへの外部配線の接続などが絶縁層１３により妨げられることのないようになっている。さらに、第１チップ１２の裏面にも絶縁層１３と同様の絶縁膜（図示略）が形成されており、同裏面と外部の導電性部材との間が絶縁されるようになっている。なお本実施形態では、第１チップ１２の表面の絶縁層１３や裏面の絶縁膜は、上述の絶縁性の材料を含有する絶縁性インクを用いてインクジェット法により形成される。そして、複数の第１チップ１２が積層されることにより第１ブロック１５が形成されている。
図１に示されるように、第１ブロック１５を構成する６枚の第１チップ１２は、各連結電極パッドＰが上方に露出されるように、パッド形成面における電極パッドの側の辺が前後（図１において左右）に所定のずれ長ΔＬだけずらされて積層されることによって階段
形状に形成されている。第１ブロック１５において、上下に隣接する２つの第１チップ１２は、下層の第１チップ１２の表面に形成された絶縁層１３と、上層の第１チップ１２の裏面に形成された絶縁膜との間に形成される図示しない接着層により所定のずれ長ΔＬを有しつつ、各連結電極パッドＰが露出されるように相互に接着固定される。これにより、例えば各ずれ長ΔＬの長さを２５０μｍとする場合、６枚の第１チップ１２が積層された第１ブロック１５の縦方向の長さは、１枚の第１チップ１２の縦方向の長さＣＬと、そこにずれ長ΔＬだけずれて積層された５枚分の第１チップ１２の全ずれ長さ１２５０μｍ（＝２５０×５）とが加算された第１ブロック長Ｌ１１となる。なお本実施形態では、接着層の厚みが５〜１０μｍであるが、その厚みは５μｍより薄くても、１０μｍより厚くてもよい。
なお本実施形態では、このように形成された第１ブロック１５が実装基板１０接着固定される。詳述すると、第１ブロック１５において最下層の第１チップ１２は、その裏面が相対向する実装基板１０の表面との間に前記接着層が形成されるようになっており、同接着層を介して実装基板１０の表面に接着固定される。これにより、第１ブロック１５は、その最下層の第１チップ１２の連結電極パッドＰが実装基板１０の基板端子ＢＰに沿って並ぶように同実装基板１０に配置される同最下層の第１チップ１２を通じて実装基板１０に接着固定されるようになる。そして実装基板１０において、第１ブロック１５は、同実装基板１０の基板端子ＢＰに対して図１において右方向に第１ブロック長Ｌ１１の長さを占有するようになる。
図１及び図３において、第１ブロック１５は、各第１チップ１２における連結電極パッドＰの側に、第１チップ１２の厚みに相当する段差を形成しており、それらの段差には傾斜部であるスロープ２０が形成されている。
スロープ２０は、上下に積層された一対の第１チップ１２におけるパッド形成面間の段差を緩和するかたちで各パッド形成面をつなぐ連続面を有して、ポリイミド樹脂系、エポキシ樹脂系、ポリエステル樹脂系、フェノール樹脂系、フッ素樹脂系、紫外線硬化樹脂、可視光硬化樹脂などの絶縁性を有する樹脂などにより形成されている。スロープ２０は、各第１チップ１２における連結電極パッドＰの側に形成されている。これにより、下層の第１チップ１２における各連結電極パッドＰと上層の第１チップ１２における各連結電極パッドＰとを結ぶ経路が連続面により略無段状に形成される。
また最下層の第１チップ１２に併設されたスロープ２０は、基板端子ＢＰが形成される実装面と同第１チップ１２のパッド形成面との間の段差を緩和するかたちでこれら実装面とパッド形成面とをつなぐ連続面を有している。これにより、実装基板１０の各基板端子ＢＰと最下層の第１チップ１２における各連結電極パッドＰとを結ぶ経路も連続面により略無段状に形成される。なお本実施形態ではスロープ２０は、第１ブロック１５が実装基板１０に接着固定されてから、樹脂材料の吐出量や吐出位置を正確に制御することのできるディスペンサ方式により形成される。
図１及び図４において、実装基板１０の表面及び第１ブロック１５の表面には、第１チップ１２の積層方向へ連続する下層配線である第１の配線２１が複数形成されている。第１の配線２１は、実装面に接合された状態の第１ブロック１５に対してインクジェット法が適用されて、上述の導電性インクからなる液滴が基板端子ＢＰと第１ブロック１５の各連結電極パッドＰを結ぶかたちで吐出されて、吐出された導電性インクが乾燥して焼成されることにより形成されている。なお、本実施形態の導電性インクにおいては、導電性粒子として銀を用い、分散媒として水を用いている。
詳述すると、第１の配線２１は、その形成位置に応じて２つ区分されており、まず実装
基板１０の基板端子ＢＰとそれに対応する各第１チップ１２の連結電極パッドＰとを各第１チップ１２の積層方向に接続する主配線２２を有している。さらに、第１の配線２１は、第１ブロック１５における最上層の第１チップ１２である連結用チップ１２ａのパッド形成面上に、その連結電極パッドＰから縦方向に延びる中継配線２３を有している。そして、各中継配線２３の先端には、第１の配線２１とともにインクジェット法により一体的に形成される中継電極パッドＲＰが接続されている。
主配線２２は、実装基板１０の基板端子ＢＰと、それに対応する最下層の第１チップ１２の連結電極パッドＰとを接続し、さらに最下層の第１チップ１２の連結電極パッドＰとそれに対応する上層の第１チップ１２の連結電極パッドＰとを相互に接続している。同様に、主配線２２は、上層と下層との関係にある一対の第１チップ１２において、対応する連結電極パッドＰ同士を相互に接続する。そして、最上層の第１チップ１２は、その連結電極パッドＰが対応するその下層の第１チップ１２の連結電極パッドＰに接続されるようになっている。これにより、第１チップ１２の積層方向に、実装基板１０の基板端子ＢＰとそれに対応する各第１チップ１２の連結電極パッドＰとが電気的に接続されるようになっている。なお主配線２２は、インクジェット法により形成される金属膜であるために、経路の途中に段差がある場合にはそこで薄くなったり切断されたりするおそれもあるが、第１チップ１２の電極側の辺にはそこに生じる上下方向の段差を無段状にするスロープ２０が形成されていることから、そのようなおそれの発生が低減され配線が好適に形成される。
図４において、各中継配線２３は、第１ブロック１５の最上層である第１チップ１２のパッド形成面において主に絶縁層１３上にそれぞれ形成されている。中継配線２３は、その基端が第１チップ１２の連結電極パッドＰに接続され、同連結電極パッドＰの縦方向の略全幅にわたり延びるように形成されている。そして、パッド形成面を構成する四辺のうちで連結電極パッドＰが形成された一辺に対向する他辺には、中継配線２３の先端が接続された中継電極パッドＲＰが連結電極パッドＰと略同形状に形成されている。つまり、第１ブロック１５の最上層である第１チップ１２のパッド形成面には、対向する二辺のうちの一辺に、複数の連結電極パッドＰが形成されており、対向する二辺のうちの他辺に、複数の中継電極パッドＲＰが形成されている。そして、対向する一対の連結電極パッドＰと中継電極パッドＲＰとが、１つの中継配線２３により接続されている。なお、各中継電極パッドＲＰは、その縦方向における位置が各連結電極パッドＰと同じになるように、縦方向に沿って配列されている。これにより、第１ブロック１５における最上層の第１チップ１２は、その中継電極パッドＲＰが露出されるようにその上に半導体チップなどのチップが積層されたときに、そこに積層されたチップの電極と中継電極パッドＲＰとの接続が可能となるようなっている。これにより、基板端子ＢＰと、積層された各第１チップ１２において基板端子ＢＰに対応する連結電極パッドＰと、同じく基板端子ＢＰに対応する中継電極パッドＲＰとが電気的に相互接続されるようになっている。
第１ブロック１５には、複数の第２チップ１６からなる第２ブロック１９が積層されている。第２チップ１６は、第１チップ１２と同様の電子回路とともに同様の機能を有し、同様の大きさに形成されている。また第２チップ１６は、第１チップ１２と同様に、そのパッド形成面の一辺に沿って複数の連結電極パッドＰが配列配置されている。これら各連結電極パッドＰは、第２チップ１６に形成された電子回路にそれぞれ接続されることにより電子回路の有する各機能にそれぞれ割り当てられており、第２チップ１６においてその配列は前記機能の順番が所定の順番になるようになっている。なお本実施形態では、第２チップ１６に配列される各連結電極パッドＰの順番は、そこに割り当てられた機能が、第１チップ１２に配列される各連結電極パッドＰに割り当てられた機能とは逆順であり、いわゆる第２チップ１６は第１チップ１２のミラーチップとなっている。
第２チップ１６は、その電子回路の上に第１チップ１２の絶縁層１３と同様の絶縁膜１８が形成されており、絶縁膜１８は、第２チップ１６の電子回路を保護するとともに、同電子回路と外部の導電性部材との絶縁を確保するようになっている。なお、本実施形態では、絶縁膜１８が連結電極パッドＰを露出させるかたちで形成されており、連結電極パッドＰへの外部配線の接続などが絶縁膜１８により妨げられることのないようになっている。また、第２チップ１６の裏面にも、絶縁膜１８と同様の絶縁膜（図示略）が形成されており、同裏面と外部の導電性部材との絶縁が確保されるようになっている。そして、第２チップ１６が複数積層されることにより第２ブロック１９が形成されている。
第２ブロック１９は、図１に示されるように、それを構成する複数の第２チップ１６が、それらの各連結電極パッドＰが露出されるように、それらの電極側の辺が前後に所定のずれ長ΔＬだけずらされて積層されることによって階段形状に形成されている。第２ブロック１９において、上下に隣接する２つの第２チップ１６は、下層の第２チップ１６の表面に形成された絶縁膜１８と、上層の第２チップ１６の裏面に形成された絶縁膜との間に形成される接着層（図示略）により所定のずれ長ΔＬを有しつつ相互に接着固定されている。これにより、例えば各ずれ長ΔＬの長さを２５０μｍとする場合、６枚の第２チップ１６が積層された第２ブロック１９の縦方向の長さは、１枚の第２チップ１６の縦方向の長さＣＬと、そこにずれ長ΔＬだけずれて積層された５枚分の第２チップ１６の全ずれ長さ１２５０μｍ（＝２５０×５）とが加算された第２ブロック長Ｌ１２となる。なお本実施形態では、接着層の厚みを５〜１０μｍとしているが、その厚みは５μｍより薄くても、１０μｍより厚くてもよい。
また、第２ブロック１９において最下層の第２チップ１６の裏面は、その裏面が相対向する第１ブロック１５の最上層の第１チップ１２の表面との間に前記接着層が形成されるようになっており、同接着層を介して同第１チップ１２の表面に接着固定される。具体的には、第２ブロック１９は、その最下層の第２チップ１６の連結電極パッドＰが第１ブロック１５の最上層の第１チップ１２の中継電極パッドＲＰに沿って並ぶように第１ブロック１５に接着固定されるようになっている。なおこのとき、第２ブロック１９は、第１ブロック１５の中継電極パッドＲＰが露出されて、かつ第１ブロック１５の最上層における連結電極パッドＰを覆うかたちで、第１ブロック１５に対してずれ長ΔＬだけずれるようにして積層される。
こうした構成によれば、実装基板１０の実装面の面方向において、第１ブロック１５の占有面積が、基板端子ＢＰから一方向（図４の右方向）に広がるようになる。これに対して、第２ブロック１９の占有面積が、第１ブロック１５の先端からずれ長ΔＬだけ移動した位置から、さらに第１ブロック１５の基端に向けて広がるようになる。つまり、実装基板１０の実装面においては、第１ブロック１５の占有面積と第２ブロック１９の占有面積とが殆ど重畳するかたちになる。
図１及び図５において、第２ブロック１９は、各第２チップ１６における連結電極パッドＰの側に、第２チップ１６の厚みに相当する段差を形成しており、それらの段差には傾斜部であるスロープ２５が形成されている。
スロープ２５は、上下に積層された一対の第２チップ１６におけるパッド形成面間の段差を緩和するかたちで各パッド形成面をつなぐ連続面を有して、第１チップ１２に形成されるスロープ２０と同様の絶縁性樹脂などにより形成されている。スロープ２５は、各第２チップ１６における連結電極パッドＰの側に形成されている。これにより、下層の第２チップ１６における各連結電極パッドＰと上層の第２チップ１６における各連結電極パッドＰとを結ぶ経路が連結面により無段状に形成される。
また最下層の第２チップ１６に併設されたスロープ２５は、第１ブロック１５の最上層におけるパッド形成面と第２ブロック１９の最下層におけるパッド形成面との間の段差を緩和するかたちでこれらのパッド形成面をつなぐ連結面を有している。これにより、最下層の第２チップ１６における各連結電極パッドＰと最上層の第１チップ１２における各中継電極パッドＲＰとを結ぶ経路も連結面により無段状に形成される。なお本実施形態ではスロープ２５は、第２ブロック１９が第１ブロック１５に接着固定されてから、スロープ２０の場合と同様にディスペンサ方式により形成される。
第１ブロック１５の中継電極パッドＲＰと第２ブロック１９の各連結電極パッドＰとの間には、第２チップ１６の積層方向へ連続する上層配線である第２の配線２７が複数形成されている。第２の配線２７は、積層された状態にある第１ブロック１５及び第２ブロック１９に対してインクジェット法が適用されて、第１の配線２１と同様の導電性インクからなる液滴が配置されることにより形成される配線である。なお本実施形態では導電性インクにおいては、導電性粒子として銀を用い、分散媒として水を用いている。
詳述すると、第２の配線２７は、第１ブロック１５の中継電極パッドＲＰと各第２チップ１６の各連結電極パッドＰとを各第２チップ１６の積層方向に接続するものである。これにより第２の配線２７は、中継電極パッドＲＰとそれに対応する各第２チップ１６の連結電極パッドＰを結ぶように、中継電極パッドＲＰと最上層の第２チップ１６の連結電極パッドＰとの間に形成されている。すなわち、第２の配線２７は、まず中継電極パッドＲＰとそれに対応する最下層の第２チップ１６の連結電極パッドＰとを接続し、次いで最下層の第２チップ１６の連結電極パッドＰとそれに対応するその上に積層される第２チップ１６の連結電極パッドＰとを相互に接続する。同様に、第２の配線２７は、上下層の関係にある２つの第２チップ１６において対応する連結電極パッドＰ同士を相互に接続する。そして、最上層の第２チップ１６はその連結電極パッドＰが対応するその下層の第２チップ１６の連結電極パッドＰに接続されるようになっている。これにより、第２チップ１６の積層方向に、中継電極パッドＲＰとそれに対応する各第２チップ１６の各連結電極パッドＰとが電気的に接続されるようになっている。なお第２の配線２７は、インクジェット法により薄く形成される金属膜であるために、経路の途中に段差がある場合にはそこで薄くなったり切断されたりするおそれもあるが、第２チップ１６の電極側の辺にはそこに生じる上下方向の段差を無段状にするスロープ２５が形成されていることから、そのようなおそれの発生が低減され配線が好適に形成される。
これにより、半導体装置１１としては、その縦方向の長さとしての全長Ｌ１は、まず右方向に第１ブロック１５により第１ブロック長Ｌ１１延び、そこから左方向へずれ長ΔＬだけ移動した位置からさらに左方向に第２ブロック１９により第２ブロック長Ｌ１２延びた長さとなる。つまり、右方向への第１ブロック長Ｌ１１は、ずれ長ΔＬのみを残して左方向への第２ブロック長Ｌ１２により相殺されるかたちとなり、これにより全長Ｌ１がＬ１２＋ΔＬになり、換言すれば、ＣＬ＋６×ΔＬになる。これに比べて、１２枚の半導体チップがずれ長ΔＬを有しながら積層される場合、従来のように一直線状に並べた場合には、図１１に示されるように、全体の長さＬ１０はＣＬ＋１２×ΔＬの長さになる。ゆえに、本実施形態によれば、実装基板１０において占有する縦方向の長さが全長Ｌ１となり、従来に比べて６×ΔＬも短くされるようになる。したがって、同じ枚数の半導体チップを積層した場合であっても、それらが実装基板に対して占有する長さ（実装面積）を減少させることができるようになり、限られた面積により多くの半導体チップを積層した半導体装置１１が提供されるようになる。
以上説明したように、本実施形態の半導体装置１１によれば以下のような効果を得ることができる。
（１）連結用チップ１２ａのパッド形成面には、そこに積層される第２チップ１６の連
結電極パッドＰに接続される中継電極パッドＲＰが、第２チップ１６よりも基板端子ＢＰから離れた方向に露出されるようにした。そして連結用チップ１２ａの中継電極パッドＲＰとそこに積層される第２チップ１６の連結電極パッドＰとを配線により電気的に接続した。これにより、連結用チップ１２ａにおける連結電極パッドＰと中継電極パッドＲＰとが連結用チップ１２ａを構成する第１チップ１２に対して１８０°変更された相対位置に応じて、第１チップ１２の上層となる第２チップ１６の連結電極パッドＰと実装基板１０の基板端子ＢＰとの相対位置が、実装面の面方向において１８０°変位するようになる。つまり、下層になる第１チップ１２と上層になる第２チップ１６との相対位置が、連結電極パッドＰと中継電極パッドＲＰとの相対位置に応じて、実装面の面方向において変位するようになる。これによりチップ積層体１１においては、各半導体チップ１２，１６の積層態様の自由度が拡張されるようになる。ゆえに、各半導体チップ１２，１６の連結電極パッドＰが配線により連結されるという構造上の制約があれども、上層の半導体チップが実装面の面方向で変位可能であるため、複数の半導体チップからなるチップ積層体のサイズを実装面の面方向で縮小することができる。よって、半導体チップの積層態様が変更可能であるため、半導体チップの占有面積が規格などにより限られる実装基板に対しても、複数の半導体チップを搭載させることができる。
（２）複数の第１チップ１２の積層体としての第１ブロック１５と、複数の第２チップ１６の積層体としての第２ブロック１９とをブロック単位で積層するようにした。これにより、例えば実装面の法線方向から見て、第１ブロック１５に形成されている下層配線が第２ブロック１９で覆われる積層形態であっても、複数の半導体チップの実装が可能になる。これにより、このような半導体装置の実現が容易ともなる。
（３）連結電極パッドＰが露出されるかたちで複数の第１チップ１２及び第２チップ１６が積層されることから、上層を構成するパッド形成面と下層を構成するパッド形成面との間には段差が形成されたが、その段差にはスロープ２０，２５を形成するようにした。これにより、上述する段差をそれぞれスロープ２０，２５が緩和し、かつ上層配線及び下層配線がこれらスロープ２０，２５上に形成されることから、上層配線及び下層配線が金属膜であっても、同配線に対する機械的な応力が緩和されることになる。従って、上層配線又は下層配線が金属膜で構成されることから、半導体装置そのものの薄型化を図ることが可能にもなる。
（４）連結電極パッドＰが露出されるかたちで第１チップ１２や第２チップ１６を積層することにより、例えば複数の半導体チップの各々が同じサイズで構成される場合には、複数の半導体チップが階段状に積層されることになり、上層となる半導体基板の下方に空間が形成されるようになる。そこで、下方に空間が形成される第１ブロック１５において上層の第１チップ１２や第２ブロック１９において上層の第２チップ１６に対して、上方から機械的な応力が印加されないように、インクジェット法により中継配線を形成するようにした。これにより、中継電極パッドを有した半導体基板が積層された状態であっても、中継配線が形成可能となり、ひいては下層配線と中継配線とを連続的に形成することが可能にもなる。
（第２の実施形態）
以下、本発明の半導体装置を具体化した第２の実施形態について図６及び図７を参照して説明する。図６は半導体装置の一部の平面構造を示す図であり、（ａ）は複数の半導体チップの各々がその下層に対して一方向にずれて積層された状態を示す図であり、（ｂ）は（ａ）で積層された半導体チップの上に配線が形成された状態を示す図である。図７も半導体装置の一部の平面構造を示す図であり、（ａ）は図６（ａ）で形成された配線の上に絶縁層が形成された状態を示す図であり、（ｂ）は（ａ）で形成された絶縁層の上にさらに配線が形成された状態を示す図である。なお、第１の実施形態と同様の部材には同一の符号を付しその説明を省略する。
図６に示されるように、第１ブロック１５を構成する各半導体チップは、第１の実施形態と同様に、連結電極パッドＰが絶縁層１３よりも基板端子ＢＰに近くなるかたちで積層されている。また、図示しない第２ブロック１９を構成する各半導体チップも、第１の実施形態と同様に、連結電極パッドＰが絶縁層１３よりも基板端子ＢＰから遠くなるかたちで積層されている。そして、第１ブロック１５と第２ブロック１９との積層態様も、これもまた第１実施形態と同様に、第１ブロック１５の積層方向と第２ブロック１９の積層方向とが、実装面の法線方向から見て逆向きとなるように構成されている。
さて、第２の実施形態においては、第１チップ１２の連結電極パッドＰの配列に割り当てられた機能と、第２チップ１６の連結電極パッドＰの配列に割り当てられた機能とが同順となる態様で構成されている。つまり、上述する第１の実施形態において、第２チップ１６に配列される各連結電極パッドＰの順番は、そこに割り当てられた機能が第１チップ１２に配列される各連結電極パッドＰに割り当てられた機能と同順となる態様で構成されており、第２の実施形態はこの点において第１の実施形態と異なる。
このような構成からなる半導体装置にあっては、第１ブロック１５の各連結電極パッドＰの配列に割り当てられた機能の順序と、第２ブロックの各連結電極パッドＰの配列に割り当てられた機能の順序とが、前記横方向において（図６の下から上に向けて）逆順になる。そこで、第２の実施形態においては、第１ブロック１５及び第２ブロック１９の各連結電極パッドＰが割り当てられた機能を発現するべく、第１ブロック１５と第２ブロック１９とを連結する中継配線が以下のように構成されている。なお、第２の実施形態は上述の点以外については第１の実施形態と同様であるので、ここでは上述の各中継配線について説明し、その他の説明は便宜上省略する。
図６（ａ）において、基板に固定された第１ブロック１５は、図６（ｂ）に示されるように、基板表面の各基板端子ＢＰと、それに対応する各第１チップ１２の連結電極パッドＰがそれぞれ各配線３１により電気的に接続される。これらの配線３１は、第１の実施形態の第１の配線２１と同様の導電性インクにてインクジェット方により形成されている。
各配線３１は、各基板端子ＢＰとそれに対応する各連結電極パッドＰをそれぞれ一直線状に接続する主配線をそれぞれ有するとともに、最上層の第１チップ１２の表面においてはその各連結電極パッドＰを対角方向に位置する各中継電極パッドＲＰにそれぞれ接続させるための中継配線をそれぞれ有している。連結電極パッドＰと中継電極パッドＲＰとを結ぶ中継配線は、図６及び図７に示されるように、絶縁層１３上に形成される下層の配線部分と、絶縁層３０上に形成される上層の配線部分とが連結されてなる多層配線構造（配線の多層構造）を有する。なお絶縁層３０は、絶縁層１３と同様に絶縁層形成材料としての絶縁性のある材料、例えば、ポリメチルメタクリレート、ポリビニルフェノール、ポリイミド、ポリスチレン、ポリビニルアルコール、ポリビニルアセテート等のうちの１種の材料、又はこれらを２種以上組み合わせた材料から形成されている。
以下、上述する配線３１の構造を、第１チップ１２の連結電極パッドＰの位置と中継電極パッドＲＰの位置とに対応付けて詳しく説明する。以下では、図６及び図７にて最も上側に位置する連結電極パッドＰを、第１の連結電極パッドＰとし、該第１の連結電極パッドＰから下側に進むに従って、第２、第３、…、第８の連結電極パッドＰという。また図６及び図７にて最も上側に位置する中継電極パッドＲＰを、第１の中継電極パッドＲＰとし、該第１の中継電極パッドＲＰから下側に進むに従って、第２、第３、…、第８の中継電極パッドＲＰという。さらに図６及び図７にて最も上側に位置する配線３１を、第１の配線３１とし、該第１の配線３１から下側に進むに従って、第２、第３、…、第８の配線３１という。
第１の配線３１は、基板端子ＢＰから各第１の連結電極パッドＰを通り、さらに第１の連結電極パッドＰから絶縁層１３上の途中にまで延びるかたちで形成されており、絶縁層１３上に中継配線の基端部Ｗ１１を構成する。第１の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ１１を通じて、その基端部Ｗ１１から絶縁層３０上に延びるＬ字状の連結線Ｗ１３（図７（ｂ）に示す太線）を有しており、その先端部Ｗ１２が第８の中継電極パッドＲＰに接続されるかたちで形成されている。
第２の配線３１は、基板端子ＢＰから各第２の連結電極パッドＰを通り、さらに第２の連結電極パッドＰから絶縁層１３上の途中にまで延びるかたちで形成されており、絶縁層１３上に中継配線の基端部Ｗ２１を構成する。第２の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ２１を通じて、その基端部Ｗ２１から絶縁層３０上に延びるＬ字状の連結線Ｗ２３（図７（ｂ）に示す太線）を有しており、その先端部Ｗ２２が第７の中継電極パッドＲＰに接続されるかたちで形成されている。
第３の配線３１は、基板端子ＢＰから各第３の連結電極パッドＰを通り、さらに第３の連結電極パッドＰから絶縁層１３上の途中にまで延びるかたちで形成されており、絶縁層１３上に中継配線の基端部Ｗ３１を構成する。第３の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ３１を通じて、その基端部Ｗ３１から絶縁層３０上に延びるＬ字状の連結線Ｗ３３（図７（ｂ）に示す太線）を有しており、その先端部Ｗ３２が第６の中継電極パッドＲＰに接続されるかたちで形成されている。
第４の配線３１は、基板端子ＢＰから各第４の連結電極パッドＰを通り、さらに第４の連結電極パッドＰから絶縁層１３上の途中にまで延びるかたちで形成されており、絶縁層１３上に中継配線の基端部Ｗ４１を構成する。第４の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ４１を通じて、その基端部Ｗ４１から絶縁層３０上に延びるＬ字状の連結線Ｗ４３（図７（ｂ）に示す太線）を有しており、その先端部Ｗ４２が第５の中継電極パッドＲＰに接続されるかたちで形成されている。
第５の配線３１は、基板端子ＢＰから各第５の連結電極パッドＰを通り、さらに第５の連結電極パッドＰから絶縁層１３上に延びるクランク状の連結線Ｗ５を構成する。第５の配線３１を構成する連結線Ｗ５は、第５の配線３１における中継配線であり、その先端部が第４の中継電極パッドＲＰに接続されるかたちで形成されている。
第６の配線３１は、基板端子ＢＰから各第６の連結電極パッドＰを通り、さらに第６の連結電極パッドＰから絶縁層１３上の途中にまで延びるかたちで形成されており、逆Ｌ字状をなす中継配線の基端部Ｗ６１を絶縁層１３上に構成する。第６の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ６１を通じて、その基端部Ｗ６１から絶縁層３０上に延びる直線状の連結線Ｗ６３（図７（ｂ）に示す太線）を有している。さらに第６の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ６２を通じて、その連結線Ｗ６３から絶縁層１３上に延びる先端部Ｗ６２を有しており、その先端部Ｗ６２が第３の中継電極パッドＲＰに接続されるかたちで形成されている。
第７の配線３１は、基板端子ＢＰから各第７の連結電極パッドＰを通り、さらに第７の連結電極パッドＰから絶縁層１３上の途中にまで延びるかたちで形成されており、逆Ｌ字状をなす中継配線の基端部Ｗ７１を絶縁層１３上に構成する。第７の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ７１を通じて、その基端部Ｗ７１から絶縁層３０上に延びる直線状の連結線Ｗ７３（図７（ｂ）に示す太線）を有している。さらに第７の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ７２を通じて、その連結線Ｗ７３から絶縁層１３上に延びる先端部Ｗ７２を有しており、その先端部Ｗ７
２が第２の中継電極パッドＲＰに接続されるかたちで形成されている。
第８の配線３１は、基板端子ＢＰから各第８の連結電極パッドＰを通り、さらに第８の連結電極パッドＰから絶縁層１３上の途中にまで延びるかたちで形成されており、逆Ｌ字状をなす中継配線の基端部Ｗ８１を絶縁層１３上に構成する。第８の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ８１を通じて、その基端部Ｗ８１から絶縁層３０上に延びる直線状の連結線Ｗ８３（図７（ｂ）に示す太線）を有している。さらに第８の配線３１を構成する中継配線は、絶縁層３０に設けられた連通孔Ｈ８２を通じて、その連結線Ｗ８３から絶縁層１３上に延びる先端部Ｗ８２を有しており、その先端部Ｗ８２が第１の中継電極パッドＲＰに接続されるかたちで形成されている。
こうした構成によれば、第１ブロック１５の各連結電極パッドＰの配列に割り当てられた機能の順序と、中継電極パッドＲＰの配列に割り当てられた機能の順序とが、前記横方向において逆順になる。それゆえ、第１ブロック１５の各連結電極パッドＰの配列に割り当てられた機能の順序と、第２ブロックの各連結電極パッドＰの配列に割り当てられた機能の順序とが逆順であっても、第１ブロック１５及び第２ブロック１９にて機能を同じくする１群の連結電極パッドＰは、電気的に共通する１つの配線により接続される。したがって、この半導体装置によれば、第１チップ１２を一方向に連続して積層した場合と同様の電気的な接続結果が確保される。そのうえ、実装面の法線方向から見て、第２ブロック１９の積層方向が第１ブロック１５の積層方向に対して逆向きになるため、同じ数の半導体チップを積層する上では、半導体チップの占有面積が実装面の面方向において縮小される。
なお、上述するような構成からなる配線３１は、例えば、積層された状態の第１チップ１２に対してインクジェット法が各層ごとに適用されることにより形成される。具体的には、まず各基板端子ＢＰ、各連結電極パッドＰ及び絶縁層１３に対してインクジェット法が適用されることにより、下層の配線部分である上記基端部Ｗ１１〜Ｗ８１が対応する基板端子ＢＰに接続されるかたちで形成されるとともに、各先端部Ｗ１２〜Ｗ８２とそれに対応する各中継電極パッドＲＰとが接続されるかたちに形成される。またこのとき、下層の配線部分である連結線Ｗ５も、対応する基板端子ＢＰに接続されるかたちで形成されるとともに、それに対応する中継電極パッドＲＰと接続されるかたちに形成される。次いで、これら下層の配線部分を覆うかたちの絶縁層３０が同じくインクジェット法により形成される。最後に、絶縁層３０に対してインクジェット法が適用されることにより、上層の配線部分である連結線Ｗ１３〜Ｗ８３が同じくインクジェット法により形成される。
以上説明したように、本実施形態の半導体装置によれば、上述した（１）〜（４）に記載の効果に加えて、以下のような効果を得ることができる。
（５）中継配線が絶縁層３０を挟む多層構造に形成されることにより、第１〜第８の配線３１を構成しておりパッド形成面上で交差するそれら各配線の中継配線が絶縁層３０により絶縁されるかたちに形成された。これにより、中継電極パッドＲＰの配置の自由度や中継配線の形状の自由度が高められ、これによって同中継電極パッドＲＰに接続される半導体チップの配置の自由度も高められるようになる。したがって、複数の半導体チップにおける積層態様の自由度が向上される。
（６）インクジェット法により絶縁層３０を形成するようにした。これにより、第１チップ１２に中継配線が形成された後であれ、同第１チップ１２に応力を加えることなく絶縁層３０を形成することができるようになる。これにより、半導体チップの薄型化を促進することがさらに可能になり、また半導体チップの配置の自由度も一層向上することが可能になる。
（第３の実施形態）
以下、本発明の半導体装置を具体化した第３の実施形態について図８を参照して説明する。図８は半導体チップが積層されて形成される半導体装置の平面構造を示す図である。図８において、（ａ）は上層の半導体チップが下層の半導体チップに対して一方向にずれて積層された状態を示す図であり、（ｂ）は（ａ）で積層された半導体チップの上に配線が形成された状態を示す図であり、（ｃ）は（ｂ）で積層され半導体チップの上に、さらに他の半導体チップが積層された状態を示す図である。
なおここでも、第１の実施形態と同様の部材には同一の符号を付しその説明を省略する。また第３の実施形態は、上層の半導体チップにおける連結電極パッドＰと下層の半導体チップにおける連結電極パッドＰとの相対位置が第１の実施形態と異なる形態であり、その他については同様であるので、この変更点ついて詳しく説明し、その他の説明は便宜上省略する。
図８（ａ）に示されるように、実装基板の実装面には、第１の実施形態と同様に、各基板端子ＢＰに対して各連結電極パッドＰの配列が沿い並ぶように、上下一対の半導体チップ（第３チップ４１）が所定のずれ量を有するかたちで積層されている。そして、これら一対の第３チップ４１により第１ブロックが構成されている。なお第３チップ４１の連結電極パッドＰの側には、第１の実施形態と同様にスロープが形成されているが、ここでは図示を省略している。
図８（ｂ）において、上層の第３チップ４１を構成するパッド形成面の四辺のうちで、各連結電極パッドＰの配列に沿う辺と直交する辺（図において下辺）には、複数の中継電極パッドＲＰが各連結電極パッドＰと同様の間隔で配列されている。以下では、図８（ｂ）にて最も上側に位置する連結電極パッドＰを、第１の連結電極パッドＰとし、該第１の連結電極パッドＰから下側に進むに従って、第２、第３、第４の連結電極パッドＰという。また図８にて最も右側に位置する中継電極パッドＲＰを、第１の中継電極パッドＲＰとし、該第１の中継電極パッドＲＰから左側に進むに従って、第２、第３、第４の中継電極パッドＲＰという。
図８（ｂ）に示されるように、第１の中継電極パッドＲＰは、パッド形成面の対角方向に延びる中継配線Ｗａ１により、第１の連結電極パッドＰに接続されており、また第２の中継電極パッドＲＰは、パッド形成面の対角方向に延びる中継配線Ｗａ２により、第２の連結電極パッドＰに接続されている。また第３の中継電極パッドＲＰは、パッド形成面の対角方向に延びる中継配線Ｗａ３により、第３の連結電極パッドＰに接続されており、さらに第４の中継電極パッドＲＰは、パッド形成面の対角方向に延びる中継配線Ｗａ２により、第４の連結電極パッドＰに接続されている。
図８（ｃ）に示されるように、第１ブロックの上面には、第１ブロックの各中継電極パッドＲＰに対して各連結電極パッドＰの配列が沿い並ぶように、上下一対の半導体チップ（第４チップ４２）が所定のずれ量を有するかたちで積層されている。第４チップ４２は、第３チップ４１のミラーチップであり、その連結電極パッドＰの配列における機能の順番は、第３チップ４１の各連結電極パッドＰの配列における機能の順番と逆順になっている。そして、これら一対の第４チップ４２により第２ブロックが構成されている。なお第４チップ４２の連結電極パッドＰの側には、第１の実施形態と同様にスロープが形成されているが、ここでは図示を省略している。
つまり、一対のミラーチップで構成される第２ブロックは、第１ブロックが実装面の面方向に沿って右回りに９０°だけ回転移動されたかたちであり、各中継電極パッドＲＰを露出させるかたちで、第１ブロックに積層されている。そして、第１ブロック１５及び第２ブロック１９にて機能を同じくする１群の連結電極パッドＰは、電気的に共通する１つ
の配線により接続される。したがって、この半導体装置によれば、第１チップ１２を一方向に連続して積層した場合と同様の電気的な接続結果が確保される。そのうえ、実装面の法線方向から見て、第２ブロックの積層方向が第２ブロックの積層方向に対して右回りに回転しているため、同じ数の半導体チップを積層する上では、半導体チップの占有面積が実装面の面方向において縮小される。
さらに、図８（ｃ）において、第２ブロックの最上層に中継電極パッドＲＰをさらに形成して、それらを中継配線Ｗｂ１〜Ｗｂ４により各連結電極パッドＰと接続するようにすれば、第２ブロックの上にも、第１ブロックと第２ブロックとの関係に相当する他のブロックを積層することができるようにもなる。なお、本実施形態でも中継配線Ｗａ１〜Ｗａ４，Ｗｂ１〜Ｗｂ４は、第１の実施形態の第１の配線２１と同様の導電性インクにてインクジェット方により形成されている。
以上説明したように、本実施形態の半導体装置によれば、上述した（１）〜（６）に記載の効果に加えて、以下のような効果を得ることができる。
（７）複数の第３チップ４１から構成される第１ブロックに対して、第３チップ４１が実装面の面方向に沿って右回りに９０°だけ回転移動された一対のミラーチップ（第４チップ４２）で構成される第２ブロックを、各中継電極パッドＲＰを露出させるかたちに積層した。これにより、第１ブロックに対して９０°の角度においても第２ブロックを積層することができる。すなわち、第４チップ４２の下層となる第３チップ４１における連結電極パッドＰと中継電極パッドＲＰとの相対位置を９０°として、第３チップ４１の上層となる第４チップ４２の連結電極パッドＰと実装基板１０の基板端子ＢＰとの相対位置が、実装面の面方向において９０°変位するようになる。つまりこれによっても、下層になる第３チップ４１と上層になる第４チップ４２との相対位置が、連結電極パッドＰと中継電極パッドＲＰとの相対位置に応じて、実装面の面方向において変位するようになる。これによりチップ積層体においては、各半導体チップ４１，４２の積層態様の自由度がより拡張されるようになる。ゆえに、各半導体チップの連結電極パッドが配線により連結されるという構造上の制約があれども、上層の半導体チップが実装面の面方向で変位可能であるため、複数の半導体チップからなるチップ積層体のサイズを実装面の面方向で縮小することができる。よって、半導体チップの積層態様が変更可能であるため、半導体チップの占有面積が規格などにより限られる実装基板に対しても、複数の半導体チップをより多く搭載させることができるようにもなる。
なお、上記各実施形態は以下のように変更してもよい。
・上記各実施形態では、実装基板１０は可撓性を有するフレキシブル基板であったが、これに限られるものではなく、非可撓性であり剛性を有するリジッド基板などであってもよい。この場合、絶縁体基材からなる基板の基材としては、低温焼結基材としてのガラス系、無機質系としてのセラミック、高温焼結基材系、高熱伝導性基材（単価ケイ素系等）、誘電体材料、抵抗体材料等からなる。これにより、実装基板１０の選択の自由度が広げられ、このような半導体装置の用途が高められるようになる。
・上記各実施形態では、各基板端子ＢＰは導電性のある金属により形成されたが、これに限られるものではなく、導電性のある材料であれば金属以外のもの、例えばインジウムスズ酸化物等、又は、ポリアニリン等の電子導電性高分子等から形成されてもよい。
・上記各実施形態では、各基板端子ＢＰや各連結電極パッドＰがインクジェット法により形成されたが、これに限らず、基板端子はフォトエッチングやその他の公知の方法などにより形成されてもよい。これにより、基板に配置される基板端子の形成方法に関わらず、基板にこのような半導体装置の採用ができるようになる。
・上記各実施形態では、各中継電極パッドＲＰがインクジェット法により各配線とともに一体的に形成されたが、これに限らず、各中継電極パッドは単独に形成されてもよい。これにより中継電極の形成方法の自由度が高められる。
・上記各実施形態では、半導体チップが実装基板に積層された後にスロープが形成されたが、これに限らず、最下層の半導体チップが基板に接着固定される前にブロックの単位でスロープが形成されてもよい。そうすれば、半導体チップが実装基板に積層された後に形成されるスロープが、実装基板と最下層の半導体チップとの間や複数の半導体チップから形成されたブロック間のみになる。従って、形成するスロープの数が少なくなる分だけ、各ブロックを実装するために必要とされる時間が短縮されるようになり、このような積層チップを有する製品のスループットが向上されるようになる。
・上記各実施形態では、スロープはディスペンサ方式により形成されたが、これに限らず、インクジェット法などのその他の公知の方法により形成されてもよい。
・上記第２の実施形態では、絶縁層３０がインクジェット法により形成されたが、これに限らず、貫通孔が形成された絶縁部材、例えばフレキシブル基板のようなものが積層されて形成されもよい。これにより絶縁層の形成の自由度が高められるとともに、絶縁層の形成に必要とされる時間だけ、半導体チップを実装するために必要とされる時間が短縮されるようになる。
・上記各実施形態では、パッド形成面の略全体にわたり絶縁層１３が形成されたが、これに限らず、中継配線が形成される部分とその周辺にのみ絶縁層を形成するなど、必要な部分にのみ形成されるようにしてもよい。そうすれば、絶縁層の形成に要する時間が短縮されるようにもなる。また上記第２の実施形態では、パッド形成面の略全体にわたり絶縁層３０が形成されたが、これも同様に、必要な部分にのみ形成されるようにしてもよい。これによっても、絶縁層の形成に要する時間が短縮されるようにもなる。
・上記各実施形態では、インクジェット法により絶縁層１３が形成されたが、これに限らず、その他の公知の方法、例えばスピンコート法やディスペンサ法により絶縁層が形成されてもよい。これにより絶縁層の形成の自由度が高められる。同様に上記第２の実施形態では、インクジェット法により絶縁層３０が形成されたが、これに限らず、貫通孔が形成されるのであれば、その他の公知の方法、例えばスピンコート法やディスペンサ法により絶縁層３０が形成されてもよい。これにより絶縁層の形成の自由度が高められる。
・上記各実施形態では、中継配線は、その全部もしくはその一部が絶縁層１３の上に形成された。しかしこれに限らず、中継配線は、半導体チップのパッド形成面に接着固定される絶縁部材などの上に形成されるようにしてもよい。例えば、図９（ａ）に示されるように、絶縁部材としての絶縁基板５２を各ブロック５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ間に設けるようにして、そこに中継配線を形成するようにしてもよい。こうした構成によれば、半導体チップの電子回路と中継配線との間の絶縁性が向上されるようにもなる。
・上記各実施形態では、中継配線は、単層もしくは２層により構成されたが、これに限らず、中継配線は、３層以上で構成されてもよい。このような構成によれば、中継配線の配線経路の自由度が高められ、複雑な経路が実現されるようになり、このような中継配線の利用範囲が広げられるようになる。
・上記各実施形態では、中継電極パッドＲＰを有する半導体チップは半導体基板から構成された。しかしこれに限らず、半導体チップとしては、半導体基板を有するものであれば、ガラス基板やセラミック基板などその他の基板との組合せから構成されるものであってもよい。これにより、半導体チップとしての選択の自由度が高められる。
・上記各実施形態では、中継配線は、第１チップ１２などのパッド形成面に形成されたが、予め中継配線や中継電極の少なくとも一部が形成された基板などにより、中継配線や中継電極パッドの少なくとも一部が構成されてもよい。例えば、図９（ｂ）に示されるように、各ブロック５１Ａ，５１Ｂ，５１Ｃ，５１Ｄが積層されるときに、予め中継配線ＲＷと中継電極パッドＲＰとが形成された中継用の基板としての絶縁基板５２が各ブロックの間に設置されるようにしてもよい。このときは、中継電極パッドＲＰとは反対側になる中継配線ＲＷの端部を連結電極パッドとしてその下層の連結電極パッドＰに接続し、中継電極パッドＲＰにその上層の連結電極パッドＰを接続すればよい。このような構成や方法によれば、半導体チップの積層体に対して中継配線や中継電極パッドが形成される場合に比べ、中継配線や中継電極パッドの形成に要する時間が短くなるとともに、その形成方法そのものが容易となる。これにより、このような半導体装置の実現の自由度が高められる。
・なお、このとき絶縁基板５２としては、絶縁性を有するかたちに構成されているものであれば、その構成部材として半導体基板、ガラス基板、セラミック基板などの基板を有していてもよい。これによれば、半導体装置にはそれに好適な絶縁基板を選択することができるようになる。
・上記各実施形態では、半導体チップの積層方向の変更は１回だけであったが、これに限らず、半導体チップの積層方向は複数回変更されてもよい。例えば、図９（ａ）に示されるように、第１チップ１２からなるブロック５１Ａ，５１Ｃを複数設け、第２チップ１６からなるブロック５１Ｂ，５１Ｄを複数設け、それらブロックをチップの積層方向が実装面の法線方向から見て逆向きになるように、各ブロック５１Ａ、５１Ｂ、５１Ｃ、５１Ｄが交互に積層されるようにしてもよい。このようにすれば、半導体チップごとに発生するずれ量が、相対向する積層方向で相殺されるようになり、半導体チップの占有面積が実装面の面方向において縮小されるようになる。
・上記第１の実施形態では、第２ブロック１９が第１ブロック１５に積層されるかたちでチップ積層体１１が構成される。しかしこれに限らず、チップ積層体１１は、１枚以上の第１チップが１回以上積層されて、その上に１枚以上の第２チップが１回以上積層される構成であればよい。こうした構成であれば、上述する効果と同様の効果を得ることができる。
・上記第１の実施形態では、チップ積層体１１は実装基板１０に第１ブロック１５が固定されてから第１ブロック１５に第２ブロック１９が積層されるかたちで形成された。しかしこれに限らず、チップ積層体が形成されるのであれば、例えば、第１ブロックと第２ブロックとが積層されたものが実装基板に固定されるなど、各ブロックが積層されたものが実装基板に固定されてもよい。これにより、チップ積層体の形成の自由度が高められる。
・上記第１の実施形態では、実装基板１０に固定された第１ブロック１５に第２ブロック１９が積層されてから、中継電極パッドＲＰと連結電極パッドＰとを接続する第２の配線２７が形成された。しかしこれに限らず、中継電極パッドＲＰと連結電極パッドＰとを接続する配線は第１ブロックと第２ブロックとが積層されたあとであればいつでも形成されてもよい。例えば、第１ブロックと第２ブロックとが積層されるとともに中継電極パッドＲＰと連結電極パッドＰとが配線で接続されたものが実装基板に固定されてもよい。これにより、チップ積層体の形成の自由度が高められる。
・上記各実施形態では、各半導体チップの形状は矩形形状であったが、これに限らず、
半導体チップの形状は任意の形状、例えば矩形以外の多角形状や円形、楕円形などの形状でもよい。すなわちどのような形状であれ、パッド形成面に形成された電極が露出されるように階段状にずらして積層されるものであれば、このような積層方法により半導体装置が基板上で占有する面積を減少させることができるようになる。
・上記各実施形態では、パッド形成面を構成する四辺のうちの一辺に沿って、各連結電極パッドＰが一列に配設されていたが、これに限らず、各電極の配列は一列でなくてもよく、例えば複数列やそのほか任意の配列であってもよい。例えば、図１０に示されるように、パッド形成面の隅角をなす二辺に沿って連結電極パッドＰが配列される構成であってもよい。なお、このような構成では、図１０（ａ）に示されるように、各半導体チップ５５がパッド形成面の対角方向にずれるかたちで積層されることにより、二辺に沿って配列された各連結電極パッドＰが露出されるようになる。また、図１０（ｂ）に示されるように、最上層の半導体チップ５５においては、そのパッド形成面の隅角をなす他の二辺に沿って中継電極パッドＲＰが配列されて、基板端子ＢＰに対応する連結電極パッドＰ及び中継電極パッドＲＰが配線Ｗｃ１〜Ｗｃ８により接続される。そして、図１０（ｃ）に示されるように、各中継電極パッドＲＰを露出させるかたちで他の半導体チップ５６が積層されて、同半導体チップ５６の各連結電極パッドＰがそれに対応する各中継電極パッドＲＰに各配線Ｗｄ１〜Ｗｄ８により接続される。こうした構成によれば、パッド形成面を構成する複数の辺に沿って電極を有する半導体チップであれ、一方向に積層させる場合に比較して基板上での占有面積を少なくさせることができるようにもなる。
本発明にかかる半導体装置の一例としての第１の実施形態における半導体装置の正面方向の断面図。 第１の実施形態における半導体装置の一部を示す斜視図であって、（ａ）は複数の半導体チップが一方向へ階段状に積層された部分を示し、（ｂ）は（ａ）に複数の半導体チップが前記一方向とは逆の方向に階段状に積層された部分を示す。 第１の実施形態における半導体装置の第１ブロックを示す斜視図。 第１の実施形態における半導体装置の第１ブロックに形成される下層配線を示す平面図。 第１の実施形態における半導体装置の第１ブロックに積層された第２ブロックに形成される上層配線を示す平面図。 第２の実施形態における半導体装置の一部の構造を示す平面図であって、（ａ）は実装基板に階段状に積層された半導体チップからなる第１ブロックが固定された図、（ｂ）は（ａ）の第１ブロックに配線が形成された図。 第２の実施形態における半導体装置の一部の構造を示す平面図であって、（ａ）は図６（ｂ）の第１ブロックの配線上に絶縁層が形成された図、（ｂ）は（ａ）の絶縁層に配線が形成された図。 第３の実施形態における半導体装置の一部の構造を示す平面図であって、（ａ）は実装基板に半導体チップが階段状に積層された図、（ｂ）は（ａ）の半導体チップに配線が形成された図、（ｃ）は（ｂ）に右９０度回転された半導体チップが階段状に積層された図。 本発明にかかる半導体装置の他の一例を示す図であって、（ａ）はその正面図、（ｂ）は絶縁層の一例を示す平面図。 本発明にかかる半導体装置のまた他の一例を示す平面図であって、（ａ）は実装基板に２辺に連結電極パッドを有する半導体チップが一方向へ階段状に積層された図、（ｂ）は（ａ）の半導体チップに配線が形成された図、（ｃ）は（ｂ）に半導体チップが前記一方向とは逆の方向に階段状に積層された図。 従来の半導体装置において複数の半導体チップが一方向に階段状に積層され正面構造を示す正面図。
符号の説明
１０…実装基板、１１…チップ積層体（半導体装置）、１２…第１の半導体基板としての第１の半導体チップ（第１チップ）、１２ａ…連結用チップ、１３…絶縁層、１５…第１ブロック、１６…第２の半導体基板としての第２の半導体チップ（第２チップ）、１８…絶縁膜、１９…第２ブロック、２０…スロープ、２１…第１の配線、２２…主配線、２３…中継配線、２５…スロープ、２７…第２の配線、３０…絶縁層、３１…配線、４１…半導体基板としての第３チップ、４２…半導体基板としての第４チップ、５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ…ブロック、５２…絶縁基板、５５，５６…半導体基板としての半導体チップ、Ｐ…連結電極パッド、ＢＰ…実装電極パッドとしての基板端子、ＲＰ…中継電極パッド、ＲＷ…中継配線、Ｗ５…連結線、Ｈ１１〜Ｈ８１，Ｈ６２〜Ｈ８２…連通孔、Ｗ１１〜Ｗ８１…基端部、Ｗ１２〜Ｗ８２…先端部、Ｗ１３〜Ｗ８３…連結線、Ｗａ１〜Ｗａ４，Ｗｂ１〜Ｗｂ４…中継配線、Ｗｃ１〜Ｗｃ８，Ｗｄ１〜Ｗｄ８…配線。

Claims (10)

  1. 複数の半導体基板の各々が有するパッド形成面の連結電極パッドが配線により電気的に接続されるかたちで前記複数の半導体基板を積層させた半導体装置であって、
    下層になる前記半導体基板のパッド形成面には、中継配線によりその連結電極パッドと接続された中継電極パッドが、上層になる前記半導体基板に露出されるかたちでさらに備えられ、
    前記複数の半導体基板が実装される実装面の実装電極パッドと前記下層の連結電極パッドとが配線により電気的に接続されるとともに、前記上層の連結電極パッドと前記下層の中継電極パッドとが配線により電気的に接続されることを特徴とする半導体装置。
  2. 複数の第１の半導体基板の各々が有するパッド形成面の第１の連結電極パッドが前記パッド形成面の法線方向に露出され、かつ連結電極パッドに連結された前記中継電極パッドを有する中継用の基板が最上層になるかたちで前記複数の第１の半導体基板と前記中継用の基板とが積層されるとともに、前記中継用の基板の連結電極パッドと前記各第１の連結電極パッドとが下層配線で前記実装電極パッドに連結された第１ブロックと、
    複数の第２の半導体基板の各々が有するパッド形成面の第２の連結電極パッドが前記パッド形成面の法線方向に露出されるかたちで前記複数の第２の半導体基板が積層されるとともに、前記各第２の連結電極パッドが上層配線で連結された第２ブロックとを備え、
    前記第２ブロックにおける最下層の半導体基板が前記中継用の基板の連結電極パッドを覆い、かつ前記中継電極パッドを露出するかたちで、前記第２ブロックが前記第１ブロックに積層されて、前記中継電極パッドと前記第２の連結電極パッドとが前記上層配線により連結される
    請求項１に記載の半導体装置。
  3. 前記上層のパッド形成面と前記下層のパッド形成面との間の段差を緩和するかたちで各パッド形成面をつなぐ連続面を有した絶縁性の傾斜部を備え、
    前記上層配線及び前記下層配線は、
    前記上層の連結電極パッドと前記下層の連結電極パッドとの間を連結して前記連続面に積層された金属膜である
    請求項２に記載の半導体装置。
  4. 前記中継配線が絶縁層を挟む多層構造に形成される
    請求項１〜３のいずれか一項に記載の半導体装置。
  5. 複数の半導体基板の各々が有するパッド形成面の連結電極パッドが配線により電気的に接続されるかたちで前記複数の半導体基板が積層される半導体装置の製造方法であって、
    下層になる前記半導体基板のパッド形成面に、中継配線によりその連結電極パッドと接続された中継電極パッドが形成された後、上層になる前記半導体基板が前記中継電極パッドを露出するかたちで前記下層に積層される工程と、
    前記複数の半導体基板が実装される実装面の実装電極パッドと前記下層の連結電極パッドとを電気的に接続する配線が形成される工程と、
    前記下層に前記上層が積層されてから、前記上層の連結電極パッドと前記下層の中継電極パッドとを連結する配線が形成される工程と
    を有することを特徴とする半導体装置の製造方法。
  6. 複数の第１の半導体基板の各々が有するパッド形成面の第１の連結電極パッドが前記パッド形成面の法線方向に露出され、かつ連結電極パッドに連結された前記中継電極パッドを有する中継用の基板が最上層になるかたちで前記複数の第１の半導体基板と前記中継用の基板とが積層されるとともに、前記中継用の基板の連結電極パッドと前記各第１の連結
    電極パッドとが下層配線で前記実装電極パッドに連結されることにより第１ブロックが形成されて、
    複数の第２の半導体基板の各々が有するパッド形成面の第２の連結電極パッドが前記パッド形成面の法線方向に露出されるかたちで前記複数の第２の半導体基板が積層されるとともに、前記各第２の連結電極パッドが上層配線で連結されることにより第２ブロックが形成されて、
    前記第２ブロックにおける最下層の半導体基板が前記中継用の基板の連結電極パッドを覆い、かつ前記中継電極パッドを露出するかたちで、前記第２ブロックが前記第１ブロックに積層されて、前記中継電極パッドと前記第２の連結電極パッドとが前記上層配線により連結される
    請求項５に記載の半導体装置の製造方法。
  7. 前記上層のパッド形成面と前記下層のパッド形成面との間の段差を緩和するかたちで各パッド形成面をつなぐ連続面を有した絶縁性の傾斜部が形成されて、
    前記上層の連結電極パッドと前記下層の連結電極パッドとの間が前記連続面を介して連結されるかたちで導電性微粒子を含む液状体が吐出されて、該液状体が乾燥して焼成されることにより、前記連結電極パッド間を連結する前記配線が形成される
    請求項６に記載の半導体装置の製造方法。
  8. 前記連結電極パッドと前記中継電極パッドとの間が連結されるかたちで、導電性微粒子を含む液状体が吐出されて、該液状体が乾燥して焼成されることにより、前記中継配線が形成される
    請求項５〜７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記中継配線が絶縁層を挟む多層構造に形成される
    請求項５〜８のいずれか一項に記載の半導体装置の製造方法。
  10. 絶縁層形成材料が含まれる液状体が前記パッド形成面に向けて吐出されて、該液状体が乾燥することにより、前記絶縁層が形成される
    請求項９に記載の半導体装置の製造方法。
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