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JP2009033153A - 半導体素子パッケージ用の相互接続構造およびその方法 - Google Patents

半導体素子パッケージ用の相互接続構造およびその方法 Download PDF

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JP2009033153A
JP2009033153A JP2008176490A JP2008176490A JP2009033153A JP 2009033153 A JP2009033153 A JP 2009033153A JP 2008176490 A JP2008176490 A JP 2008176490A JP 2008176490 A JP2008176490 A JP 2008176490A JP 2009033153 A JP2009033153 A JP 2009033153A
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JP
Japan
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substrate
die
forming
adhesive
wiring circuit
Prior art date
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Withdrawn
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JP2008176490A
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English (en)
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Wen-Kun Yang
ヤン ウェン−クン
Diann-Fang Lin
リン，ディアン−ファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Chip Engineering Technology Inc
Original Assignee
Advanced Chip Engineering Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

【課題】低コスト、高性能および高信頼性パッケージを与えるチップおよび導電トレースを備えた半導体パッケージを提供する。
【解決手段】半導体ダイアセンブリ用の相互接続構造であって、予め形成された配線回路をその中に形成される基板１００と、活性表面上にコンタクトパッド１０２を有するダイ１０５と、基板１００の上にダイ１０５を接着するために基板１００の上に形成される接着材１１０であって、この基板１００が、基板１００および接着材中のバイア１１５を含む接着材１１０と、このバイア１１５の中に再充填されてダイ１０５のコンタクトパッド１０２を基板１００の配線回路に接続する導電材料１１５とを備えることを特徴とする構造。
【選択図】図３

Description

本発明は、半導体パッケージに関し、およびより詳しくはパッケージの相互接続構造に関する。
高性能集積回路（ＩＣ）パッケージは、公知技術である。ＩＣパッケージの改良は、熱性能および電気性能の向上ならびにサイズおよび製造コストの減少に対する業界要求によって駆動される。半導体デバイスの分野において、デバイス密度は増加し、および、デバイスサイズは連続的に縮小する。この種の高密度デバイスのパッケージングまたは相互接続技術に対する要求は、また、前述した状況に適合するために増大される。従来は、フリップチップ付着方法で、ソルダーバンプのアレイがダイの表面の上に形成される。ソルダーバンプの形成は、ソルダーバンプの所望のパターンを形成するためのソルダーマスクを通してソルダー複合材料を用いて実施されることができる。チップパッケージの機能は、配電、信号分配、熱放散、保護およびサポート、およびその他を含む。半導体がより複雑になるにつれて、従来のパッケージ技法、例えばリードフレームパッケージ、フレックスパッケージ、硬性パッケージ技法は、チップ上に高密度素子を備えた、より小さいチップを形成する要求を満たすことができない。
一般に、ボールグリッドアレイ（ＢＧＡ）パッケージのようなアレイパッケージングは、パッケージの表面領域に対して高密度の相互配線を形成する。典型的なＢＧＡパッケージは複雑な信号経路を含み、高インピーダンスおよび効率が悪い熱経路を生じさせ、それが貧弱な熱放散性能に結びつく。増加する実装密度とともに、素子によって発生する熱の拡散は、ますます重要になる。
フリップチップ技術は、ダイをプリント基板のような取付基板に電気的に接続するための公知技術である。ダイの活性表面は、通常チップの縁部にもたらされる数多くの電気的なカップリングの支配下にある。電気的接続部が、フリップチップの活性表面上の端子として付着される。バンプは、基板に物理的な接続および電気的なカップリングをする、はんだおよび／または銅、金を含む。ＲＤＬの後のソルダーバンプは、バンプ高さ約５０−１００ｕｍを有する。チップは、図１に示すように、取付基板上のボンディングパッドに整列配置されるバンプとともに、取付基板上に逆転される。バンプがソルダーバンプである場合、フリップチップ上のソルダーバンプは基板上のボンディングパッドにはんだ付けされる。はんだ接合は、比較的安価であるが、しかし、時間とともに熱力学的な応力による疲労のために電気抵抗の増加、同じく亀裂および空隙を呈する。更に、はんだは通常はスズ鉛合金であり、鉛ベースの材料は、有毒な材料の処分および地下水供給への有毒な材料の浸出などについての環境懸念のために、はるかに評判が良くなくなっている。通常は、アンダーフィル材料がシリコンチップと基板との間のＣＴＥ差異の熱応力を減少させるために付着される。
さらに、従来のパッケージ技術がウエハ上のダイスをそれぞれのダイに分割し、それから、それぞれ、ダイをパッケージしなければならないので、したがって、これらの技法は製造プロセスにおいて時間がかかる。チップパッケージ技法は集積回路の発達によって高度に影響されるので、したがって、電子回路のサイズが厳しくなるにつれて、パッケージ技法もそうなる。前述した理由のために、パッケージ技法の傾向は現在、ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウエハレベルパッケージ（ＷＬＰ）に向かっている。「ウエハレベルパッケージ」は、ウエハ上のパッケージング全体および全ての相互接続、同じく他の処理ステップが、チップ（ダイス）への分断（ダイシング）の前に実施されることを意味するとして理解されるべきである。一般に、全ての組立プロセスまたはパッケージプロセスの完了の後、個々の半導体パッケージが、複数の半導体ダイを有するウエハから切り離される。ウエハレベルパッケージは、極めて良い電気的性質と組み合わせられる極めて小さい寸法を有する。
は、図２に示すようにＲＤＬ層、１２４を備えたパッケージを開示した。マイクロエレクトロニクスのパッケージは、活性表面を有するマイクロエレクトロニクスのダイ１０２を含む。封入材料１１２が、マイクロエレクトロニクスのダイ側面（複数側面）近傍に配設され、封入材料は、マイクロエレクトロニクスのダイ活性表面に対して実質的に平らな少なくとも一つの表面を含む。第１の誘電体物質層１１８が、マイクロエレクトロニクスのダイ活性表面および封入材料表面の少なくとも一部に配設されることができる。少なくとも一つの導電トレース１２４が次いで、第１の誘電体物質層１１８上に配設される。導電性トレース（複数トレース）１２４が、マイクロエレクトロニクスのダイ活性表面と電気接触する。第２の誘電体層１２６および第３の誘電層１３６が、ダイの上にその後形成される。バイアホール１３２が、トレース１２４に接続するために第２の誘電体層１２６内に形成される。パッド１３４がバイアホール１３２に接続され、および、はんだ１３８がパッド上に置かれる。 米国特許Ｎｏ．６，２７１，４６９
これらの従来のパッケージ構造およびプロセス設計は、ビルドアップ層を形成するためにダイ／基板の上にあまりに多くの積み重ねられた誘電層を含み、それは、パッケージングプロセスを完了するためにＲＤＬプロセス用の活性表面の平面性およびより高精度のリソフォト機械を必要とするだけでなく、ビルドアップ層プロセス中にチップ表面を損傷することもまた、容易である。それはシリコンチップとはんだ球との間の応力緩衝層の欠如があるからであり、したがって、この方式は貧弱な歩留および信頼性懸念を被る可能性がある。したがって、本発明は上述した課題を克服して、更により良い素子性能を提供するためにフリップチップ方式用の相互接続構造による構造を提供する。
本発明の目的は、低コスト、高性能および高信頼性パッケージを与えるチップおよび導電トレースを備えた半導体素子パッケージ（チップ組立体）を提供することである。
本発明の別の目的は、半導体素子パッケージ（チップ組立体）を製造するための都合のいい、費用効率が高い方法を提供することである。
一態様において、半導体ダイアセンブリ用の相互接続構造であって、予め形成された配線回路をその中に形成される基板と、活性表面上にコンタクトパッドを有するダイと、基板の上にダイを接着するために基板の上に形成される接着材であって、この基板が、基板および接着材中のバイアを含む、接着材と、このバイアの中に再充填されてダイのコンタクトパッドを基板の配線回路に接続する導電材料とを備えることを特徴とする構造。
この構造は、ダイの裏面および基板または接着材の上に形成されるコアペーストおよび配線回路に接続される導電性ボールを更に備える。支持ベースが、コアペーストの上に形成される。導電層が、ダイのコアペーストおよび／または裏面の上に形成されることができる。導電層は、積層された銅箔、Ｃｕ／Ｎｉ／Ａｕのスパッタリング、およびＥめっきによって形成される。
代わりとして、封入はダイおよび基板または接着材の上の傾斜構造および配線回路に接続される導電性ボールで提供される。水平表面からの傾斜構造の角度は、約３０−６０度である。封入するものは、液体化合物または成形コンパウンドを含む。
本発明は、半導体ダイアセンブリ用の相互接続構造を形成する方法であって、配線回路とともに基板を形成するステップを準備し、基板上に接着材料を形成するステップと、または、それは精密アラインメントピックアンドプレース機械によってフリップダイ構成で接着材料上へダイを取り付けるダイ表面（シリコンウエハ表面）上に形成される、ダイの裏面からコアペーストを形成して、ダイのスペースを充填するステップと、基板内にバイアを形成してコンタクトパッドを開けるステップと、それは、基板プロセス内に予め形成されることができ、ＰＶＤまたはＣＶＤによってコンタクトパッド上にシード金属層を形成するステップと、基板／ダイの上にフォトレジストを形成して、バイア域を開けるステップと、Ｅめっきプロセスを実行して導電材料を形成してバイアに再充填し、それによって相互接続を形成してダイのコンタクトパッドおよび基板の配線回路を接続するステップとを含む方法を開示する。
この方法は更に、接着材が形成されたあと、接着材を硬化させるステップと、ドライまたはウエットによって開けるステップの後でコンタクトパッドを洗浄するステップと、相互接続構造を形成した後にＰＲを剥離して、シード金属層をエッチバックするステップとを含む。１つの場合において、はんだ球の金属ランドの最上部にＡｕがない場合、ＰＶＤの前にはんだ球の金属ランドを保護するためにＰＲが形成されることができる。
シード金属層は、Ｔｉ／Ｃｕ、Ｃｕ／Ａｕ、Ｃｕ／Ｎｉ／ＡｕまたはＳｎ／Ａｇ／Ｃｕを含む。
本発明は、次に本発明の好ましい実施態様および添付の図によってより詳細に記載される。それにもかかわらず、認識されるべきは、本発明の好ましい実施態様が例示するためにだけあることである。ここで言及される好ましい実施態様の他に、本発明は明示的に記載されるものの他に広範囲の他の実施態様において実践されることができ、および添付の請求の範囲に指定される場合を除いて、本発明の有効範囲は明示的には限定されない。
本発明は、半導体素子パッケージ構造を開示する。本発明は、図３に示すようにチップ、導電トレースおよび金属相互接続を含む半導体チップ組立体を提供する。
図３は、基板１００の断面図である。基板１００は、金属、ガラス、セラミック、プラスチック、ＰＣＢまたはＰＩでありえる。基板１００の厚さは、約４０−７０ミクロン−メートルである。それは、単層または多層（配線回路）基板でありえる。チップ１０５は、弾性特性を備えた接着材１１０によって表面に接着されて、熱によって発生する応力を吸収する。接着材は、おそらくチップサイズ域を覆うだけである。相互接続構造１１５が、レーザードリルによって基板１００内に形成されるバイアホール内に再充填される。相互接続構造１１５は、チップ１０５のコンタクトパッド１０２に接続される。コンタクトパッド１０２は、Ａｌ、銅パッドまたは他の金属パッドであって、シリコンウエハ内にＲＤＬの後で形成される。トレース１２０が、基板１００の下部または上部表面に構成されて、相互接続構造１１５に接続される。導電性ボール１２５が、トレース１２０の端に接続される。
図３において、導電トレース（ルーティング配線）１２０が基板の下（の内部）に形成される。例えば、導電トレース１２０は金、銅、銅ニッケル鉱等から成る。トレース１２０は、電気メッキ、めっきまたはエッチング方法によって形成される。銅層が所望の厚さを有するまで、銅電気メッキ作業は続く。導電トレース１２０は、チップを収容するための領域から延出する。コアペースト１３０が、ダイ１０５および基板１００または接着材１１０をおおって封入する。それは、樹脂、化合物、シリコンゴムまたはエポキシによって形成されることができる。
図４は、本発明の代替実施態様を示す。支持ベース１３５が、剛性支持体をパッケージに対して提供するためにコアペースト１３０上に取り付けられる。代わりとして、導電層１４０がヒートシンクとして働くためにコアペースト１３０の上にコーティングされるかまたは積層される。図５に示すように層１４０は、銅箔（銀ペーストによる接着材）を積層すること、Ｃｕ／Ｎｉ／Ａｕをスパッタリングすること、およびＥ−めっきすることによって形成されることができる。
図６を参照して、モールディングカプセル封入１４５がコアペーストを置換するために液体化合物または成形コンパウンドによって形成される。ダイの高さは約５０−２００ミクロンメートルであり、ダイの最上部からカプセル封入１４５までの寸法は約３０−１００ミクロンメートルである。接着材を加えた基板の厚さは、約４０−１００ミクロンメートルである。したがって、素子の本体厚さは約１２０−４００ミクロンメートルである。留意する必要があるのは、カプセル封入１４５が「傾斜屋根」を含むことである。傾斜構造１５０の角度θは約３０−６０度であり、および、従来のものと比べて、それはより良い熱放散方式を提供することができる。
図７に着目して、内部に配線回路を備えた基板（丸いまたは正方形の形状）１００が、準備される。接着フィルム１１０（シリコンチップと基板との間のＣＴＥ不整合による熱応力を吸収するために好ましくは弾性特性を持つ）が、基板上にコーティングされ、フィルム１１０を予め硬化させることが続く。ダイ１０５が、次に精密アラインメント機械によって（ＰＩ）基板１００上に配置され、最終的な硬化が続く。次のステップは、ダイス１０５の後ろのサイトからコアペースト１３０（樹脂、化合物、シリコーンゴム、その他）を印刷するかまたは成形することである。図８に示すように、パネル接着が、後ろのサイト上に「ベース」１３５を接着するのに用いられ（このステップは、任意選択である）、次いで、「パネルウエハ」を形成するために硬化する。次のステップは、レーザードリルを使用してバイアを「開ける」ことであり（おそらくダイを接着する前に基板プロセスでバイアを開ける）、およびシード金属層を形成し、ＰＲを用いてバイアホールおよび基板の配線回路を接続する領域を形成することが続く。次いでＥめっきが使われ、および、ＰＲ剥離の後、およびシード金属層をエッチングし、それによって相互接続構造１１５を形成する。留意する必要があるのは、図８および９を参照して、パッドは、シリコンウエハ内のＲＤＬ形成のあと、Ａｌボンディングパッドまたは金属パッドによって、および、ボールを形成するための領域内でないバイアホールの領域によって形成されることができることである。
次に、はんだ球配置およびＩＲリフローステップが実行されて、図１０に示すように、最終的な端子を形成する。その後、パネルレベル最終テストが導入され、および、（ＰＩ）基板およびコアペーストを切断して「パネルウエハ」を個別パッケージに分断する。
図１１は、本発明の相互接続構造を例示する。このＩＣパッケージの相互接続の構造は、活性表面上の金属コンタクトパッド１０２を有するダイ１０５を備える。接着材１１０が、ダイ１０５の下部にある。予め形成された配線回路１２０を有する基板１００が、ダイ１０５を具備するように提供され、および、バイアホール１１５が基板１００および導電材料１１５を備えた前記接着材１１０内に形成されて、ダイ１０５の金属コンタクトパッド１０２を基板の配線回路１２０に接続する。
本発明は、従来の方法より簡単な方法を提供する。本発明は、パネルウエハレベル内にＲＤＬプロセスを必要としない（ＲＤＬは、「配線回路」がチップ表面のＲＤＬプロセス中にチップ表面が損傷されるのを回避するために基板プロセス内に予め作られることを意味する）、および何のアラインメントツールも必要でない−アラインメントパターンが、配線回路プロセス中に基板の表面に作られ、ダイ（活性側）が、基板の弾性接着材層に取り付けられる（アンダーフィルは必要とされない）。ＰＩ基板は、大きなパネルサイズを用いて配線回路を供給される。本発明は、バイア域に導電材料を形成するためにウエットＰＲコーティングプロセスの代わりに単純な積層されたドライＰＲを使用する。ダイスは、プロセス中に内部にパッケージされることができ、パッドを開けるだけであり、活性表面側は保護された。この方式は、低コスト、しかし、高歩留プロセスであり、およびパッケージ構造の寸法は超薄い（ソルダーバンプ高必要でなく、およびプロセス中のソルダーバンプ高衝撃なしで、シリコンウエハはできるだけより薄くラッピングされるのが容易である）。
本発明はさらに、応力を解放するために応力緩衝材として弾性接着材層を使用することによってより良い信頼性構造を提供し、強い機械的構造のためにバイアを十分に覆う金属（ＣｕまたはＳｎ）を充填し、それは、Ｚ方向のＰＩ基板からの何の熱応力衝撃も示さず、現在のビルドアップ層プロセスと比較するとそれは異なっている。ＰＩ基板とＰＣＢマザーボードとの間のＣＴＥは、同一であり、熱問題は取り除かれ、したがって、熱管理はこれまでより容易である。
上述した構造は、ＬＧＡ（パッケージの周辺内の端子パッド）タイプパッケージおよびＢＧＡ（ボールグリッドアレイ）タイプを備える。
本発明の好適な実施態様が記載されたとはいえ、本発明が記載された好適な実施態様に限定されるべきでないことは、当業者に理解されよう。むしろ、あとに続く特許請求の範囲によって規定されるように、さまざまな改変と変更態様が本発明の趣旨および範囲内でなされることができる。
従来技術に従う半導体チップ組立体を示す断面図である。 従来技術に従う半導体チップ組立体を示す断面図である。 本発明の実施態様に従う半導体チップ組立体を示す断面図を例示する。 本発明の実施態様に従う半導体チップ組立体を示す断面図を例示する。 本発明の更なる実施態様に従う半導体チップ組立体を示す断面図を例示する。 本発明の実施態様に従う半導体チップ組立体を示す断面図を例示する。 本発明の実施態様に従う方法を示す断面図を例示する。 本発明の実施態様に従う方法を示す断面図を例示する。 本発明の実施態様に従う方法を示す断面図を例示する。 本発明の実施態様に従う方法を示す断面図を例示する。 本発明の実施態様に従う相互接続構造を示す断面図を例示する。
符号の説明
（図２）
１０２マイクロエレクトロニクスのダイ
１１２封入材料
１１８第１の誘電体物質層
１２４導電性トレース
１２６第２の誘電体層
１３２バイアホール
１３４パッド
１３６第３の誘電層
１３８はんだ
（図３−９）
１００基板
１０２コンタクトパッド
１０５チップ
１１０接着材
１１５相互接続構造 バイアホール 導電材料
１２０トレース
１２５導電性ボール
１３０コアペースト
１３５支持ベース
１４０導電層
１４５カプセル封入

Claims (5)

  1. 基板を備えた半導体ダイアセンブリ用の相互接続構造であって、予め形成された配線回路をその中に形成される前記基板と、
    活性表面上のコンタクトパッドを有するダイと、
    前記基板の上に前記ダイを接着するために前記基板の上に形成される接着材であって、前記基板が、前記基板および前記接着材中のバイアを含む、接着材と、
    前記バイアの中に再充填されて、前記ダイの前記コンタクトパッドを前記基板の前記配線回路に接続する導電材料と、を特徴とする構造。
  2. 請求項１の構造であって、さらに、前記ダイおよび前記接着材の上に形成されるコアペーストおよび前記配線回路に接続される導電性ボール、を備える構造。
  3. 請求項１の構造であって、さらに、前記ダイおよび前記接着材の上の傾斜構造を有するカプセル封入および前記配線回路に接続される導電性ボール、を備える構造。
  4. 基板を備えた半導体ダイアセンブリ用の相互接続構造を形成する方法であって、配線回路を前記基板に設けるステップと、
    前記基板上に接着材料を形成するステップと、
    精密アラインメントピックアンドプレース機械によってフリップダイ構成で前記接着材料上へダイを取り付けるステップと、
    前記ダイの裏面からコアペーストを形成して、ダイのスペースを充填するステップと、
    前記基板内にバイアを形成してコンタクトパッドを開けるステップと、
    前記コンタクトパッド上にシード金属層を形成するステップと、
    前記ダイの上に光導電セルを形成して、かつバイア域を開けるステップと、
    Ｅめっきプロセスを実行して導電材料を形成し、前記バイアの中に再充填し、それによって前記相互接続を形成して前記ダイのコンタクトパッドを接続するステップと、を特徴とする方法。
  5. 請求項４の方法であって、さらに、前記相互接続構造を形成した後に前記光導電セルを縞模様にして、かつ前記シード金属層をエッチバックするステップを含む方法。
JP2008176490A 2007-07-06 2008-07-07 半導体素子パッケージ用の相互接続構造およびその方法 Withdrawn JP2009033153A (ja)

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