JP2009009018A - ソースドライバ、電気光学装置、投写型表示装置及び電子機器 - Google Patents

Abstract

【課題】 低消費電力で、高速にソース線を駆動するソースドライバ、これを含む電気光学装置、投写型表示装置及び電子機器を提供する。
【解決手段】 電気光学装置のソース線を駆動するためのソースドライバ３０は、当該駆動期間のＫ（Ｋは２以上の整数）ビットの画像データと直前の駆動レベルに対応した前データとを比較する画像データ比較回路２１０と、所与の駆動期間内で、前記画像データに基づいて前記ソース線を第１の電流駆動能力で駆動した後に、該画像データに基づいて前記ソース線を前記第１の電流駆動能力より低い第２の電流駆動能力で駆動するためのアンプ回路２００とを含む。画像データの上位Ｌ（Ｌ＜Ｋ、Ｌは自然数）ビットと前データの上位Ｌビットが一致したとき、アンプ回路２００が、前記駆動期間内に、第１の電流駆動能力で前記ソース線を駆動することなく第２の電流駆動能力で前記ソース線を駆動する。
【選択図】 図４

Description

本発明は、ソースドライバ、電気光学装置、投写型表示装置及び電子機器に関する。

従来より、電子機器に用いられる液晶パネル（広義には表示パネル、更に広義には電気光学装置）として、薄膜トランジスタ（Thin Film Transistor：以下ＴＦＴと略す。）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルが知られている。この液晶パネルを低消費電力で駆動する目的で、例えば、特許文献１〜特許文献３には、該液晶パネルのソース線を駆動するアンプの出力と該アンプにアナログ電圧を出力するＤＡＣ（Digital-to-Analog Converter)の出力とを切り替えたり、アンプのスルーレート自体を切り替えたりしていた。

最近の液晶パネルとして、アモルファスシリコン液晶パネルや低温ポリシリコン液晶パネルが採用されることが多い。ところが、例えばプロジェクタの応用分野では、いわゆるフルハイビジョン（High Definition TeleVision：ＨＤＴＶ）規格の画像データに対応した表示への対応が求められている。そのため、これらの応用分野では、液晶パネルとして、より一層の高速が可能な高温ポリシリコン液晶パネルが採用される傾向にある。従って、このような液晶パネルを駆動するソースドライバは、フルハイビジョン規格の画像データのデータ量に対応して高速に画素電極に電圧を書き込む必要がある。
特開２００５−２５０３５３号公報 特開２００６−７２１２４号公報 特開２００６−５３２５２号公報

しかしながら、フルハイビジョン規格のような画質を優先する表示領域においては、ＴＦＴを有するアクティブマトリクス方式の液晶パネルでは、極性反転駆動方式にドット反転方式を採用することが望ましい。ドット反転方式では、ライン反転方式等と異なり、対向電極電圧を固定する必要があるため、ソースドライバが与えるソース線の電圧の振幅を大きくせざるを得ない。このため、ソースドライバのソース線を駆動するアンプの消費電力が大きくなる。従って、ソースドライバの消費電力を削減しつつ、高速にソース線を精度良く駆動することが求められている。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的の１つは、低消費電力で、高速にソース線を駆動するソースドライバ、これを含む電気光学装置、投写型表示装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
当該駆動期間のＫ（Ｋは２以上の整数）ビットの画像データと直前の駆動レベルに対応した前データとを比較する画像データ比較回路と、
所与の駆動期間内で、前記画像データに基づいて前記ソース線を第１の電流駆動能力で駆動した後に、該画像データに基づいて前記ソース線を前記第１の電流駆動能力より低い第２の電流駆動能力で駆動するためのアンプ回路とを含み、
前記画像データ比較回路により前記画像データの上位Ｌ（Ｌ＜Ｋ、Ｌは自然数）ビットと前記前データの上位Ｌビットが一致していることが検出されたとき、
前記アンプ回路が、前記駆動期間内に、前記第１の電流駆動能力で前記ソース線を駆動することなく、前記第２の電流駆動能力で前記ソース線を駆動し、
前記画像データ比較回路により前記画像データの上位Ｌビットと前記前データの上位Ｌビットの不一致が検出されたとき、
前記アンプ回路が、前記駆動期間内に、前記第１の電流駆動能力で前記ソース線を駆動した後に、前記第２の電流駆動能力で前記ソース線を駆動するソースドライバに関係する。

本発明においては、アンプ回路が少なくとも２種類の電流駆動能力でソース線を駆動できる場合に、画像データ比較回路の比較結果に応じて電流駆動能力を切り替える。そして、画像データ比較回路により上位Ｌビットだけが一致していることが検出されたときには、直前の画像データとの差が小さく、ソース線の電位変化が小さいと判断でき、消費電流の大きい第１の電流駆動能力でソース線を駆動することなく、そのまま第２の電流駆動能力でソース線を駆動する。一方、上位Ｌビットが不一致であることが検出されたときには、直前の画像データとの差が大きく、ソース線の電位変化が大きいと判断でき、消費電流が大きいがソース線の電位を高速に変化させる第１の電流駆動能力でソース線を駆動した後に、第２の電流駆動能力でソース線を駆動する。本発明によれば、一律に電流駆動能力を制御する場合に比べて、ソース線の電位の変化量が小さいときに高い電流駆動能力で駆動することがなく、リンギングの発生を抑え、無駄な電力消費を削減できる。しかも、上位Ｌビットのみを比較すればよいので、回路規模の増大を抑える画像データ比較回路により上記の効果を得ることができる。

また本発明に係るソースドライバでは、
前記画像データ比較回路により前記画像データの上位ｐ（Ｌ＜ｐ＜Ｋ、ｐは自然数）ビットと前記前データの上位ｐビットが一致していることが検出されたとき、
前記アンプ回路が、
前記第１の電流駆動能力で前記アンプ回路が駆動する期間を短縮して前記ソース線を駆動した後、前記第２の電流駆動能力で前記ソース線を駆動することができる。

本発明によれば、第１の電流駆動能力で駆動する期間を短縮するようにしたので、上記の効果に加えて、アンプ回路が駆動可能な電流駆動能力の種類を増加させることなく、きめ細かくソース線の電位を設定できるようになる。更に、上位Ｌビットより大きい上位ｐビットが一致したことを条件に第１の電流駆動能力で駆動する期間を短縮するようにしたので、微少な電位変化でも、低消費電流且つ高速にソース線の電位を設定できるようになる。

また本発明に係るソースドライバでは、
時分割多重された画像データに基づいて複数のソース線を駆動するマルチ駆動を行う場合に、
前記画像データ比較回路が、
前記画像データに代えて、前記時分割多重された画像データの平均値と前記前データとを比較し、
前記画像データ比較回路により前記平均値の上位Ｌビットと前記前データの上位Ｌビットが一致していることが検出されたとき、
前記アンプ回路が、前記駆動期間内に、前記第１の電流駆動能力で前記ソース線を駆動することなく、前記第２の電流駆動能力で前記ソース線を駆動し、
前記画像データ比較回路により前記平均値の上位Ｌビットと前記前データの上位Ｌビットの不一致が検出されたとき、
前記アンプ回路が、前記駆動期間内に、前記第１の電流駆動能力で前記ソース線を駆動した後に、前記第２の電流駆動能力で前記ソース線を駆動することができる。

また本発明に係るソースドライバでは、
前記画像データ比較回路により前記平均値の上位ｐ（Ｌ＜ｐ＜Ｋ、ｐは自然数）と前記前データの上位ｐビットが一致していることが検出されたとき、
前記アンプ回路が、
前記第１の電流駆動能力で前記アンプ回路が駆動する期間を短縮して前記ソース線を駆動した後、前記第２の電流駆動能力で前記ソース線を駆動することができる。

上記のいずれかの発明によれば、時分割多重された画像データの平均値を用いて、電流駆動能力を切り替えるべきか否かを判断するようにしたので、上記の効果に加えて、時分割多重された画像データの時分割タイミング毎に画像データを比較する必要がく、消費電力をより一層削減できるようになる。

また本発明に係るソースドライバでは、
前記アンプ回路が、
前記前記第１の電流駆動能力よりも低く、且つ前記第２の電流駆動能力よりも高い第３の電流駆動能力で、前記画像データに基づいて前記ソース線を駆動し、
前記駆動期間内に、前記第１の電流駆動能力で前記画像データに基づいて前記ソース線を駆動した後に、前記第３の電流駆動能力で前記画像データに基づいて前記ソース線を駆動し、その後、前記第２の電流駆動能力で前記画像データに基づいて前記ソース線を駆動することができる。

また本発明に係るソースドライバでは、
前記前データが、
前記ソース線のプリチャージ電位に対応したデータであってもよい。

本発明によれば、駆動期間の最初にプリチャージを行う場合でも、プリチャージ後のソース線の電位を低消費電流で、且つ高速に設定できるようになる。

また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するためのゲートドライバと、
前記複数のソース線を駆動するための上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む電気光学装置に関係する。

上記のいずれかの発明によれば、低消費電力で、高速にソース線を駆動するソースドライバが適用される電気光学装置を提供できる。

また本発明は、
上記記載の電気光学装置と、
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含む投写型表示装置に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む投写型表示装置に関係する。

上記のいずれかの発明によれば、低消費電力で、高速にソース線を駆動するソースドライバが適用される投写型表示装置を提供できる。

また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。

また本発明は、
上記記載の電気光学装置と、
前記電気光学装置に対して画像データを供給する手段とを含む電子機器に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。

上記のいずれかの発明によれば、低消費電力で、高速にソース線を駆動するソースドライバが適用される電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶装置について説明するが、他の液晶装置についても、本実施形態におけるソースドライバを適用できる。

以下では、液晶装置の液晶表示パネルをいわゆるマルチ駆動する例について説明するが、該液晶表示パネルをいわゆる非マルチ駆動であるノーマル駆動する場合にも本発明を適用できる。ここで、マルチ駆動とは、１出力当たりに複数のソース線の駆動信号が時分割多重された状態で駆動するマルチ駆動する方式をいい、非マルチ駆動とは、各出力に各ソース線の駆動信号を出力する駆動方式をいう。

液晶装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、高温ポリシリコン液晶パネルであり、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。ＬＣＤパネル２０は、複数のソース線毎に設けられたデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊ（ｊは２以上の整数）を含み、ソースドライバのソース出力を分離して複数のソース線ＳＬ１〜ＳＬＮのそれぞれに駆動電圧を出力する。

ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。

ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｍに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学素子）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。

このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。

従って、ＬＣＤパネル２０は、スイッチ素子としてのＴＦＴを介してソース線と接続される画素電極を有するということができる。またＬＣＤパネル２０は、複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有するということができる。

液晶装置１０は、ＬＣＤパネル２０を駆動する表示ドライバ（広義には駆動回路）９０を含む。表示ドライバ９０は、ソースドライバ３０を含む。ソースドライバ３０は、各ソース線に対応した画像データ（階調データ）に基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮをマルチ駆動する制御を行う。即ち、ソースドライバ３０は、複数のソース線に出力する駆動電圧を時分割多重してそれぞれソース電圧供給線ＳＰ１〜ＳＰｊに出力し、各ソース電圧供給線に接続されるＬＣＤパネル２０のデマルチプレクサが、ソースドライバ３０から指定される分離タイミングでソース電圧供給線の駆動電圧を分離して複数のソース線に分配する。なお、図１では、デマルチプレクサがＬＣＤパネル２０に含まれているものとして説明するが、ソースドライバ３０がデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊを含んでもよい。

表示ドライバ９０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、１垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。表示ドライバ９０は、ソースドライバ３０及びゲートドライバ３２の少なくとも一方が省略された構成であってもよい。

液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。

また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。

液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。

なお図１では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。

また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、表示ドライバ９０（ソースドライバ３０及びゲートドライバ３２）が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、各スイッチ素子が複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動するソースドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。

２． ゲートドライバ
図３に、図１のゲートドライバ３２の構成例を示す。

ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。

シフトレジスタ４０は、各フリップフロップが各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号（ＨＳＹＮＣ）であり、スタートパルス信号ＳＴＶは垂直同期信号（ＶＳＹＮＣ）である。

レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。

出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。パルス状の走査電圧の高電位側は選択電圧であり、走査電圧の低電位側は非選択電圧である。

なお、ゲートドライバ３２は、図３のようにシフトレジスタを用いてゲート線を走査することなく、アドレスデコーダによるデコード結果に対応したゲート線を選択することで複数のゲート線を走査するようにしてもよい。

３． ソースドライバ
３．１ 構成の概要
図４に、本実施形態におけるソースドライバ３０の原理的構成図を示す。

図４は、ソースドライバ３０の１出力当たりの構成を示している。ソースドライバ３０は、Ｋ（Ｋは２以上の整数）ビットの画像データに基づいてソース線を駆動するためのアンプ回路２００と、画像データ比較回路２１０とを含む。画像データ比較回路２１０は、当該駆動期間のＫビットの画像データと直前の駆動レベルに対応した前データとを比較する。前データを保持するために、ソースドライバ３０は、ラッチ２２０を備える。ここで、駆動期間は、マルチ駆動において複数のソース線の１つが選択される１選択期間（１ＳＥＬ）又は非マルチ駆動における１水平走査期間（１Ｈ）である。

アンプ回路２００は、所与の駆動期間内で、第１の電流駆動能力で画像データに基づいてソース線を駆動した後に第１の電流駆動能力より低い第２の電流駆動能力で該画像データに基づいてソース線を駆動する。このアンプ回路２００は、画像データ比較回路２１０の比較結果に基づいて、電流駆動能力を変化させてソース線を駆動する。このようなアンプ回路２００は、第１の電流駆動能力でソース線を駆動するための第１のアンプ２０２と、第２の電流駆動能力でソース線を駆動するための第２のアンプ２０４とを含む。

より具体的には、画像データ比較回路２１０により画像データの上位Ｌ（Ｌ＜Ｋ、Ｌは自然数）ビットと前データの上位Ｌビットとが一致していることが検出されたとき、アンプ回路２００が、駆動期間内に、第１の電流駆動能力でソース線を駆動することなく、第２の電流駆動能力でソース線を駆動する。画像データ比較回路２１０により画像データの上位Ｌビットと前データの上位Ｌビットとが一致していないことが検出されたとき、アンプ回路２００が、駆動期間内に、第１の電流駆動能力でソース線を駆動した後に、第２の電流駆動能力でソース線を駆動する。

高い電流駆動能力でソース線を駆動することにより、ソース線の電位を高速に変化させることができる。そして、その後に低い電流駆動能力でソース線を駆動することにより、ソース線の電位を高精度に設定することができる。

なお、図４では、アンプ回路２００が、２種類の電流駆動能力でソース線を駆動するものとして説明したが、３種類以上の電流駆動能力でソース線を駆動してもよい。

図５に、マルチ駆動を行う場合の一般的なソース出力電圧の波形例を示す。

図５では、縦軸に電圧、横軸に時間を示しており、マルチ駆動の各選択期間（ＳＥＬ期間）毎にソース出力電圧（駆動電圧）が切り替わっている。各選択期間におけるソース出力電圧のレベルは、画像データ（階調データ）に対応しており、ソース出力電圧の変化量が最大のときに電位が速やかに変化するように、アンプ回路２００の電流駆動能力が定められることになる（Ｃ１）。ところが、ソース出力電圧の変化量が小さいときでも、過剰な電流駆動能力でアンプ回路２００が駆動してしまい、リンギングが生じると共に、無駄な電力を消費する。

そこで、本実施形態のように、画像データの上位Ｌビットと前データの上位Ｌビットが一致しているか否かを検出し、一致しているときに低い電流駆動能力で駆動するようにしている。そして、上位Ｌビットだけが一致していることが検出されたときには、ソース出力電圧に対応する画像データの差が小さいと判断でき、消費電流の大きい第１の電流駆動能力でソース線を駆動することなく、そのまま第２の電流駆動能力でソース線を駆動する。なお、上位Ｌビットが不一致であることが検出されたときには、ソース出力電圧に対応する画像データの差が大きいと判断し、消費電流の大きい第１の電流駆動能力でソース線を駆動した後に、第２の電流駆動能力でソース線を駆動する。

これにより、上述のようなリンギングの発生を抑えると共に、無駄な電力の消費を低減させる。しかも、全ビットを比較する必要がないので、簡素な構成で、画像データと前データとを比較できる。

３．２ 詳細な構成例
図６に、図１又は図２のソースドライバ３０の詳細な構成例を示す。

図６では、ソースドライバ３０が、３種類の電流駆動能力でソース線（ソース電圧供給線）を駆動するものとする。図６では、デマルチプレクサを有するＬＣＤパネル２０に対してマルチ駆動するソースドライバ３０の構成例を示すが、これに限定されるものではなく、ノーマル駆動を行うソースドライバであってもよい。また、ソースドライバ３０は、表示メモリを含むものとして説明するが、表示メモリを搭載せずにシフトレジスタで階調データを取り込み、１水平走査期間ごとにラッチに取り込む構成であってもよい。

ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、マルチ駆動制御回路５５、多重化回路５６、画像データ比較回路５７、階調電圧発生回路５８、ＤＡＣ（Digital/Analog Converter）６０、ソース線駆動回路６２を含む。

ソースドライバ３０には、例えば表示コントローラ３８から画像データとしての階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。

Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。

表示メモリ５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。

アドレス制御回路６６は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６６は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。

ロウアドレスデコーダ６８は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ７０は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。

階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６６は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ７２は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。

アドレス制御回路６６は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。

従って、図６において、ロウアドレスデコーダ６８、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図６において、ラインアドレスデコーダ７２、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。

ラインラッチ５４は、表示メモリ５２から読み出された１水平走査分の階調データを、１水平走査期間を規定する水平同期信号ＨＳＹＮＣ（ラッチパルスＬＰ）の変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。

マルチ駆動制御回路５５は、各ソース線に対応した階調データを時分割多重するためのマルチプレクス制御信号を生成する。

多重化回路５６は、マルチプレクサＭＰＸ_１〜ＭＰＸ_ｊを含み、各マルチプレクサが、ラインラッチ５４でラッチされた１水平走査分の階調データを、マルチプレクス制御信号に基づいてｋ（ｋは正の整数、但し、ｋ×ｊ＝Ｎ）本のソース出力毎に時分割で多重化した多重化データを生成する。

画像データ比較回路５７は、比較回路ＣＭＰ１〜ＣＭＰｊを含み、各比較回路が、当該駆動期間の画像データと直前の駆動レベルに対応した前データとを比較する。より具体的には、各比較回路は、Ｋビットの画像データのうち画像データの上位Ｌビットと前データの上位Ｌビットとを比較する。この画像データ比較回路５７は、図４の画像データ比較回路２１０の機能を有する。

階調電圧発生回路５８は、各階調電圧（基準電圧）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５８は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。

ＤＡＣ６０は、多重化回路５６の各マルチプレクサからの多重化データに多重化された階調データに対応した階調電圧を、ソース出力毎に生成する。より具体的には、ＤＡＣ６０は、階調電圧発生回路５８によって生成された複数の階調電圧の中から、画像データ比較回路５７又は多重化回路５６の各デマルチプレクサからの多重化データに多重化された階調データ毎に各階調データに対応した階調電圧を選択し、選択した階調電圧を出力することで多重化階調電圧を出力する。このようなＤＡＣ６０は、ソース出力毎に設けられた電圧選択回路ＤＥＣ_１〜ＤＥＣ_ｊを含む。各電圧選択回路は、階調電圧発生回路５８からの複数の階調電圧の中から、多重化データの各階調データに対応した１つの階調電圧を出力する。

ソース線駆動回路６２は、出力回路ＯＰ_１〜ＯＰ_ｊを含む。出力回路ＯＰ_１〜ＯＰ_ｊの各出力回路は、ボルテージフォロワ接続された演算増幅器を含み、ＤＡＣ６０の各電圧選択回路からの多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。出力回路ＯＰ_１は、図４のアンプ回路２００の機能を有する。

図７に、図６のソースドライバ３０の１ソース出力当たりの構成例のブロック図を示す。

図７では、１０マルチ駆動を行う場合のソースドライバ３０の１ソース出力当たりの構成例を表している。図７に示すように、階調データが水平同期信号ＨＳＹＮＣに同期して各ラッチに取り込まれると、１０ドット分の階調データがマルチプレクス制御信号に基づいてマルチプレクサＭＰＸ_１により時分割多重される。

比較回路ＣＭＰ_１は、ラッチＣＬＴ_１と、コンパレータＣＣＰ_１と、アンプ制御回路ＡＰＣ_１とを含む。ラッチＣＬＴ_１は、マルチプレクサＭＰＸ_１で時分割多重化された階調データを、マルチプレクス制御信号により特定される選択期間毎に取り込む。即ち、ラッチＣＬＴ_１の取り込みデータは、選択期間毎に更新される。コンパレータＣＣＰ_１は、マルチプレクス制御信号により特定される選択期間毎に、マルチプレクサＭＰＸ_１で時分割多重化された階調データの各選択期間の階調データと、ラッチＣＬＴ_１に取り込まれた階調データとを、上位Ｌビットが一致するか否かを検出する。コンパレータＣＣＰ_１は、その比較結果に基づいて制御信号ｄｐｃ１〜ｄｐｃ３、ｄｎｃ１〜ｄｎｃ３を出力する。

アンプ制御回路ＡＰＣ_１は、制御信号ｄｐｃ１〜ｄｐｃ３、ｄｎｃ１〜ｄｎｃ３を用いて、出力回路ＯＰ_１の電流駆動能力を変化させる制御信号ｐｃ１〜ｐｃ３、ｎｃ１〜ｎｃ３を生成する。

電圧選択回路ＤＥＣ_１は、時分割多重された階調データ毎に、各階調データに対応した階調電圧を選択して出力する。

出力回路ＯＰ_１は、比較回路ＣＭＰ_１のアンプ制御回路ＡＰＣ_１からの制御信号ｐｃ１〜ｐｃ３、ｎｃ１〜ｎｃ３に基づいて変化する電流駆動能力で、ソース電圧供給線ＳＰ_１を駆動する。

また、ＬＣＤパネル２０側に設けられソース電圧供給線ＳＰ_１に接続されるデマルチプレクサＤＭＰＸ_１は、ソースドライバ３０からのマルチプレクス制御信号に基づいて、ソース線ＳＬ１、ＳＬ４、ＳＬ７、・・・、ＳＬ２８の各ソース線に駆動電圧を分配する。

図８に、図７のマルチプレクサＭＰＸ_１、比較回路ＣＭＰ_１の動作例を示す。

マルチプレクサＭＰＸ_１は、１０本のソース線に対応した階調データを時分割多重した多重化データを生成する。ラインラッチ５４で取り込まれた第１〜第１０のソース出力用の階調データＧＤ_１〜ＧＤ_１０は、多重化回路５６のマルチプレクサＭＰＸ_１で多重化される。マルチプレクサＭＰＸ_１〜ＭＰＸ_ｊの各マルチプレクサには、時分割タイミングを規定するマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０が入力される。このようなマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０は、ソースドライバ３０のマルチ駆動制御回路５５において生成される。マルチ駆動制御回路５５は、１水平走査期間内に、例えばマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０のいずれか１つのマルチプレクス制御信号が順番にＨレベルとなるようにマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０を生成する。各マルチプレクス制御信号がＨレベルの期間に当該マルチプレクス制御信号に対応した階調データが多重化データとして出力される。

このような多重化回路５６は、各画素が複数ドットを有する複数の画素単位で階調データを時分割多重してもよいし、各画素を構成する同じ色成分の複数のドット単位で階調データ単位を時分割多重してもよい。

多重化データ中の階調データは、マルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０により特定される選択期間毎に、ラッチＣＬＴ_１に取り込まれる。比較回路ＣＭＰ_１は、ラッチＣＬＴ１の階調データと、多重化データ中の次の選択期間の階調データを前データとして比較し、比較結果ＲＥＳ_１を出力する。図７では、比較結果ＲＥＳ_１として制御信号ｄｐｃ１〜ｄｐｃ３、ｄｎｃ１〜ｄｎｃ３が出力される。

図９に、比較回路ＣＭＰ_１で比較される階調データの説明図を示す。

図１０に、比較回路ＣＭＰ_１の動作説明図を示す。

比較回路ＣＭＰ_１は、Ｋビットの階調データＤ_Ｋ−１〜Ｄ_０のうち上位Ｌビットのデータと、ラッチＣＬＴ１に取り込まれたＫビットの階調データのうち上位Ｌビットのデータとを比較する。

そして、比較回路ＣＭＰ_１は、両データの上位Ｌビットが一致したことが検出されたとき、例えば図１０に示すような制御信号ｄｐｃ１〜ｄｐｃ３、ｄｎｃ１〜ｄｎｃ３を出力する。両データの上位Ｌビットの不一致が検出されたとき、制御信号ｄｐｃ１〜ｄｐｃ３、ｄｎｃ１〜ｄｎｃ３をすべて「Ｈ」とする。

ここで、制御信号ｄｐｃ１〜ｄｐｃ３は、それぞれ出力回路ＯＰ_１の３種類の電流駆動能力のいずれかを選択するための信号（ｐ型のＭＯＳトランジスタを制御する信号）であり、制御信号ｄｎｃ１〜ｄｎｃ３もまた、出力回路ＯＰ_１の３種類の電流駆動能力のいずれかを選択するための信号（ｎ型のＭＯＳトランジスタを制御する信号）である。このような制御信号ｄｐｃ１〜ｄｐｃ３、ｄｎｃ１〜ｄｎｃ３が、アンプ制御回路ＡＰＣ_１に入力される。

アンプ制御回路ＡＰＣ_１には、制御信号ｄｐｃ１〜ｄｐｃ３、ｄｎｃ１〜ｄｎｃ３の他に、図示しないタイミング制御回路からタイミング信号ｔｃ１〜ｔｃ３が入力される。

図１１（Ａ）、図１１（Ｂ）に、タイミング信号ｔｃ１〜ｔｃ３の一例の説明図を示す。

タイミング信号ｔｃ１〜ｔｃ３の各タイミング信号は、出力回路ＯＰ_１がソース電圧供給線を駆動する３種類の電流駆動能力のそれぞれを特定するための信号である。図１１（Ａ）では、タイミング信号ｔｃ１〜ｔｃ３が、１選択期間内で排他的にＨレベルとなる。一方、図１１（Ｂ）では、タイミング信号ｔｃ１〜ｔｃ３が、１選択期間内で順番にオーバーラップするようにアクティブとなる。

図１２に、アンプ制御回路ＡＰＣ_１の構成例の回路図を示す。

アンプ制御回路ＡＰＣ_１は、制御信号ｄｐｃ１〜ｄｐｃ３、ｄｎｃ１〜ｄｎｃ３、タイミング信号ｔｃ１〜ｔｃ３に基づいて、制御信号ｐｃ１〜ｐｃ３、ｎｃ１〜ｎｃ３を生成する。制御信号ｐｃ１〜ｐｃ３は、出力回路ＯＰ_１の電流駆動能力を変化させるｐ型のＭＯＳトランジスタを制御する信号であり、制御信号ｎｃ１〜ｎｃ３は、出力回路ＯＰ_１の電流駆動能力を変化させるｎ型のＭＯＳトランジスタを制御する信号である。

図１３に、出力回路ＯＰ_１の構成例の回路図を示す。

出力回路ＯＰ_１は、差動回路ＤＩＦ_１と、出力回路ＯＴ_１とを含む。差動回路ＤＩＦ_１は、ｎ型差動増幅回路ｎＤＩＦ_１と、ｐ型差動増幅回路ｐＤＩＦ_１とを含む。

ｎ型差動増幅回路ｎＤＩＦ_１は、カレントミラー回路と、差動トランジスタ対と、電流源トランジスタ群（ＱＮ_１、ＱＮ_２、ＱＮ_３）とを含み、差動トランジスタ対のソース側に電流源トランジスタ群が接続され、差動トランジスタ対のドレイン側にカレントミラー回路が接続されるようになっている。電流源トランジスタ群は、並列に３つの電流源トランジスタが接続され、これらの電流源トランジスタのゲートには定電圧Ｖｒｅｆｎが供給される。３つの電流源トランジスタのソース側には、それぞれｎ型ＭＯＳトランジスタが接続され、これらのｎ型ＭＯＳトランジスタのゲートには、制御信号ｎｃ１〜ｎｃ３が入力される。従って、制御信号ｎｃ１〜ｎｃ３に基づいて、ｎ型差動増幅回路ｎＤＩＦ_１の動作電流を変化させることができる。

図１３では、電流源トランジスタＱＮ_１〜ＱＮ_３のいずれか１又は複数をオンさせることで、ｎ型差動増幅回路ｎＤＩＦ_１の動作電流を３種類のうちの１つを選択できるようになっている。例えば、図１１（Ａ）に示すタイミング信号の場合、電流源トランジスタＱＮ_１〜ＱＮ_３の電流駆動能力をそれぞれＤＲＮ１、ＤＲＮ２、ＤＲＮ３とすると、ＤＲＮ１＞ＤＲＮ２＞ＤＲＮ３となるように電流源トランジスタＱＮ_１〜ＱＮ_３が形成される。また、例えば図１１（Ｂ）に示すタイミング信号の場合、ＤＲＮ１＝ＤＲＮ２＝ＤＲＮ３となるように電流源トランジスタＱＮ_１〜ＱＮ_３が形成される。

このようなｎ型差動増幅回路ｎＤＩＦ_１の出力電圧は、出力回路ＯＴ_１のｐ型の駆動ＭＯＳトランジスタのゲートに供給される。

ｐ型差動増幅回路ｐＤＩＦ_１は、カレントミラー回路と、差動トランジスタ対と、電流源トランジスタ群（ＱＰ_１、ＱＰ_２、ＱＰ_３）とを含み、差動トランジスタ対のソース側に電流源トランジスタ群が接続され、差動トランジスタ対のドレイン側にカレントミラー回路が接続されるようになっている。電流源トランジスタ群は、並列に３つの電流源トランジスタが接続され、これらの電流源トランジスタのゲートには定電圧Ｖｒｅｆｐが供給される。３つの電流源トランジスタのソース側には、それぞれｐ型ＭＯＳトランジスタが接続され、これらのｐ型ＭＯＳトランジスタのゲートには、制御信号ｐｃ１〜ｐｃ３が入力される。従って、制御信号ｐｃ１〜ｐｃ３に基づいて、ｐ型差動増幅回路ｐＤＩＦ_１の動作電流を変化させることができる。

図１３では、電流源トランジスタＱＰ_１〜ＱＰ_３のいずれか１又は複数をオンさせることで、ｐ型差動増幅回路ｐＤＩＦ_１の動作電流を３種類のうちの１つを選択できるようになっている。例えば、図１１（Ａ）に示すタイミング信号の場合、電流源トランジスタＱＰ_１〜ＱＰ_３の電流駆動能力をそれぞれＤＲＰ１、ＤＲＰ２、ＤＲＰ３とすると、ＤＲＰ１＞ＤＲＰ２＞ＤＲＰ３となるように電流源トランジスタＱＰ_１〜ＱＰ_３が形成される。また、例えば図１１（Ｂ）に示すタイミング信号の場合、ＤＲＰ１＝ＤＲＰ２＝ＤＲＰ３となるように電流源トランジスタＱＰ_１〜ＱＰ_３が形成される。

このようなｐ型差動増幅回路ｐＤＩＦ_１の出力電圧は、出力回路ＯＴ_１のｎ型の駆動ＭＯＳトランジスタのゲートに供給される。

出力回路ＯＴ_１は、ｐ型の駆動ＭＯＳトランジスタのドレインとｎ型の駆動ＭＯＳトランジスタのドレインとが接続される出力ノードを出力電圧として出力される。この出力ノードは、ｎ型差動増幅回路ｎＤＩＦ_１の差動トランジスタ対を構成するトランジスタのうち入力電圧ＶＩＮが入力されない他方のトランジスタのゲートに接続される。また、この出力ノードは、ｐ型差動増幅回路ｐＤＩＦ_１の差動トランジスタ対を構成するトランジスタのうち入力電圧ＶＩＮが入力されない他方のトランジスタのゲートに接続される。

このような構成の出力回路ＯＰ_１の出力電圧ＶＯＵＴが供給されるソース電圧供給線は、ＬＣＤパネル２０のデマルチプレクサに接続される。

上記の例では、ｎ型差動増幅回路ｎＤＩＦ_１とｐ型差動増幅回路ｐＤＩＦ_１が一斉に電流駆動能力を高くしたり低くしたりするが、これに限定されるものではなく、いずれか一方の差動増幅回路の電流駆動能力を高くしたり低くしたりしてもよい。

図１４に、ＬＣＤパネル２０のデマルチプレクサの構成例の回路図を示す。

図１４では、ＲＧＢの色成分毎に設けられた出力回路が、１０マルチ駆動を行うものとする。この場合、各デマルチプレクサが、当該デマルチプレクサに対応する多重化回路５６のマルチプレクサと反対の動作を行う。即ち、各デマルチプレクサが、ソース線駆動回路６２の各出力回路からの多重化階調電圧を、１０本のソース出力に分離して出力する。デマルチプレクサの分離動作タイミングは、多重化回路５６の各マルチプレクサの時分割タイミングと同期している。

図１４では、ソース線ＳＬ１〜ＳＬ３０に分離するデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_３の例を示している。各マルチプレクサは、１画素を構成する色成分毎に階調電圧を分離する。即ち、ソースドライバ３０の各出力回路ＯＰ_１が、色成分毎に１０マルチ駆動を行うようにソース電圧供給線を駆動する。これにより、出力回路ＯＰ_１のばらつきに起因して同じ階調電圧を出力する場合でも区切り線が発生する現象を回避して、画質を向上させることができるようになる。

出力回路ＯＰ_１には、ＲＧＢ成分のうちＲ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ_１から入力される。そして、出力回路ＯＰ_１は、Ｒ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ_１には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ_１の出力電圧を順番にソース線ＳＬ１、ＳＬ４、ＳＬ７、ＳＬ１０、・・・、ＳＬ２８に出力する。

出力回路ＯＰ_２には、ＲＧＢ成分のうちＧ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ_２から入力される。そして、出力回路ＯＰ_２は、Ｇ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ_２には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ_２の出力電圧を順番にソース線ＳＬ２、ＳＬ５、ＳＬ８、ＳＬ１１、・・・、ＳＬ２９に出力する。

出力回路ＯＰ_３には、ＲＧＢ成分のうちＢ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ_３から入力される。そして、出力回路ＯＰ_３は、Ｂ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ_３には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ_３の出力電圧を順番にソース線ＳＬ３、ＳＬ６、ＳＬ９、ＳＬ１２、・・・、ＳＬ３０に出力する。

図１５に、図１４のデマルチプレクサの動作説明図を示す。

図１５では、図１４のデマルチプレクサＤＭＰＸ_１の動作について説明するが、他のデマルチプレクサも同様である。

デマルチプレクサＤＭＰＸ_１は、Ｒ用の多重化階調電圧として時分割多重化された階調電圧ＧＤＶ_１、ＧＤＶ_２、ＧＤＶ_３、・・・、ＧＤＶ_１０を分離して、各階調電圧を各ソース線に出力する。ここで、階調電圧ＧＤＶ_１は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ_１に対応した階調電圧である。また階調電圧ＧＤＶ_２は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ_２に対応した階調電圧である。同様に、階調電圧ＧＤＶ_１０は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ_１０に対応した階調電圧である。

デマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_３には、デマルチプレクス制御信号ＤＳＥＬ１〜ＳＥＬ１０が入力される。デマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ１０は、それぞれマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ１０と同期した信号である。このようなデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ１０は、ソースドライバ３０のマルチ駆動制御回路５５において生成される。マルチ駆動制御回路５５は、１水平走査期間内に、例えばデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ１０のいずれか１つのデマルチプレクス制御信号が順番にＨレベルとなるようにデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ１０を生成する。Ｒ用多重化階調データに多重化された階調電圧のうちデマルチプレクス制御信号がＨレベルの期間の階調電圧が、当該デマルチプレクス制御信号に対応したソース線に出力される。

従って、デマルチプレクサＤＭＰＸ_１は、図１５に示すようにＲ用多重化階調電圧から分離した階調電圧ＧＤＶ_１、ＧＤＶ_２、ＧＤＶ_３、・・・、ＧＤＶ_１０を、それぞれソース線ＳＬ１、ＳＬ４、ＳＬ７、・・・、ＳＬ２８に出力することができる。デマルチプレクサＤＭＰＸ_２、ＤＭＰＸ_３も、デマルチプレクサＤＭＰＸ_１と同様にＧ用多重化階調電圧、Ｂ用多重化階調電圧から分離した各階調電圧を、各ソース線に出力できる。

図１６に、本実施形態におけるソースドライバ３０の動作例のタイミング図を示す。

図１６では、垂直同期信号ＶＳＹＮＣの変化タイミングにより開始される１垂直走査期間（１Ｖ）に、複数の水平走査期間が設けられる。各水平走査期間は、水平同期信号ＨＳＹＮＣの変化タイミングにより規定される。極性反転信号ＰＯＬは、液晶に印加される電圧の極性を規定する信号であり、１水平走査期間毎にＨレベルとＬレベルとが交互に設定される。

ソースドライバ３０は、各水平走査期間の先頭で、図示しないプリチャージ回路によりソース出力にプリチャージ電圧を出力した後、１０マルチ駆動を行う。図１６では、各水平走査期間では、プリチャージ後に、１０マルチ駆動が開始され、１選択期間（１ＳＥＬ）毎に、ソース出力電圧が変化している。

図１７に、図１６の１選択期間のソースドライバ３０のソース出力の一例を示す。

図１７では、極性反転駆動の正極性のときの波形と、負極性のときの波形とを合わせて示している。本実施形態におけるソースドライバ３０は、１選択期間（１ＳＥＬ）に、まず高能力駆動期間が開始された後に、中能力駆動期間が開始される。そして、当該１選択期間内に、更に低能力駆動期間が開始される。

即ち、ソースドライバ３０（出力回路ＯＰ_１、アンプ回路）は、当該期間の階調データと前データの上位Ｌビットが一致しないとき、１選択期間内に、第１の電流駆動能力で階調データに基づいてソース線を駆動（高能力駆動期間）した後に、第３の電流駆動能力で階調データに基づいてソース線を駆動（中能力駆動期間）し、その後、第２の電流駆動能力で階調データに基づいてソース線を駆動（低能力駆動期間）する。高能力駆動期間、中能力駆動期間及び低能力駆動期間の各期間では、同じ階調データに対応した階調電圧をインピーダンス変換してソース出力を行う。ここで、第１の電流駆動能力＞第２の電流駆動能力＞第３の電流駆動能力の関係があり、１選択期間内に、徐々に電流駆動能力が低くなるように切り替えながら駆動する。例えば、第１の電流駆動能力で駆動する場合、出力回路ＯＰ_１のスルーレートが１００Ｖ／μＳ（負荷容量が例えば５ｐＦ）、第３の電流駆動能力で駆動する場合、出力回路ＯＰ_１のスルーレートが５０Ｖ／μＳ（負荷容量が例えば５ｐＦ）、第２の電流駆動能力で駆動する場合、出力回路ＯＰ_１のスルーレートが２０Ｖ／μＳ（負荷容量が例えば５ｐＦ）とすることができる。

高能力駆動期間は、ソース線の目標電位（到達点）に高速に設定するための期間であり、中能力駆動期間は、ソース線の電位を目標電位に早く収束させるための期間であり、低能力駆動期間は、ソース線の電位を精度良く目標電位に設定するための期間である。

そして、本実施形態では、図１６に示す各選択期間の変化量が少ない場合でも、リンギングの発生を抑えるために、当該期間の階調データと前データの上位Ｌビットが一致しないとき、高能力駆動期間の駆動を省略する。即ち、第１の電流駆動能力でソース線を駆動することなく、第２又は第３の電流駆動能力でソース線を駆動する。なお、出力回路ＯＰ_１が２種類の電流駆動能力でソース線を駆動する場合、中能力駆動期間を省くことができ、当該期間の階調データと前データの上位Ｌビットが一致しないとき、高能力駆動期間の駆動を省略して、第１の電流駆動能力でソース線を駆動することなく、第２の電流駆動能力でソース線を駆動することができる。

このような複数種類の電流駆動能力を切り替えてソース出力を行う場合、本実施形態のように、当該駆動期間の階調データと直前の駆動レベルに対応した前データとの比較結果に応じて電流駆動能力を切り替えることで、消費電流を大幅に削減できるようになる。

図１８に、図１３の出力回路ＯＰ_１の消費電流の時間変化の一例を示す。

図１８では、縦軸に消費電流、横軸に時間を表し、１選択期間内の１出力当たりの消費電流の変化を示している。

ここで、高能力駆動期間への切り替わりタイミング、高能力駆動期間から中能力駆動期間への切り替わりタイミング、及び中能力駆動期間から低能力駆動期間への切り替わりタイミングで、消費電流が一時的に増大するものの、各駆動期間における直流電流に着目する。高能力駆動期間の直流電流は、中能力駆動期間の直流電流よりも少ない。中能力駆動期間の直流電流は、低能力駆動期間の直流電流より少ない。低能力駆動期間の直流電流は、ほぼ０である。

従って、本実施形態のように、階調データと前データの上位Ｌビットが一致したことが検出されたとき、高能力駆動期間での駆動を省略することで、上記のようにリンギングの発生を抑えることができる上に、高能力駆動期間における直流電流分だけ消費電流を削減できることを意味する。即ち、本実施形態によれば、リンギングの発生を抑えると共に、消費電流を削減できるようになる。しかも、ソースドライバ３０の全ソース出力を一律に制御するのではなく、ソース出力毎に制御するため、無駄な消費電流を抑えることができるようになる。

３．３ 変形例
３．３．１ 第１の変形例
上記の構成例においては、画像データと前データとの比較結果に基づいて電流駆動能力を切り替えるようにしていたが、それぞれの電流駆動能力は予め駆動する期間が固定さていた。そこで、第１の変形例では、同じ電流駆動能力で駆動する場合であっても、画像データと前データとの比較結果に基づいて上記の電流駆動能力で駆動する期間を変化させている。こうすることで、アンプ回路が駆動可能な電流駆動能力の種類を増やすことなく、ソース線の電位をきめ細かく制御できるようになる。

第１の変形例におけるソースドライバの構成は、図６と同様であるため図示及び説明を省略する。

図１９に、第１の変形例におけるソースドライバの１ソース出力当たりの構成例のブロック図を示す。

図１９において図７と同一部分には同一符号を付し、適宜説明を省略する。図１９のコンパレータＣＣＰ_１が図７のコンパレータＣＣＰ_１と異なる点は、図１９のコンパレータＣＣＰ_１が、図７のコンパレータＣＣＰ_１の機能に代えて若しくは追加して、マルチプレクス制御信号により特定される選択期間毎に、マルチプレクサＭＰＸ_１で時分割多重化された階調データの各選択期間の階調データと、ラッチＣＬＴ_１に取り込まれた階調データとが上位ｐ（Ｌ＜ｐ＜Ｋ、ｐは自然数）ビットだけ一致しているか否かを検出できる点である。コンパレータＣＣＰ_１は、その比較結果に基づいて制御信号ｄｐｃ１〜ｄｐｃ４、ｄｎｃ１〜ｄｎｃ４を出力する。更に、アンプ制御回路ＡＰＣ_１には、タイミング信号ｔｃ１〜ｔｃ４が入力され、アンプ回路である出力回路ＯＰ_１は、第１の電流駆動能力で駆動する期間を短縮してソース線を駆動した後、第２の電流駆動能力でソース線を駆動するようになっている。

図２０に、第１の変形例における比較回路ＣＭＰ_１の動作説明図を示す。

第１の変形例における比較回路ＣＭＰ_１は、Ｋビットの階調データＤ_Ｋ−１〜Ｄ_０のうち上位ｐビットのデータと、ラッチＣＬＴ_１に取り込まれたＫビットの階調データのうち上位ｐビットのデータとを比較すると共に、Ｋビットの階調データＤ_Ｋ−１〜Ｄ_０のうち上位Ｌビットのデータと、ラッチＣＬＴ_１に取り込まれたＫビットの階調データのうち上位Ｌビットのデータとを比較する。

そして、比較回路ＣＭＰ_１は、両データの上位ｐビットが一致していることが検出されたとき、例えば図２０に示すような制御信号ｄｐｃ１〜ｄｐｃ４、ｄｎｃ１〜ｄｎｃ４（ｄｐｃ４、ｄｎｃ４が「Ｈ」）を出力する。また、比較回路ＣＭＰ_１は、両データの上位ｐビットが不一致であり、両データのＬビットが一致していることが検出されたとき、例えば図２０に示すような制御信号ｄｐｃ１〜ｄｐｃ４、ｄｎｃ１〜ｄｎｃ４（ｄｐｃ４、ｄｎｃ４が「Ｌ」）を出力する。更に、比較回路ＣＭＰ_１は、両データの上位ｐビットの不一致、且つ上位Ｌビットの不一致が検出されたとき、制御信号ｄｐｃ４、ｄｎｃ４を除いて制御信号ｄｐｃ１〜ｄｐｃ３、ｄｎｃ１〜ｄｎｃ３をすべて「Ｈ」とする。制御信号ｄｐｃ１、ｄｐｃ４は同時にＨレベルとならず、制御信号ｄｎｃ１、ｄｎｃ４は同時にＨレベルとならない。

ここで、制御信号ｄｐｃ１〜ｄｐｃ４は、それぞれ出力回路ＯＰ_１の３種類の電流駆動能力のいずれかを選択するための信号（ｐ型のＭＯＳトランジスタを制御する信号）であり、制御信号ｄｎｃ１〜ｄｎｃ４もまた、出力回路ＯＰ_１の３種類の電流駆動能力のいずれかを選択するための信号（ｎ型のＭＯＳトランジスタを制御する信号）である。このような制御信号ｄｐｃ１〜ｄｐｃ４、ｄｎｃ１〜ｄｎｃ４が、アンプ制御回路ＡＰＣ_１に入力される。

アンプ制御回路ＡＰＣ_１には、制御信号ｄｐｃ１〜ｄｐｃ４、ｄｎｃ１〜ｄｎｃ４の他に、図示しないタイミング制御回路からタイミング信号ｔｃ１〜ｔｃ４が入力される。

図２１（Ａ）、図２１（Ｂ）に、タイミング信号ｔｃ１〜ｔｃ４の一例の説明図を示す。

タイミング信号ｔｃ１〜ｔｃ４の各タイミング信号は、出力回路ＯＰ_１がソース電圧供給線を駆動する３種類の電流駆動能力のいずれか、或いは１つの電流駆動能力で駆動する期間を特定するための信号である。図２１（Ａ）では、タイミング信号ｔｃ１〜ｔｃ３が、１選択期間内で排他的にＨレベルとなり、タイミング信号ｔｃ４がタイミング信号ｔｃ１より短い期間だけＨレベルとなる。一方、図２１（Ｂ）では、タイミング信号ｔｃ１〜ｔｃ３が、１選択期間内で順番にオーバーラップするようにアクティブとなり、タイミング信号ｔｃ４がタイミング信号ｔｃ１より短い期間だけＨレベルとなる。

図２２に、第１の変形例におけるアンプ制御回路ＡＰＣ_１の構成例の回路図を示す。

第１の変形例におけるアンプ制御回路ＡＰＣ_１は、制御信号ｄｐｃ１〜ｄｐｃ４、ｄｎｃ１〜ｄｎｃ４、タイミング信号ｔｃ１〜ｔｃ４に基づいて、制御信号ｐｃ１〜ｐｃ３、ｎｃ１〜ｎｃ３を生成する。制御信号ｐｃ１〜ｐｃ３は、出力回路ＯＰ_１の電流駆動能力を変化させるｐ型のＭＯＳトランジスタを制御する信号であり、制御信号ｎｃ１〜ｎｃ３は、出力回路ＯＰ_１の電流駆動能力を変化させるｎ型のＭＯＳトランジスタを制御する信号である。

図２２に示すように、制御信号ｐｃ１は、制御信号ｄｐｃ４がＨレベルのときにタイミング信号ｔｃ４で指定された期間だけアクティブとなり、第１の電流駆動能力で駆動する期間が、制御信号ｄｐｃ１がＨレベルになる場合に比べて短縮される。また、図２２に示すように、制御信号ｎｃ１は、制御信号ｄｎｃ４がＨレベルのときにタイミング信号ｔｃ４で指定された期間だけアクティブとなり、第１の電流駆動能力で駆動する期間が、制御信号ｄｎｃ１がＨレベルになる場合に比べて短縮される。

第１の変形例では、３種類の電流駆動能力を切り替える場合について説明したが、２種類若しくは４種類以上であってもよい。また、第１の変形例では、第１の電流駆動能力で駆動する期間を切り替えるものとして説明したが、第２又は第３の電流駆動能力で駆動する期間を切り替えるようにしてもよい。

以上のような構成を有する第１の変形例によれば、階調データと前データとが上位ｐビットだけ一致していることが検出されたとき、アンプ回路が、第１の電流駆動能力でアンプ回路が駆動する期間を短縮してソース線を駆動した後、第２の電流駆動能力でソース線を駆動できるようになる。

３．３．２ 第２の変形例
本実施形態又は第１の変形例では、前データとして、当該選択期間の直前の選択期間の階調データ、又は当該駆動期間の直前の駆動期間の階調データが採用されていたが、これに限定されるものではない。第２の変形例では、マルチ駆動を行う場合の多重化データの平均値を前データとして採用してもよい。こうすることで、１選択期間毎に階調データを比較する必要がなくなり、消費電力を削減できるようになる。

第２の変形例におけるソースドライバの構成は、図６と同様であるため図示及び説明を省略する。

図２３に、第２の変形例におけるソースドライバの１ソース出力当たりの構成例のブロック図を示す。

図２３において図７と同一部分には同一符号を付し、適宜説明を省略する。図２３のコンパレータＣＣＰ_１が図７のコンパレータＣＣＰ_１と異なる点は、図２３のコンパレータＣＣＰ_１が、平均値計算回路ＡＶＣ_１を含む点である。

平均値計算回路ＡＶＣ_１は、時分割多重された多重化データの各階調データを加算してその平均値を計算する。例えば図８に示すように１０マルチ駆動を行う場合、多重化データは、階調データＧＤ_１、ＧＤ_２、ＧＤ_３、・・・、ＧＤ_１０が多重化される。平均値計算回路ＡＶＣ_１は、階調データの総和／マルチ数を計算して平均値として求める。この場合、平均値計算回路ＡＶＣ_１は、（ＧＤ_１＋ＧＤ_２＋ＧＤ_３＋・・・＋ＧＤ_１０）／１０を計算して平均値として求める。この平均値が、ラッチＣＬＴ_１に取り込まれ、コンパレータＣＣＰ_１は、マルチプレクス制御信号により特定される選択期間毎に、マルチプレクサＭＰＸ_１で時分割多重化された階調データの各選択期間の階調データと、ラッチＣＬＴ_１に取り込まれた階調データとが上位Ｌビットだけ一致しているか否かを検出する。

なお、第２の変形例では、コンパレータＣＣＰ_１が両データの上位Ｌビットのみを比較するものとして説明したが、第１の変形例のように、コンパレータＣＣＰ_１が両データの上位ｐビットを比較し、且つ上位Ｌビットを比較して、電流駆動能力のみならず、１つの電流駆動能力で駆動する期間を切り替えるようにしてもよい。

即ち、第１の電流駆動能力で駆動した後に第２の電流駆動能力で駆動するアンプ回路を用いて、時分割多重された階調データに基づいて複数のソース線を駆動するマルチ駆動を行う場合に、画像データ比較回路が、時分割多重された画像データの平均値と前データとを比較し、記画像データ比較回路により平均値と前データとが上位Ｌビットだけ一致していることが検出されたとき、アンプ回路が、第１の電流駆動能力でソース線を駆動することなく、第２の電流駆動能力でソース線を駆動することができる。更に、画像データ比較回路により平均値と前データとが上位ｐビットだけ一致していることが検出されたとき、アンプ回路が、第１の電流駆動能力でアンプ回路が駆動する期間を短縮してソース線を駆動した後、第２の電流駆動能力でソース線を駆動することができる。

３．３．３ 第３の変形例
上記の構成例、第１又は第２の変形例では、前データとして、直前の駆動電圧に対応した階調データを採用していたが、これに限定されるものではない。例えば、駆動期間の最初にプリチャージが行われる場合がある。

図２４に、第３の変形例におけるソース出力の構成要部を示す。

即ち、アンプ回路２００の出力に、プリチャージ回路２３０の出力が接続される。プリチャージ回路２３０は、駆動期間の最初に、プリチャージ電圧を出力する。このプリチャージの際に設定されるプリチャージ電圧は、固定電圧である場合もあれば、ある階調データに関連付けられた電圧である場合もある。固定電圧であっても、階調データに対応付けることができる。従って、プリチャージ電圧もまた、固定電圧であるか否かにかかわらず、階調データに対応付けることができる。そのため、前データとして、ソース線のプリチャージ電位に対応したデータであってもよく、前データを、直前の駆動レベルに対応したデータということができる。

３．３．４ 第４の変形例
上記の構成例、第１〜第３の変形例では、ソースドライバが、デマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊが形成される高温ポリシリコン液晶パネルであるＬＣＤパネル２０に対してマルチ駆動を行うものとして説明したが、これに限定されるものではない。

第４の変形例におけるソースドライバは、パネル基板上にデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊを形成しないアモルファスシリコン液晶パネルであるＬＣＤパネルを駆動する。この場合、上記の構成例、第１〜第３の変形例におけるデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊの機能を、ソースドライバ側が備えることになる。

図２５に、第４の変形例におけるソースドライバの構成例のブロック図を示す。

図２５において図６と同一部分には同一符号を付し、適宜説明を省略する。図２５のソースドライバが図６のソースドライバと異なる点は、ソース線駆動回路６２の出力側に分離回路６４が設けられている点である。この分離回路６４は、図１又は図２においてＬＣＤパネル２０に設けられていたデマルチプレクサＤＭＰＸ_１〜ＤＭＰＸ_ｊを有する。この分離回路６４の機能は、図１５と同様であるため詳細な説明を省略する。

４． 電子機器
次に、本実施形態における液晶装置１０（ソースドライバ３０）が適用される電子機器について説明する。

４．１ 投写型表示装置
上述の液晶装置１０を用いて構成される電子機器として、投写型表示装置がある。

図２６に、本実施形態における液晶装置１０が適用された投写型表示装置の構成例のブロック図を示す。

投写型表示装置７００は、表示情報出力源７１０、表示情報処理回路７２０、表示駆動回路７３０（表示ドライバ）、液晶パネル７４０、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路７３０は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。

図２７に、投写型表示装置の要部の概略構成図を示す。

投写型表示装置は、光源８１０、ダイクロイックミラー８１３、８１４、反射ミラー８１５、８１６、８１７、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０、液晶光変調装置８２２、８２３、８２４、クロスダイクロイックプリズム８２５、投写レンズ８２６を含む。光源８１０は、メタルハライド等のランプ８１１とランプの光を反射するリフレクタ８１２とを含む。青色光・緑色光反射のダイクロイックミラー８１３は、光源８１０からの光束のうち赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー８１７で反射されて、赤色光用液晶光変調装置８２２に入射される。一方、ダイクロイックミラー８１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー８１４によって反射され、緑色光用液晶光変調装置８２３に入射される。一方、青色光は第２のダイクロイックミラー８１４も透過する。青色光に対しては、長い光路により光損失を防ぐため、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０を含むリレーレンズ系からなる導光手段８２１が設けられ、これを介して青色光が青色光用液晶光変調装置８２４に入射される。各光変調回路により変調された３つの色光はクロスダイクロイックプリズム８２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。以上のように、投写型表示装置の投写手段が構成される。この投写手段によって合成された光は、投写光学系である投写レンズ８２６によってスクリーン８２７に投写され、画像が拡大されて表示される。

４．２ 携帯電話機
また上述の液晶装置１０を用いて構成される電子機器として、携帯電話機がある。

図２８に、本実施形態における液晶装置１０が適用された携帯電話機の構成例のブロック図を示す。図２８において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。

携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。

表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。

電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。

図２８では、ホスト９４０又は表示コントローラ３８が、階調データを供給する手段ということができる。

本実施形態又はその変形例が適用可能な電子機器としては、例えばパーソナルコンピュータ、その周辺機器（例えばプリンタ装置、スキャナ装置又は複合機）、携帯電話機、携帯情報端末、オーディオプレーヤ、ロボット装置、デジタルカメラ、ビデオカメラ、ＧＰＳ装置、テレビ受信装置、プロジェクタ等がある。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。また、液晶パネルは、高温ポリシリコン液晶パネル、低温ポリシリコン液晶パネル、アモルファスシリコン液晶パネル等の種類に限定されるものではない。更に上述のソースドライバの１つがＲＧＢのそれぞれの色成分のソース線を駆動していたが、ＲＧＢの色成分ごとに別個にソースドライバが設けられ各ソースドライバが１つの色成分のソース線のみを駆動する構成であってもよい。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における液晶装置の構成の概要を示す図。 本実施形態における液晶装置の他の構成の概要を示す図。 図１のゲートドライバの構成例のブロック図。 本実施形態におけるソースドライバの原理的構成図。 マルチ駆動を行う場合の一般的なソース出力電圧の波形例を示す図。 図１又は図２のソースドライバの詳細な構成例のブロック図。 図６のソースドライバの１ソース出力当たりの構成例のブロック図。 図７のマルチプレクサ、比較回路の動作例のタイミング図。 比較回路で比較される階調データの説明図。 比較回路の動作説明図。 図１１（Ａ）、図１１（Ｂ）はタイミング信号の一例の説明図。 アンプ制御回路の構成例の回路図。 出力回路の構成例の回路図。 ＬＣＤパネルのデマルチプレクサの構成例の回路図。 図１４のデマルチプレクサの動作説明図。 本実施形態におけるソースドライバの動作例のタイミング図。 図１６の１選択期間のソースドライバのソース出力の一例を示す図。 図１３の出力回路の消費電流の時間変化の一例を示す図。 第１の変形例におけるソースドライバの１ソース出力当たりの構成例のブロック図。 第１の変形例における比較回路の動作説明図。 図２１（Ａ）、図２１（Ｂ）はタイミング信号の一例の説明図。 第１の変形例におけるアンプ制御回路の構成例の回路図。 第２の変形例におけるソースドライバの１ソース出力当たりの構成例のブロック図。 第３の変形例におけるソース出力の構成要部を示す図。 第４の変形例におけるソースドライバの構成例のブロック図。 本実施形態における投写型表示装置の構成例のブロック図。 図２６の投写型表示装置の要部の概略構成図。 本実施形態における携帯電話機の構成例のブロック図。

符号の説明

１０ 液晶装置、 ２０ ＬＣＤパネル、 ３０ ソースドライバ、
３２ ゲートドライバ、 ３８ 表示コントローラ、 ５０ Ｉ／Ｏバッファ、
５２ 表示メモリ、 ５４ ラインラッチ、 ５５ マルチ駆動制御回路、
５６ 多重化回路、 ５７ 画像データ比較回路、 ５８ 階調電圧発生回路、
６０ ＤＡＣ、 ６２ ソース線駆動回路、 ６４ 分離回路、
６６ アドレス制御回路、 ６８ ロウアドレスデコーダ、
７０ カラムアドレスデコーダ、 ７２ ラインアドレスデコーダ、
９０ 表示ドライバ、 １００ 電源回路、 ２００ アンプ回路、
２１０ 画像データ比較回路、 ２２０ ラッチ、 ＡＶＣ_１ 平均値計算回路、
ＡＰＣ_１ アンプ制御回路、 ＣＣＰ_１ コンパレータ、 ＣＬＴ_１ ラッチ、
ＣＭＰ_１〜ＣＭＰ_ｊ 比較回路、 ＤＥＣ_１〜ＤＥＣ_ｊ 電圧選択回路、
ＤＭＰＸ_１〜ＤＭＰＸ_ｊ デマルチプレクサ、 ＭＰＸ_１〜ＭＰＸ_ｊ マルチプレクサ、
ＯＰ_１〜ＯＰ_ｊ 出力回路

Claims (13)

1. 電気光学装置のソース線を駆動するためのソースドライバであって、
   当該駆動期間のＫ（Ｋは２以上の整数）ビットの画像データと直前の駆動レベルに対応した前データとを比較する画像データ比較回路と、
   所与の駆動期間内で、前記画像データに基づいて前記ソース線を第１の電流駆動能力で駆動した後に、該画像データに基づいて前記ソース線を前記第１の電流駆動能力より低い第２の電流駆動能力で駆動するためのアンプ回路とを含み、
   前記画像データ比較回路により前記画像データの上位Ｌ（Ｌ＜Ｋ、Ｌは自然数）ビットと前記前データの上位Ｌビットが一致していることが検出されたとき、
   前記アンプ回路が、前記駆動期間内に、前記第１の電流駆動能力で前記ソース線を駆動することなく、前記第２の電流駆動能力で前記ソース線を駆動し、
   前記画像データ比較回路により前記画像データの上位Ｌビットと前記前データの上位Ｌビットの不一致が検出されたとき、
   前記アンプ回路が、前記駆動期間内に、前記第１の電流駆動能力で前記ソース線を駆動した後に、前記第２の電流駆動能力で前記ソース線を駆動することを特徴とするソースドライバ。
2. 請求項１において、
   前記画像データ比較回路により前記画像データの上位ｐ（Ｌ＜ｐ＜Ｋ、ｐは自然数）ビットと前記前データの上位ｐビットが一致していることが検出されたとき、
   前記アンプ回路が、
   前記第１の電流駆動能力で前記アンプ回路が駆動する期間を短縮して前記ソース線を駆動した後、前記第２の電流駆動能力で前記ソース線を駆動することを特徴とするソースドライバ。
3. 請求項１又は２において、
   時分割多重された画像データに基づいて複数のソース線を駆動するマルチ駆動を行う場合に、
   前記画像データ比較回路が、
   前記画像データに代えて、前記時分割多重された画像データの平均値と前記前データとを比較し、
   前記画像データ比較回路により前記平均値の上位Ｌビットと前記前データの上位Ｌビットが一致していることが検出されたとき、
   前記アンプ回路が、前記駆動期間内に、前記第１の電流駆動能力で前記ソース線を駆動することなく、前記第２の電流駆動能力で前記ソース線を駆動し、
   前記画像データ比較回路により前記平均値の上位Ｌビットと前記前データの上位Ｌビットの不一致が検出されたとき、
   前記アンプ回路が、前記駆動期間内に、前記第１の電流駆動能力で前記ソース線を駆動した後に、前記第２の電流駆動能力で前記ソース線を駆動することを特徴とするソースドライバ。
4. 請求項３において、
   前記画像データ比較回路により前記平均値の上位ｐ（Ｌ＜ｐ＜Ｋ、ｐは自然数）と前記前データの上位ｐビットが一致していることが検出されたとき、
   前記アンプ回路が、
   前記第１の電流駆動能力で前記アンプ回路が駆動する期間を短縮して前記ソース線を駆動した後、前記第２の電流駆動能力で前記ソース線を駆動することを特徴とするソースドライバ。
5. 請求項１乃至４のいずれかにおいて、
   前記アンプ回路が、
   前記前記第１の電流駆動能力よりも低く、且つ前記第２の電流駆動能力よりも高い第３の電流駆動能力で、前記画像データに基づいて前記ソース線を駆動し、
   前記駆動期間内に、前記第１の電流駆動能力で前記画像データに基づいて前記ソース線を駆動した後に、前記第３の電流駆動能力で前記画像データに基づいて前記ソース線を駆動し、その後、前記第２の電流駆動能力で前記画像データに基づいて前記ソース線を駆動することを特徴とするソースドライバ。
6. 請求項１乃至５のいずれかにおいて、
   前記前データが、
   前記ソース線のプリチャージ電位に対応したデータであることを特徴とするソースドライバ。
7. 複数のゲート線と、
   複数のソース線と、
   各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
   前記複数のゲート線を走査するためのゲートドライバと、
   前記複数のソース線を駆動するための請求項１乃至６のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
8. 請求項１乃至６のいずれか記載のソースドライバを含むことを特徴とする電気光学装置。
9. 請求項７又は８記載の電気光学装置と、
   前記電気光学装置に光を入射するための光源と、
   前記電気光学装置から出射される光を投写するための投写手段とを含むことを特徴とする投写型表示装置。
10. 請求項１乃至６のいずれか記載のソースドライバを含むことを特徴とする投写型表示装置。
11. 請求項７又は８記載の電気光学装置を含むことを特徴とする電子機器。
12. 請求項７又は８記載の電気光学装置と、
    前記電気光学装置に対して画像データを供給する手段とを含むことを特徴とする電子機器。
13. 請求項１乃至６のいずれか記載のソースドライバを含むことを特徴とする電子機器。

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