JP2009064878A - 印刷配線基板、実装配線基板及び電流検出器 - Google Patents

Abstract

【課題】電流検出回路において、簡単な構成で、電位を有する導体と実装配線基板の配線パターンの静電結合によって形成される寄生容量によって、回路が誤動作することを抑制することである。
【解決手段】電流検出器１０において、被検出電流が流れる導体２と、環状の磁気回路の一部に空隙を設けた磁性体コア４と、磁気空隙に配置される磁気センサ６と、導体２に近接して配置される実装配線基板１００とを備え、実装配線基板１００は、複数の入力信号を受け取る複数の入力信号端子部と、各入力信号について演算処理を行う演算処理素子３０と、一端が各入力信号端子部にそれぞれ接続され、回路素子を接続し他端が演算処理素子３０にそれぞれ接続される複数の配線部と、少なくとも１つの配線部に設けられ、静電結合によって形成される各寄生容量の値を同じ値とする寄生容量調整部とを有する。
【選択図】図１

Description

本発明は、印刷配線基板、実装配線基板及び電流検出器に係り、特に、電位を有する導体が近接して配置される印刷配線基板、実装配線基板及びその実装配線基板を備える電流検出器に関する。

測定回路に外部導体が近接して配置される場合において、導体と測定回路との間に浮遊容量が形成され、測定回路が誤動作することがある。そこで、特許文献１には、電流トランスの入力側に流れる検出電流に対応して、出力側に流れる電流を検出することにより検出電流を検出する電流検出装置において、電流トランスの出力を電流入力型の差動増幅手段を用いて取り出す場合に、電流トランスの入力側と接地との間の浮遊容量を介して、同相モードの雑音電圧が電流トランスの２次側に混入してしまうことを防止するため、可変抵抗器を接続して調整し、雑音電圧を除去するものが開示されている。

また、特許文献２には、第１の電圧と第２の電圧との電圧差を測定する電圧測定回路であって、第１の電圧が供給される第１の配線と第２の電圧が供給される第２の配線とからなり、第１の配線が有する浮遊容量と第２の配線が有する浮遊容量とが略同等になるように、第１の配線と第２の配線とから構成された対配線と、第１の配線から入力された電圧と第２の配線から入力された電圧とを差動増幅する差動増幅器とを備えたものが開示されている。ここでは、第１の信号線と第２の信号線が有する浮遊容量を略同等にすることで、両信号線に重畳する雑音電圧を差動増幅して打ち消すことが開示されている。

特開平１０−２７４６６５号公報 特開２００６−３５１０６４号公報

電位を有する導体と実装配線基板が近接して配置されると、導体と実装配線基板の配線パターンとが静電結合し、その浮遊容量によって、例えば、実装配線基板に配置される増幅回路の動作に影響を与えることがある。ここで、特許文献１には、可変抵抗器を接続して調整し、雑音電圧を除去するものが述べられているが、可変抵抗器を取り付ける必要があり不便である。

また、特許文献２のように、第１の配線が有する浮遊容量と第２の配線が有する浮遊容量を略同等としても、電位を有する外部導体と増幅器内の配線との寄生容量で重畳する雑音電圧については対処できない。

本発明の目的は、簡単な構成で、信号入力端子部と演算処理素子が演算入力端子部を介して配線部で接続される配線基板または、例えば特許文献２のような差動増幅器に相当する演算処理素子と回路素子を有し信号入力端子部と演算処理素子が配線部で接続される配線基板について、配線基板に構成される配線パターンが電位を有する近傍の外部導体と寄生容量を形成することによって、配線基板上の回路動作に影響を与えることを抑制する印刷配線基板、実装配線基板及び電流検出器を提供することである。

本発明に係る印刷配線基板は、電位を有する外部導体が近接して配置される印刷配線基板であって、複数の入力信号をそれぞれ受け取るための複数の入力信号端子部と、一端が各入力信号端子部にそれぞれ接続され、他端が各入力信号に基づいて演算処理を行う演算処理素子と複数の演算入力端子部を介してそれぞれ接続されるための複数の配線部と、少なくとも１つの配線部に設けられ、外部導体と各配線部との間の静電結合によって形成される各寄生容量の値を同じ値とする寄生容量調整部と、を備えることを特徴とする。

本発明に係る実装配線基板は、電位を有する外部導体が近接して配置される実装配線基板であって、複数の入力信号をそれぞれ受け取る複数の入力信号端子部と、各入力信号に基づいて演算処理を行う演算処理素子と、一端が各入力信号端子部にそれぞれ接続され、他端が演算処理素子と複数の演算入力端子部を介してそれぞれ接続され、１以上の回路素子を接続する複数の配線部と、少なくとも１つの配線部に設けられ、外部導体と各配線部との間の静電結合によって形成される各寄生容量の値を同じ値とする寄生容量調整部と、を備えることを特徴とする。

本発明に係る電流検出器は、被検出電流が流れる導体と、導体に流れる電流によって発生する磁束を通す環状の磁気回路であって、その一部に空隙が設けられた磁性体コアと、磁性体コアの磁気空隙に配置される磁気センサと、導体に近接して配置される実装配線基板と、を備え、実装配線基板は、複数の入力信号をそれぞれ受け取る複数の入力信号端子部と、各入力信号に基づいて演算処理を行う演算処理素子と、一端が各入力信号端子部にそれぞれ接続され、１以上の回路素子を接続し、他端が演算処理素子と複数の演算入力端子部を介してそれぞれ接続される複数の配線部と、少なくとも１つの配線部に設けられ、外部導体と各配線部との間の静電結合によって形成される各寄生容量の値を同じ値とする寄生容量調整部と、を有することを特徴とする。

また、本発明に係る印刷配線基板において、寄生容量調整部は、各寄生容量の値を同じ値とするように配線部の配線幅を変更することが好ましい。

また、本発明に係る印刷配線基板において、寄生容量調整部は、少なくとも１つの配線部に各寄生容量の値を同じ値とするようなダミー回路素子を配置するためのダミーパッドを設けることが好ましい。

また、本発明に係る印刷配線基板において、寄生容量調整部は、少なくとも１つの配線部に各寄生容量の値を同じ値とするような導体片を配置するための導体片用パッドを設けることが好ましい。

また、本発明に係る実装配線基板において、寄生容量調整部は、各寄生容量の値を同じ値とするように配線部の配線幅を変更することが好ましい。

また、本発明に係る実装配線基板において、寄生容量調整部は、各配線部に接続される回路素子の数が相互に異なる場合に少なくとも１つの配線部に各寄生容量の値を同じ値とするようなダミー回路素子を接続することが好ましい。

また、本発明に係る実装配線基板において、寄生容量調整部は、少なくとも１つの配線部に導体片を接続し各寄生容量の値を同じ値とするように、導体片の大きさまたは高さを変更することが好ましい。

上記構成の少なくとも１つにより、印刷配線基板は、外部導体と各配線部との間の静電結合によって形成される各寄生容量を同じ値とする寄生容量調整部を有する。寄生容量調整部として、配線部の配線幅を変更することが好ましい。また、寄生容量調整部として、ダミー回路素子を配線部に配置するための、ダミーパッドを設けることが好ましい。また、寄生容量調整部として、導体片を配線部に配置するための導体片用パッドを設けることが好ましい。したがって、電位を有する導体と印刷配線基板の配線パターンの静電結合により形成される寄生容量によって、回路が誤動作することを抑制することができる。

上記構成の少なくとも１つにより、実装配線基板は、外部導体と各配線部との間の静電結合によって形成される各寄生容量を同じ値とする寄生容量調整部を有する。寄生容量調整部として、ダミー回路素子を配線部に接続することが好ましい。また、寄生容量調整部として、導体片を配線部に接続して、導体片の大きさまたは高さを変更することが好ましい。したがって、電位を有する導体と実装配線基板の配線パターンの静電結合により形成される寄生容量によって、回路が誤動作することを抑制することができる。

上記構成の少なくとも１つにより、電流検出器は、電位を有する導体と各配線部との間の静電結合によって形成される各寄生容量を同じ値とする寄生容量調整部を有する。したがって、電位を有する導体と実装配線基板の配線パターンの静電結合により形成される寄生容量によって、回路が誤動作することを抑制することができる。

以下に、図面を用いて本発明に係る実施の形態につき詳細に説明する。なお、以下では、演算処理素子として、オペアンプを用いた増幅回路を説明するが、例えば入力信号端子部と演算処理素子間の配線部を対配線とし、配線部には素子を配置せず２つの入力電圧を比較してハイレベル（例えば５Ｖ）とローレベル（例えば０Ｖ）を出力するコンパレータなど、複数の入力に基づいて演算を行う回路であればよい。なお、以下では、電流検出器として、磁性体コアとホール素子を用いるものとして説明するが、それ以外の原理で電流を検出する電流検出器、例えば、電流トランスを用いる電流検出器であってもよい。なお、以下では、寄生容量調整部は、演算処理素子に接続される２つの配線部のうち、一方に設けられるものとして説明するが、双方に設けられてもよい。

図１は、電流検出器１０を示す図である。電流検出器１０は、導体２に流れる電流を検出する測定器である。電流検出器１０は、磁性体コア４と、磁気センサ６と、導体２に近接して配置される実装配線基板１００とを含んで構成される。

磁性体コア４は、導体２を流れる電流によって発生した磁束を通す磁気回路であって、その一部に設けられた空隙部分には磁気センサ６が配置される。磁性体コア４は、導体２を円環状に囲む部材であって、磁性体で構成される。

磁気センサ６は、導体２を流れる電流によって生成されて円環状の磁性体コア４によって空隙部分に導かれる磁束を電気信号に変換し出力する機能を有し、導体２の電流を検出するために配置される。磁気センサ６としては、例えば、ホール素子を用いることができる。ホール素子は、２つの入力端子と２つの出力端子からなる４つの端子を有する。

磁気センサ６であるホール素子の４つの端子において、２つの入力端子は、入力配線６１，６３と接続され、２つの出力端子は、出力配線６５，６７と接続されている。入力配線６１，６３は、電圧源８から電源端子６２、接地端子６４（図３参照）を介して、ホール素子において、磁気回路の磁束に直交する向きに電流を流すため、ホール素子に電圧を与えるための配線である。出力配線６５，６７は、磁束によって電位差の生じるホール素子の両端の電位を引き出すための配線である。

実装配線基板１００は、印刷配線基板９９と、これに実装される回路素子部２０と演算処理素子部３０と、を含んで構成される。この実装配線基板１００は、回路素子部２０と演算処理素子部３０で、例えば特許文献２のような差動増幅器に相当する回路を有している。

図２は、差動増幅器に磁気センサ６を接続した回路図である。図１と同様の要素について同一の符号を付し、詳細な説明は省略する。図２における実装配線基板１００に実装されて形成される差動増幅器は、磁気センサ６であるホール素子の２つの出力の信号を入力信号として受け、この２つの入力信号に基づいて演算処理を行う機能を有する。具体的には、この２つの入力信号の差である微少な電位差を適当に増幅して出力する。なお、ホール素子の２つの出力Ｖ１，Ｖ２に、それぞれΔＶ１，ΔＶ２のノイズ電圧が加わると、後述するように差動増幅器の出力に増幅されたノイズ電圧が出てしまうこととなる。

演算処理素子部３０は、回路素子部２０とともに差動増幅を行うオペアンプである。オペアンプは、理想的には電圧利得と入力抵抗が無限大で、出力抵抗が０となる増幅素子である。オペアンプは、２つの入力端子と１つの出力端子で構成されるが、図２では、反転入力端子に接続される入力配線８３と、非反転入力端子に接続される入力配線８１と、出力端子に接続される出力配線８５が示されている。

回路素子部２０は、実装配線基板１００に配置される入力抵抗素子２２と、接地抵抗素子２８と、入力抵抗素子２４と、帰還抵抗素子２６と、帰還容量素子２９を含んで構成される。なお、後述するように、入力抵抗素子２２と入力抵抗素子２４の抵抗値（Ｒ１）が等しく（例えば２０ｋΩ）、接地抵抗素子２８と帰還抵抗素子２６の抵抗値（Ｒｆ）が等しく設定される（例えば４７０ｋΩ）。

図３は、印刷配線基板９９を示す図である。図１、図２と同様の要素について同一の符号を付し、詳細な説明は省略する。印刷配線基板９９は、入力信号端子部６０と、演算処理素子部３０の入力端子に接続される演算入力端子部８０と、一方端が入力信号端子部６０に接続され、他方端が演算入力端子部８０に接続され２つの配線部である第１配線部４０と第２配線部５０と、演算処理素子部３０の出力端子と演算出力端子部８６を介して接続される出力配線部９２と、寄生容量調整部７０を含んで構成される。なお、以下では、入力信号端子部６０の各要素を詳細に説明した後で、演算入力端子部８０、第１配線部４０、第２配線部５０、演算出力端子部８６、出力配線部９２、寄生容量調整部７０の順で各要素について詳細な説明を行う。

入力信号端子部６０は、磁気センサ６であるホール素子の出力配線６５，６７と接続するための端子であって、ホール素子の出力電圧を実装配線基板１００に入力するための端子である。入力信号端子部６０は、第１入力部６６と、第２入力部６８を含んで構成される。

第１入力部６６は、ホール素子の一方側の出力配線６５に接続される端子である。第１入力部６６は、磁気センサ６が有する電位を取り出して、第１配線部４０を介して、その電位を演算処理素子部３０に入力する。

第２入力部６８は、ホール素子の他方側の出力配線６７に接続される端子である。第２入力部６８は、磁気センサ６が有する電位を取り出して、第２配線部５０を介して、その電位を演算処理素子部３０に入力する。

演算入力端子部８０は、演算処理素子部３０の入力配線８１，８３に接続される端子である。演算入力端子部８０は、第１演算端子部８２と第２演算端子部８４とを含んで構成される。

第１演算端子部８２は、演算処理素子部３０の入力配線８１に接続される端子である。第２演算端子部８４は、演算処理素子部３０の入力配線８３に接続される端子である。

第１配線部４０は、配線パターン４２と、素子配置ランド４４と、配線パターン４６と、素子配置ランド４８とを含んで構成される。第１配線部４０は、一端側は、第１入力部６６に接続され、他端側は、第１演算端子部８２に接続される。

配線パターン４２は、第１入力部６６と素子配置ランド４４とを接続し、予め印刷配線基板９９に配置される配線であって、後述する配線パターン５２と同じ幅を有する。なお、図２に示されるように、電位を有する導体２と配線パターン４２との静電結合によって、寄生容量１０１が生成される。

素子配置ランド４４は、入力抵抗素子２２を取り付けるための領域である。素子配置ランド４４は、配線パターン４２と配線パターン４６の間に接続される。

配線パターン４６は、素子配置ランド４４と素子配置ランド４８と第１演算端子部８２とを接続し、予め印刷配線基板９９に配置される配線であって、後述する配線パターン５６と同じ幅を有する。なお、図２に示されるように、電位を有する導体２と配線パターン４６の静電結合によって、寄生容量１０２が生成される。

素子配置ランド４８は、接地抵抗素子２８を取り付けるための領域である。素子配置ランド４８は、配線パターン４６と接地端子６４を介して接地される接地配線６９との間に接続される。

第２配線部５０は、配線パターン５２と、素子配置ランド５４と、配線パターン５６と、素子配置ランド５８と、素子配置ランド５９とを含んで構成される。

配線パターン５２は、第２入力部６８と素子配置ランド５４とを接続し、予め印刷配線基板９９に配置される配線であって、配線パターン４２と同じ幅を有する。なお、図２に示されるように、電位を有する導体２と配線パターン５２の静電結合によって、寄生容量１０３が生成される。

素子配置ランド５４は、入力抵抗素子２４を取り付けるための領域である。素子配置ランド５４は、配線パターン５２と配線パターン５６の間に接続される。

配線パターン５６は、素子配置ランド５４と素子配置ランド５８と素子配置ランド５９と第２演算端子部８４とを接続し、予め印刷配線基板９９に配置される配線であって、配線パターン４６と同じ幅を有する。なお、図２に示されるように、電位を有する導体２と配線パターン５６の静電結合によって、寄生容量１０４が生成される。

素子配置ランド５８は、帰還抵抗素子２６を取り付けるための領域である。素子配置ランド５８は、配線パターン５６と出力配線部９２との間に接続される。

素子配置ランド５９は、帰還容量素子２９を取り付けるための領域である。素子配置ランド５９は、素子配置ランド５８と並列に接続して配置される。

演算出力端子部８６は、演算処理素子部３０の出力配線８５に接続される端子であって、さらに、帰還抵抗素子２６と、帰還容量素子２９とも接続されるための端子である。

出力配線部９２は、演算出力端子部８６に接続され、予め印刷配線基板９９に配置される配線であって、演算処理素子部３０によって出力される電圧を実装配線基板１００の外部に引き出すための配線である。

ここで、再び図２に戻って、実装配線基板１００に配置された差動増幅器の作用について説明する。図２において、配線パターン５２と接地配線６９との間の電位差をＶ１とし、配線パターン４２と接地配線６９との間の電位差をＶ２とする。出力配線部９２と接地配線６９との間の電位差をＶｏとする。入力抵抗素子２２と入力抵抗素子２４の抵抗値（Ｒ１）を等しく、接地抵抗素子２８と帰還抵抗素子２６の抵抗値（Ｒｆ）を等しく設定すると、差動増幅器の出力はＶｏ＝（Ｖ２−Ｖ１）×Ｒｆ／Ｒ１で表される。

また、実装配線基板１００は、電位を有する導体２に近接して配置されるから、導体２と第１配線部４０、第２配線部５０との静電結合によって、寄生容量を生成することとなり、ノイズ電圧がその寄生容量を介し、差動増幅器に入力してしまうことがある。

各ノイズ電圧により演算処理素子部３０の入力電位差が変動する要因は、第1配線部４０、第２配線部５０のうち、配線パターン４６の有する寄生容量１０２と、配線パターン５６の有する寄生容量１０４との容量値の差によるものである。これは、入力抵抗素子２２，２４（例えば２２ｋΩ）のインピーダンスは磁気センサ６のインピーダンスに比べて十分大きいため、配線パターン４２の有する寄生容量１０１及び配線パターン５２の有する寄生容量１０３を介して加わるノイズ電圧は配線パターン４６の有する寄生容量１０２及び配線パターン５６の有する寄生容量１０４を介して加わるノイズ電圧より十分小さいことによる。したがって、寄生容量１０４を介して加わるノイズ電圧をΔＶ１とし、寄生容量１０２を介して加わるノイズ電圧をΔＶ２とすると、入力抵抗素子２２，２４は同じ値であるから、寄生容量１０２，１０４の容量値が同じであれば、そのノイズ電圧分の電位差（ΔＶ２−ΔＶ１）は０となる。したがって、差動増幅器によってノイズ電圧がキャンセルされるため、ノイズ電圧ΔＶ１，ΔＶ２は、差動増幅器の出力電圧に影響を与えない。

図４は、演算処理素子部３０の入力付近を拡大した様子を示す図である。図１〜図３と同様の要素について同一の符号を付し、詳細な説明は省略する。寄生容量調整部７０は、寄生容量１０２と寄生容量１０４の値を同じ値とするための配線幅調整部である。寄生容量調整部７０である配線幅調整部は、素子配置ランド４８と第１演算端子部８２の間に配置される。ここで、隣接する電極によって形成される寄生容量の容量値は電極の面積に比例し、電極の間の距離に反比例する。寄生容量調整部７０である配線幅調整部は、配線パターン４６の幅と比べ大きい幅を有して面積を増加させているため、電位を有する導体２との寄生容量の値を大きくすることができる。したがって、寄生容量１０２と寄生容量１０４の値を同じ値とすることができる。

ここで、再び図２に戻って、実装配線基板１００における差動増幅器は、入力信号端子部６０を介して、磁気センサ６であるホール素子から出力される電圧に基づいて増幅を行う。ここでは、上記のように、第１入力部６６により入力される電圧はＶ２であり、第２入力部６８により入力される電圧はＶ１である。したがって、ノイズ電圧を考慮しなければ、上記のように、この差動増幅器により出力される電圧Ｖｏは、（Ｖ２−Ｖ１）×Ｒｆ／Ｒ１である。

また、上記のように、導体２と、実装配線基板１００の第１配線部４０および第２配線部５０との寄生容量において、特に、寄生容量１０２，１０４の容量値が異なればノイズ電圧ΔＶ１とΔＶ２に電位差が生じてしまい、また、Ｖｏ＝｛（Ｖ２＋ΔＶ２）−（Ｖ１＋ΔＶ１）｝×Ｒｆ／Ｒ１であるから、ノイズ電圧分の電位差が差動増幅器によって出力されてしまう。

図５は、実装配線基板１００に寄生容量調整部７０を取り付ける前後の様子を示す図である。図１〜図４と同様の要素について同一の符号を付し、詳細な説明は省略する。図５に示されるように、配線パターン４６において、寄生容量調整部７０を設ける前の寄生容量１０２と、配線パターン５６と導体２との寄生容量１０４を比較すると、配線パターン４６は、配線パターン５６と接続される素子配置ランド５９の一部を形成する領域分だけ面積が少ない。したがって、寄生容量調整部７０を設ける前では、寄生容量１０２の容量値は、寄生容量１０４の容量値に比べて小さい。

しかし、配線パターン４６に寄生容量調整部７０を設けると、寄生容量調整部７０は、上記のように、配線幅を変更することが可能であり、配線パターン４６の面積の不足分を補うことができる。したがって、配線パターン４６の面積と配線パターン５６の面積を同等にできることから、寄生容量１０２と寄生容量１０４とを同じ値とすることができる。この場合のノイズ電圧ΔＶ１とΔＶ２は同じ電位となり、ノイズ電圧は、差動増幅器によってキャンセルされるから、ノイズ電圧の電位差が、差動増幅器によって出力されることを抑制することができる。

図６は、他の実施の形態における電流検出器１１を示す図である。図７は、電流検出器１１の接続関係を示す回路図である。図１〜図５と同様の要素について同一の符号を付し、詳細な説明は省略する。電流検出器１１は、電流検出器１０とほぼ同様の構成を有しており、その相違は、寄生容量調整部７０は、電流検出器１０のように配線幅調整部で構成されておらず、ダミー回路素子７１とダミー回路素子配置ランド７２とを含んで構成される点である。ダミー回路素子配置ランド７２は、接地抵抗素子２８が配置される素子配置ランド４８と並列に配置される。ダミー回路素子７１は、ダミー回路素子配置ランド７２に配置される抵抗素子であり、接地抵抗素子２８に比べて大きい抵抗値とすることで、差動増幅器の増幅作用に影響を与えないようにすることができる。

図８は、実装配線基板１００に寄生容量調整部７０を取り付ける前後の様子を示す図である。図１〜図７と同様の要素について同一の符号を付し、詳細な説明は省略する。上記で説明したように、配線パターン４６は、配線パターン５６と接続される素子配置ランド５９の一部を形成する領域分だけ面積が少ない。したがって、寄生容量調整部７０を設ける前では、寄生容量１０２の容量値は、寄生容量１０４の容量値に比べて小さい。

しかし、配線パターン４６に寄生容量調整部７０を設けると、寄生容量調整部７０は、ダミー回路素子配置ランド７２を有しており、配線パターン４６の面積の不足分を補うことができ、寄生容量１０２と寄生容量１０４とを同じ値とすることができる。この場合のノイズ電圧ΔＶ１とΔＶ２は同じ電位となり、ノイズ電圧は、差動増幅器によってキャンセルされるから、ノイズ電圧の電位差が、差動増幅器によって出力されることを抑制することができる。

図９は、さらに別の実施形態を示す図である。図１〜図８と同様の要素について同一の符号を付し、詳細な説明は省略する。電流検出器１２は、電流検出器１０とほぼ同様の構成を有しており、その相違は、寄生容量調整部７０は、電流検出器１０のように配線幅調整部で構成されておらず、導体片７４と導体片配置ランド７３とを含んで構成される点である。導体片配置ランド７３は、配線パターン４６上に配置される。導体片７４は、実装配線基板１００の面に対して、平行な面積と、垂直な高さを変更できる導体片であり、導体２と導体片７４との間に発生する寄生容量を調整することができる。

図１０は、実装配線基板１００に寄生容量調整部７０を取り付ける前後の様子を示す図である。図１〜図９と同様の要素について同一の符号を付し、詳細な説明は省略する。上記で説明したように、配線パターン４６は、配線パターン５６と接続される素子配置ランド５９の一部を形成する領域分だけ面積が少ない。したがって、寄生容量調整部７０を設ける前では、寄生容量１０２の容量値は、寄生容量１０４の容量値に比べて小さい。

しかし、配線パターン４６に寄生容量調整部７０を設けると、寄生容量調整部７０は、導体片７４を配線パターン上に配置し、その高さを調整することができるため、導体２との距離を近くすることで寄生容量１０２の容量値を大きくすることができ、寄生容量１０２と寄生容量１０４とを同じ値とすることができる。この場合のノイズ電圧ΔＶ１とΔＶ２は同じ電位となり、ノイズ電圧は、差動増幅器によってキャンセルされるから、ノイズ電圧の電位差が、差動増幅器によって出力されることを抑制することができる。

本発明に係る電流検出器を示す図である。 差動増幅器に磁気センサを接続した回路図である。 印刷配線基板を示す図である。 演算処理素子部の入力付近を拡大した様子を示す図である。 実装配線基板に寄生容量調整部を取り付ける前後の様子を示す図である。 他の実施の形態における電流検出器を示す図である。 他の実施の形態における電流検出器の接続関係を示す回路図である。 実装配線基板に寄生容量調整部を取り付ける前後の様子を示す図である。 さらに別の実施形態を示す図である。 実装配線基板に寄生容量調整部を取り付ける前後の様子を示す図である。

符号の説明

２ 導体、４ 磁性体コア、６ 磁気センサ、８ 電圧源、１０，１１，１２ 電流検出器、２０ 回路素子部、２２，２４ 入力抵抗素子、２６ 帰還抵抗素子、２８ 接地抵抗素子、２９ 帰還容量素子、３０ 演算処理素子部、４０ 第１配線部、４２，４６，５２，５６ 配線パターン、４４，４８，５４，５８，５９ 素子配置ランド、５０ 第２配線部、６０ 入力信号端子部、６１，６３，８１，８３ 入力配線、６２ 電源端子、６４ 接地端子、６５，６７，８５ 出力配線、６６ 第１入力部、６８ 第２入力部、６９ 接地配線、７０ 寄生容量調整部、７１ ダミー回路素子、７２ ダミー回路素子配置ランド、７３ 導体片配置ランド、７４ 導体片、８０ 演算入力端子部、８２ 第１演算端子部、８４ 第２演算端子部、８６ 演算出力端子部、９２ 出力配線部、９９ 印刷配線基板、１００ 実装配線基板、１０１，１０２，１０３，１０４ 寄生容量。

Claims (9)

1. 電位を有する外部導体が近接して配置される印刷配線基板であって、
   複数の入力信号をそれぞれ受け取るための複数の入力信号端子部と、
   一端が各入力信号端子部にそれぞれ接続され、他端が各入力信号に基づいて演算処理を行う演算処理素子と複数の演算入力端子部を介してそれぞれ接続されるための複数の配線部と、
   少なくとも１つの配線部に設けられ、外部導体と各配線部との間の静電結合によって形成される各寄生容量の値を同じ値とする寄生容量調整部と、
   を備えることを特徴とする印刷配線基板。
2. 電位を有する外部導体が近接して配置される実装配線基板であって、
   複数の入力信号をそれぞれ受け取る複数の入力信号端子部と、
   各入力信号に基づいて演算処理を行う演算処理素子と、
   一端が各入力信号端子部にそれぞれ接続され、他端が演算処理素子と複数の演算入力端子部を介してそれぞれ接続され、１以上の回路素子を接続する複数の配線部と、
   少なくとも１つの配線部に設けられ、外部導体と各配線部との間の静電結合によって形成される各寄生容量の値を同じ値とする寄生容量調整部と、
   を備えることを特徴とする実装配線基板。
3. 被検出電流が流れる導体と、
   導体に流れる電流によって発生する磁束を通す環状の磁気回路であって、その一部に空隙が設けられた磁性体コアと、
   磁性体コアの磁気空隙に配置される磁気センサと、
   導体に近接して配置される実装配線基板と、
   を備え、
   実装配線基板は、
   複数の入力信号をそれぞれ受け取る複数の入力信号端子部と、
   各入力信号に基づいて演算処理を行う演算処理素子と、
   一端が各入力信号端子部にそれぞれ接続され、１以上の回路素子を接続し、他端が演算処理素子と複数の演算入力端子部を介してそれぞれ接続される複数の配線部と、
   少なくとも１つの配線部に設けられ、外部導体と各配線部との間の静電結合によって形成される各寄生容量の値を同じ値とする寄生容量調整部と、
   を有することを特徴とする電流検出器。
4. 請求項１に記載の印刷配線基板において、
   寄生容量調整部は、各寄生容量の値を同じ値とするように配線部の配線幅を変更することを特徴とする印刷配線基板。
5. 請求項１に記載の印刷配線基板において、
   寄生容量調整部は、少なくとも１つの配線部に各寄生容量の値を同じ値とするようなダミー回路素子を配置するためのダミーパッドを設けることを特徴とする印刷配線基板。
6. 請求項１に記載の印刷配線基板において、
   寄生容量調整部は、少なくとも１つの配線部に各寄生容量の値を同じ値とするような導体片を配置するための導体片用パッドを設けることを特徴とする印刷配線基板。
7. 請求項２に記載の実装配線基板において、
   寄生容量調整部は、各寄生容量の値を同じ値とするように配線部の配線幅を変更することを特徴とする実装配線基板。
8. 請求項２に記載の実装配線基板において、
   寄生容量調整部は、各配線部に接続される回路素子の数が相互に異なる場合に少なくとも１つの配線部に各寄生容量の値を同じ値とするようなダミー回路素子を接続することを特徴とする実装配線基板。
9. 請求項２に記載の実装配線基板において、
   寄生容量調整部は、少なくとも１つの配線部に導体片を接続し各寄生容量の値を同じ値とするように、導体片の大きさまたは高さを変更することを特徴とする実装配線基板。

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