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JP2003524914A - クロック信号ラインを介してデータ信号を送受信するためのシステム及び方法 - Google Patents

クロック信号ラインを介してデータ信号を送受信するためのシステム及び方法

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Publication number
JP2003524914A
JP2003524914A JP2000570943A JP2000570943A JP2003524914A JP 2003524914 A JP2003524914 A JP 2003524914A JP 2000570943 A JP2000570943 A JP 2000570943A JP 2000570943 A JP2000570943 A JP 2000570943A JP 2003524914 A JP2003524914 A JP 2003524914A
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signal
output
data
coupled
Prior art date
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JP2000570943A
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キム，ギュドン
キム，ミン−キュ
ワン，セウン，ホ
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シリコン・イメージ，インコーポレーテッド
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Publication date
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Application filed by シリコン・イメージ，インコーポレーテッド filed Critical シリコン・イメージ，インコーポレーテッド
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Abstract

(57)【要約】 システムは好ましくは、同じ伝送ラインを介してクロック信号とデータ信号の両方を送信する独自の送信器を備える。受信器は、送信器にデータ信号を返すのに同じ伝送ラインを使用する。送信器は、クロック発生器、デコーダ及び回線インターフェースから構成される。クロック発生器は、立ち下がりエッジの位置が可変のクロック信号を生成する。立ち下がりエッジの位置は受信器によりデコードされて、クロック信号からデータが抜き取られる。受信器は、クロック再生器、データデコーダ、及び、戻りチャンネルエンコーダから構成される。クロック再生器は、伝送ラインを監視し、信号を受信し、それらの信号をフィルタリングして、受信器において伝送ライン上の信号からクロック信号を生成する。戻りチャンネルエンコーダは、信号を生成し、それらの信号を伝送ライン上にアサートする。信号は、アサートされるか、または、送信器によって提供されるクロック及びデータ信号に重畳される。

Description

【発明の詳細な説明】発明の背景 １．発明の分野 本発明は、一般的にデータ通信分野に関連し、詳しくは、クロック信号とデー
タ信号の伝送に関連する。さらに詳しくは、本発明は、遷移最小化差動信号伝送
（transition minimized differential signaling:TMDS）システムにおけるクロ
ック信号とデータ信号の伝送に関連する。 ２．従来技術の説明 送信器と受信器との間でデータを伝送するための従来技術による種々のシステ
ム及び方法がある。データ信号及びクロック信号を伝送するための種々のシリア
ルリンクや他の方法が周知である。しかしながら、これらの方式のほとんどは、
クロック信号伝送専用の信号ライン（本明細書では、ラインを回線の意味でも使
用する）またはチャンネルを、及び、データ伝送専用の他の信号ラインまたはチ
ャンネルを使用する。かかるシステムは、Kyeongho Lee,Sungjoon Kim,Gijung A
hn,Deog-kyoon Jeongによる「A CMOS Serial Link For Fully Duplexed Data Co
mmunication，」（IEEE Journal of Solid State Circuits,Vol.30,No.4 pp.353
-364,1995 4月）に記載されている。
【０００１】 本発明は、遷移最小化差動信号伝送（TMDS）に関連して説明されるが、本発明
は、他の種々のデータ通信方式にも適用できることが当業者には理解されよう。
TMDSでは、４つの信号ラインが提供されるが、各信号ラインは差動対であること
が好ましい。１つの信号ラインは、低速のクロック信号用であり、他の３つの信
号ラインは、高速データ通信用である。
【０００２】 全てのデータ通信システムの重要な１つの側面は、データチャンネルによって
提供される帯域幅を最大にすることである。しかしながら、大部分のシステムは
、正常な動作を保証するために送信器と受信器との間で伝送することが必要な、
及び、送信器と受信器との同期を維持するための種々の制御信号を使用する。例
えば、シリアル通信において、同期をとるために帯域幅の２０％を使用すること
はまれである。１つの問題は、データ用に利用可能な帯域幅が一般的に低減され
ることである。なぜなら、送信器と受信器との間でこれらの制御信号を伝送する
ためにデータ信号ラインを使用しなければならないからである。更に他の問題は
、受信側に制御信号を送信する際の待ち時間である。ビデオデータ通信の場合は
特に、ほとんどのデータをブロック形式で送信しなければならないが、このブロ
ック送信の間は制御信号を送信することができない。例えば、コントローラから
フラットパネルへのデータの送信時には、データが送信されるが、この場合、制
御信号と同期信号を送信するために使用される、CRTディスプレイのブランキン
グ期間に対応するデータイネーブル期間がある。このデータイネーブル期間にお
いてのみ、大部分のプロトコル下、制御信号を送信することができる。従って、
制御信号を受信器に送信する際に待ち時間が生じる。従って、データ伝送に利用
可能帯域幅を低減することなく、かつ、制御信号を送信する際の待ち時間を少な
くして、送信器と受信器との間の制御信号の伝送を実行することが可能なシステ
ムが必要とされている。
【０００３】 従来技術におけるさらに他の問題は、ほとんどのシステムが、受信器から送信
器へ信号を戻すためのメカニズムを提供しないということである。すなわち、通
信の戻りチャンネルがないことである。追加の信号ラインを設けたシステムもあ
るが、それらの追加及びインターフェースにより非常に複雑化し、また、配線の
し直しが必要になると共に、物理ラインの追加を不能にする他の問題が生じる。
他のアプローチは、第２の送信器、第２の受信器及び信号ラインを追加すること
である。しかしながら、このソリューションでは、本質的にハードウエア要件が
倍増するために、費用のかかるものになってしまう。さらに、この２重化は、送
信器と受信器間で伝送される必要のあるデータ量に対しては過剰なものであり、
特に、用途が、グラフィックコントローラとビデオディスプレイ装置間の通信の
ような、送信器から受信器へビデオデータを送信するものである場合にはそうで
ある。
【０００４】 従って、送信器と受信器（及びこの逆）間でデータ信号を送信するためにもク
ロック信号ラインを使用するシステム及び方法が必要とされている。本発明の概要 本発明は、独自のデータ通信システムを用いることにより従来技術の欠点及び
制限を克服するものである。このシステムは、好ましくは、伝送ラインによって
結合された独自の送信器と受信器を備える。送信器は、クロック信号とデータ信
号の両方を、この伝送ラインを介して受信器に送信する。受信器は、同じ伝送ラ
インを使用してデータ信号を送信器に送り返す。
【０００５】 送信器は、好ましくは、クロック発生器、デコーダ、及び、回線インターフェ
ース（または、ラインインターフェース）から構成される。クロック発生器は、
立ち下がりエッジの位置が可変のクロック信号を発生する。立ち下がりエッジ位
置は、受信器によってデコードされて、クロック信号に付加されたデータが抜き
取られる。回線インターフェースは、クロック発生器の出力を伝送ラインに結合
する。回線インターフェースは、また、伝送ラインをデコーダに結合し、これに
よって、クロック発生器からの信号を除去する。デコーダは、回線インターフェ
ースから信号を受信し、この信号をデコードして、送信器から受信器にクロック
及びデータを送信するため使用されたのと同じライン上を、データが受信器から
送信器に送信されたか否かを判定する。
【０００６】 受信器は、好ましくは、回線インターフェース、クロック再生器、データデコ
ーダ、及び、戻りチャンネルエンコーダから構成される。クロック再生器、デー
タデコーダ及び戻りチャンネルエンコーダは、回線インターフェースによって伝
送ラインに結合される。クロック再生器は、伝送ラインをモニタし、信号を受信
し、それらをフィルタリングして、受信器において、伝送ライン上の信号からク
ロック信号を生成する。データデコーダも同様に、伝送ライン上の信号を受信す
るように結合され、その信号をフィルタリングし、デコードして、データ信号を
生成する。これは、好ましくは、クロック信号の立ち下がりエッジの位置を決定
して、この立ち下がりエッジの位置をビット値に変換することによってなされる
。これとは対照的に、戻りチャンネルエンコーダは、信号を生成して、それらを
伝送ライン上にアサートする。これらの信号は、アサートされるか、または、送
信器により送られたクロック及びデータ信号に重畳される。
【０００７】 本発明のこれら及び他の特徴と利点は、本発明の好適な実施態様についての以
下の詳細な説明を参照することによりさらに十分に理解されよう。説明は、随時
、添付図面を参照して行う。好適な実施態様の詳細な説明 図１に、本発明の結合型クロック及びデータ信号ラインを備えるシステム１０
０のブロック図を示す。システム１００は、好ましくは、送信器１０２、クロッ
ク伝送ライン１０４、受信器１０６、及び、１つ以上のデータ伝送ライン１０８
を備える。送信器１０２は、好ましくは、クロック伝送ライン１０４を介して、
クロック信号だけでなくデータ信号も受信器１０６に送信する。これらのデータ
信号は、高速データ伝送ライン１０８を介して受信器１０６に送られる信号に追
加の信号である。受信器１０６は、伝送ライン１０４上の信号を受信して、これ
らの信号から、受信器１０６において、クロック信号及びデータ信号を生成する
。クロックライン１０４上のこれらのデータ信号は、この場合も、受信器１０６
がデータ伝送ライン１０８から回収するデータ信号に追加の信号である。送信器
１０２と受信器１０６は、データ伝送ライン１０８を介してデータを送受信する
ためのロジック（または論理回路）を備える。このロジックは、好ましくは、従
来方式による、遷移制御、ＤＣバランシング、及び、エンコーディング／デコー
ディングを備える。例えば、後述する、クロック伝送ライン１０４を介してデー
タ信号及びクロック信号を送受信するための本発明のコンポーネントの他に、送
信器１０２及び受信器１０６は、それぞれ、Silicon Image(カリフォルニア州ク
パーチノ)のPanelLinkにおいて提供されているようなTMDS用の従来のデータ伝送
ロジックを備える。理解を容易にするために、このロジック及びデータ伝送ライ
ン１０８は、以下の説明及び他の図面には記載していない。図面には単一のライ
ンとして示されているが、クロック伝送ライン１０４とデータ伝送ライン１０８
は、好ましくは、それぞれ、差動対をなす信号ラインであり、信号は、この差動
対をなすライン上を伝送されるということが当業者には理解されよう。さらに、
当業者には、データ伝送ライン１０８の好適な実施態様は、３つの対をなすデー
タラインであるということが理解されよう。送信器 図２に、送信器１０２の好適な実施態様をより詳細に示す。送信器１０２は、
好ましくは、クロック発生器２００、回線インターフェース２０４、及び、デコ
ーダ２０２から構成される。
【０００８】 クロック発生器２００は、第１の入力、第２の入力、及び出力を有する。クロ
ック発生器２００は、データが符号化されているクロック信号を生成する。デー
タは、クロック信号の立ち下がりエッジを変調する（または変化させる）ことに
よってクロック信号中に符号化される。すなわち、クロックの立ち上がりエッジ
に対する立ち下がりエッジの位置により、異なるデータ値を示す。これは、クロ
ックの再生のためのクロックの立ち上がりエッジが保持されるためにとりわけ有
利である。クロック伝送ライン１０４上の双方向データリンクのすべてのアクテ
ィビティは、送信器１０２からのクロックの立ち下がりエッジの近辺に集中する
。本発明の大部分は、２つの異なる位置を有するクロックの立ち下がりエッジに
関して説明されるが、図３及び図４では、５つの異なる位置を有するクロックの
立ち下がりエッジに関して説明する。４つの位置の各々が２ビット値を表し、１
つの位置はデータを表さない。クロック発生器２００の第１の入力は、ライン２
１４に結合されて、送信器１０２の他の部分から、または、発振器から、あるい
はまた、従来のクロック源のいずれかからクロック信号（CLK）を受信する。ク
ロック発生器２００の第２の入力は、ライン２１６に結合されて、制御／データ
信号を受信する。これらの制御／データ信号は、クロック信号の一部として伝送
されるデータまたはデータがない状態を指示する。これらの制御／データ信号は
、送信器１０２の他の部分から、または、チップ外の制御ロジックから提供する
ことができる。クロック発生器２００の出力は、回線インターフェース２０４の
入力に結合されるライン２１０上に提供される。クロック発生器２００の出力は
、CGOut信号を提供する。
【０００９】 本明細書では、クロック信号の立ち上がりエッジを保持し、全ての双方向デー
タ伝送を立ち下がりエッジの近くに集中化するものとして本発明を説明するが、
当業者には、立ち下がりエッジをクロックの再生のために保持し、データを符号
化するために立ち上がりエッジの位置の変化を使用する、これとは逆の方式も、
本発明の思想及び範囲内のものであるということが理解されよう。
【００１０】 回線インターフェース２０４は、入力、出力、及び、双方向ポートを備える。
回線インターフェース２０４は、クロック発生器２００とデコーダ２０２をクロ
ック伝送ライン１０４に結合する。回線インターフェース２０４の入力は、好ま
しくは、ライン２１０をクロック伝送ライン１０４に結合し、これにより、回線
インターフェース２０４のCGOut信号出力をライン２１２によってデコーダ２０
２の入力に結合する。回線インターフェース２０４は、クロック伝送ライン１０
４上の信号を受信して、図５Ａ及び５Ｂを参照して後述するように、CGOut信号
を除去し、及び、フィルタリングされた信号をデコーダ２０２への入力として送
信する。回線インターフェース２０４の双方向ポートは、クロック伝送ライン１
０４に結合される。
【００１１】 デコーダ２０２は、伝送ライン１０４からフィルタリングされた信号を受け取
り、この信号をデコードして受信器１０６によって送信されるデータを生成する
。デコーダ２０２は、好ましくは、後述するように、受信器１０６のエンコーダ
７０４（図７参照）の逆の機能を実行する。
【００１２】 図３及び図４に、クロック発生器２００の好適な実施態様を示す。５つの取り
うる位置における立ち下がりエッジを有するクロック信号を提供して、クロック
信号の他に２ビットのデータまたはデータ無しを送信するものとして、クロック
発生器２００を説明するが、当業者には、これは、単なる１例に過ぎないという
ことが理解されよう。クロック周波数、及び、クロック信号の立ち下がりエッジ
の取りうる位置の数に依存して、１クロックサイクル当たり１〜ｎビットのデー
タを送信するよう、クロック発生器２００を構成することができる。一般的には
、立ち下がりエッジのｎ個の位置により、１クロックサイクル当たりlog2ｎビッ
トまでのデータを伝送することができる。立ち下がりエッジの最初の位置は、パ
ルス幅が、立ち上がりエッジの論理閾値の交差時間より大きくなるような位置で
なければならないという点においてのみ、立ち下がりエッジの位置の数が制限さ
れる（この位置は、受信器１０６における位相ロックループによりゆらいで見え
るであろう）。換言すれば、ロジック内のセットアップ及びホールドタイムの閾
値は、立ち上がりエッジをクロックサイクルの開始として認識するのに十分なも
のでなければならない。
【００１３】 クロック発生器２００は、好ましくは、ドッククロック周波数の、あるいは、
データを表示するために受信器１０６に接続された装置（図示せず）によって使
用される周波数のクロック信号を生成する。クロック信号の一部としてデータ転
送によりもたらされる最大のシンボルレートは、ドットクロック周波数に合致す
る。例えば、ドットクロックが１００ＭＨzの場合は、シンボルレートは１００
Ｍsymbols/sである。実際のデータレートは、変調方法及び送信することが可能
な１クロック当たりのビット数またはシンボルに依存する。単純な２値変調が使
用される場合は、ビットレートはクロックレートと同じであり、制御信号用に１
００Ｍb/sが用意される。
【００１４】 クロック発生器２００は、好ましくは、単安定マルチバイブレーター３０６、
遅延ロックループ３００、マルチプレクサ３０２、第１のNANDゲート３０４、第
２のNANDゲート３０６から構成される。クロック発生器２００は、好ましくは、
クロック信号及びデータ信号を送信するためにリターンツーゼロ信号法のみを使
用する。送信器１０２から送信するために非リターンツーゼロ信号法を使用する
ことはできない。クロック信号はライン２１４を介して受信され、ワンショット
すなわち単安定マルチバイブレーター３０６の入力として提供される。単安定マ
ルチバイブレーター３０６は、クロック信号よりもパルス幅が狭い信号を生成す
るために設けられる。これは、クロック発生器２００の他の部分で使用するのに
有利である。代替実施態様では、ワンショット３０６を、遅延ロックループ３０
０の出力信号ライン３０８に各々が直列に結合された複数の単安定マルチバイブ
レーターで置き換えることができる。当業者には理解されることであるが、この
ような代替実施態様では、単安定マルチバイブレーターを追加することと引き換
えに、遅延ロックループ３００の設計の自由度が大きくなる。単安定マルチバイ
ブレーター３０６の出力は、遅延ロックループ３００の入力に結合される。遅延
ロックループ３００は、従来タイプのものであり、それの入力における信号に応
答して、各々の出力が、入力の位相をずらしただけのものと同じであるところの
複数の出力を提供する。立ち下がりエッジは、遅延ロックループ３００を使用し
て変調される。立ち下がりエッジは、遅延ロックループ３００によって提供され
る位相のうちの１つから選択される。遅延ロックループ３００から選択される位
相は、５０％のデューティサイクルに近いものであることが好ましい。遅延ロッ
クループ３００は、好ましくは、５つの出力信号、φ0、φ1、φ2、φ3、φ4、
及びφnを提供する。φ0信号は、変化しないクロック信号である。φ0、φ1、φ
2、φ3、φ4、及びφnは、それぞれの位相が、先行するφ信号に対してよりシフ
トされている。φ0は、第１のNANDゲート３０４の第１の入力に結合される。第
１のNANDゲート３０４の出力はライン２１０に出力され、CGOut信号を提供する
。第１のNANDゲート３０４は、第２のNANDゲート３０６と交差結合して、セット
−リセット ラッチを構成する。φ0の立ち上がりエッジにより、第１のNANDゲー
ト３０４の出力は、第２のNANDゲート３０６によってロー（低レベル）にリセッ
トされるまでハイ（高レベル）にセット、すなわち、アサートされる。遅延ロッ
クループ３００からの残りの信号φ1、φ2、φ3、φ4、及びφnは、マルチプレ
クサ３０２の各データ入力に結合される。マルチプレクサ３０２の制御入力は、
制御／データ信号を受信するためにライン２１６に結合される。ライン２１６の
制御／データ信号に応答して、マルチプレクサ３０２は、遅延ロックループ３０
０からの信号φ1、φ2、φ3、φ4、及びφnのうちの１つを、第２のNANDゲート
３０６の入力に結合する。こうして、遅延ロックループ３００から選択された信
号φ1、φ2、φ3、φ4、及びφnの立ち上がりエッジにより、ラッチがリセット
され、第１のNANDゲート３０４の出力、すなわち、ライン２１０に立ち下がりエ
ッジが生成される。従って、制御／データ信号を使用して信号のうちの１つを選
択することにより、立ち下がりエッジの位置を選択することができるということ
は明らかである。例えば、表１に示すような制御信号を使用して、立ち下がりエ
ッジの位置を制御することができる。
【００１５】
【表１】
【００１６】 当業者には、クロック発生器２００をどのように変更すれば、任意の数のCGOu
t信号の異なる立ち下がりエッジの位置を生成できるかは明らかであろう。図４
に、クロック／φ0（図では、CLK/φ0）、φ1、φ2、φ3、φ4、及びφnのタイ
ミング図と、取りうるCGOut信号を示す。最初は、クロック／φ0信号は変化しな
い。クロック／φ0信号は、時刻Ｔ２において立ち下がりエッジを有する入力信
号であり、データは送信しない。残りのCGOut１〜CGOut４信号は、それぞれ時刻
Ｔ０、Ｔ１、Ｔ３、Ｔ４に調整された位置において立ち下がりエッジを有する。
これらの位置は、それぞれが異なる２ビット値を表す。従って、この好適な実施
態様は、クロック信号に加えて、１クロックにつき２ビットを、送信器１０２か
ら受信器１０６に伝送することができる。受信器１０６は、立ち上がりエッジの
みを使用してクロックサイクルを検出し画定するので、本発明は、これを使用す
ることにより、性能上のデメリットを被ることなく、データ伝送を行う。後述す
る、１クロック当たり１ビットのみのデータが送信されるところの受信器１０６
の実施態様では、クロック発生器２００は、時刻Ｔ１とＴ３において立ち下がり
エッジを出力する。
【００１７】 クロック伝送ライン１０４を使用して送信器１０２から受信器１０４にデータ
を送信する本発明の能力は、従来技術に存在する信号待ち時間を除去するという
点で特に有利である。本発明をTMDSに適用する場合には、送信器１０２は、信号
を送信するために、次の利用可能なデータイネーブル（DE）がローの期間を待つ
必要がない。これにより、最大転送待ち時間が大きく短縮される。さらに、本発
明を、非常に短い待ち時間を要求する他のシリアルリンクにおいて使用すること
もできる。例えば、固定されたビット位置が、各リンク（固定されたドットクロ
ック当たりの帯域幅が一定）に割り当てられている場合、それらのチャンネルに
対する同期化のオーバーヘッドを最小にすることができる。このようにして、こ
のようなリンクの待ち時間を１フレームサイクル＋ケーブル伝送時間に減少する
ことができる。ペイロードの他のビットを可変帯域幅とともに使用することがで
きるが、同期化の待ち時間または遅延は長くなるであろう。
【００１８】 送信器１０２から受信器１０６にデータを送信するための順方向チャンネルの
他の利点は、それが、従来のTMDS設計及びプロトコルと完全にバックワードコン
パチであることである。従って、受信器１０６が、送信器１０２からデータを受
信できようができまいが、クロック信号は、信号へのデータの追加には影響され
ない。さらに、受信器１０６は、（送信器１０２または受信器１０６に対する）
データが、本発明に従って伝送ライン１０４上の信号に追加される場合でも、問
題なくクロックを再生することができる。従って、本発明の送信器１０２は、受
信器がデータ信号を受信する能力を有していない場合であっても、依然として使
用可能である。
【００１９】 図５Ａ及び図５Ｂに、回線インターフェース２０４の好適な実施態様を示す。
回線インターフェースは、好ましくは、第１の増幅器５０２、第２の増幅器５０
６、差動増幅器５０４、及び、回線ターミネータすなわちプルアップ抵抗器５０
８から構成される。回線インターフェース２０４は、本質的には、受信器１０６
からデータを受信している間にデータ送信が可能な双方向ブリッジである。第１
の増幅器５０２の入力は、ライン２１０に結合されて、CGOut信号を受信する。
第２の増幅器５０６の入力も同様に結合される。第１の増幅器５０２の出力は、
増幅されたCGOut信号のバージョンをクロック伝送ライン１０４に与えるように
結合される。クロック伝送ライン１０４は、また、プルアップ抵抗器５０８によ
って高電圧に結合されて、ラインターミネータを形成する。ラインターミネータ
の代替実施態様として、プルアップ抵抗器５０８をグランド（アース）または１
／２のＶDDに結合することもできることは当業者には明らかであろう。クロック
伝送ライン１０４は、また、差動増幅器５０４の入力にも結合される。差動増幅
器５０４の他方の入力は、第２の増幅器５０６の出力に結合される。第２の増幅
器５０６も、CGOut信号を受信して、この信号を増幅するが、この増幅度は、第
１の増幅器５０２の増幅度以下である。差動増幅器５０４は、クロック伝送ライ
ン１０４から受信した信号からCGOut信号を取り去る。従って、ライン２１２に
提供される差動増幅器５０４の出力は、受信器１０６によってアサートされたク
ロック伝送ライン１０４上の信号を主に含み、CGOut信号は含まない。図７を参
照して後述するように、別様に結合された入力と出力を有する同一の回路を受信
器１０６内で使用することもできることに留意されたい。
【００２０】 図５Ｂに、回線インターフェース２０４の典型的な１実施態様の回路図を示す
。信号ライン２１０と１０４への接続は、理解を明快にしかつ容易にするために
参照数字で示している。信号は、好ましくは、差動対を使用し、それらは、参照
数字「ａ」と「ｂ」で示されている。第２の増幅器５０６を形成するトランジス
タと他のコンポーネント、及び、差動増幅器５０４は、破線で囲まれたボックス
内にグループ化して示されている。残りのトランジスタ及び他のコンポーネント
は、第１の増幅器（図５Ｂではラベル表示されていない）を形成する。第２の増
幅器５０６のトランジスタのいくつかは、インピーダンス整合のためのものであ
り、それらのゲートは、従来方式でインピーダンス整合を行うために信号ライン
５２２に結合されてバイアスをかけられているということに留意されたい。差動
増幅器５０４のトランジスタのいくつかも、バイアスのためにライン５２０に結
合されている。代替実施態様では、差動増幅器５０４の出力をライン５２０に結
合して、これによって、単一の出力信号を提供することができる。さらに、代替
実施態様では、図５Ａ及び図５Ｂに示した回路の代わりに、他の種々の従来の双
方向バッファを使用することができる。
【００２１】 図６Ａ及び図６Ｂに、デコーダ２０２の２つの代替実施態様を示す。デコーダ
２０２の実施態様は、受信器１０６内の対応するエンコーダ７０４（図７及び後
の説明を参照）によって使用される信号方式のタイプに依存する。図６Ａは、受
信器１０６が、非リターンツーゼロ（NRZ）信号方式でデータを送信するときに
使用される、送信器１０６のデコーダ２０２ａの第１の実施態様のブロック図で
ある。図６Ａに示すように、遅延がケーブル遅延の関数であるために、受信器１
０６がNRZ（非リターンツーゼロ）方式でデータを送信し、送信器側で仮想的な
立ち下がりエッジにおいてデータをトグルする（本発明に従って、クロックは、
その立ち下がりエッジをランダムにトグルするので）ときは、データ遷移の相対
的な位置がどこであるかを、それが受信器側で明らかである場合でさえ、予測す
ることはできない。遅延が不明瞭であるために、デコーダ２０２ａは、クロック
伝送ライン１０４／２１２から提供されるデータをオーバーサンプルする。入力
データレートは、出力データレートと同じであるので、本発明は、ライン２１４
上のクロック信号から多相クロックを生成する。これらのクロックを使用して、
信号ライン２１２を１データ期間当たり複数回サンプリングして、データ遷移の
位置を突きとめる。遷移が検出されると、それは、データの境界として使用され
る。
【００２２】 図６Ａに示すように、デコーダ２０２ａの第１の実施態様は、好ましくは、遅
延ロックループ６０２、サンプリングユニット６０４、データ発生器、及び、遷
移検出器６０８から構成される。遅延ロックループ６０２は、ライン２１４上の
クロック信号を受信するように結合された入力を有する。同じ遅延ロックループ
を、クロック発生器２００とデコーダ２０２の両方で使用することができる。遅
延ロックループ６０２は、従来タイプのものであり、位相がシフトされたクロッ
ク信号の複数のバージョンを提供する。遅延ロックループ６０２の出力は、サン
プリングユニット６０４の各入力に結合される。サンプリングユニット６０４は
、遷移検出器６０８が、いつライン２１２上の信号をサンプリングしてラッチす
るかを制御する信号を第１の出力に生成するための制御ロジックを備える。例え
ば、サンプリングユニット６０４は、遅延ロックループ６０２からの入力で識別
される立ち上がりエッジ毎にこの制御信号を生成することができる。第１の出力
は、遷移検出器６０８の入力に結合される。サンプリングユニット６０４は、ま
た、遅延ロックループ６０２からの信号が遷移したことを示す時間信号、従って
、クロックサイクル内の時間を第２の出力に出力する。サンプリングユニット６
０４の第２の出力は、データ発生器６０６の入力に結合される。遷移検出器６０
８は、ライン２１２に結合された入力を有して、受信器１０６からの信号を受け
取る。遷移検出器６０８は、ライン２１２上の信号の遷移を検出する。遷移が生
じると、遷移検出器６０８は、その出力をアサートする。データ発生器６０６は
、サンプリングユニット６０４に結合されて、クロックサイクル内の時間を示す
信号を受信し、及び、遷移検出器６０８に結合されて、遷移がいつ生じたかを識
別する。この情報を使用して、データ発生器６０６は、遷移がいつ発生したかに
対応してビット値を出力する。例えば、遷移が、クロックの立ち下がりエッジの
時刻より前に生じ、それが５０％のデューティサイクルであった場合には、デー
タ発生器６０６は１を出力し、遷移が、クロックの立ち下がりエッジの時間より
後に生じ、データレートが１クロックサイクル当たり１ビットであった場合には
、データ発生器６０６は０を出力する。当業者には、受信器１０６によって送信
される１クロックサイクル当たりのビット数に従って、データ発生器６０６をど
のように修正することができるかについて理解しよう。データ発生器６０６の出
力は、送信器１０２による使用のためにライン２１８に提供される。
【００２３】 図６Ｂに、デコーダ２０２ａの代替実施態様を示す。受信器１０６が、リター
ンツーゼロ（RZ）方式でデータを送信するときは、入力クロックの立ち上がりエ
ッジを、データ基準ポイントとして使用するのが好ましく、それらの連続する立
ち上がりエッジの中間点の位相を生成して、この位相を、そのポイントで入力デ
ータをサンプリングするために使用する。従って、デコーダ２０２ａは、単に、
遅延ロックループ６５０とフリップフロップ６２０から構成される。遅延ロック
ループ６５０は、好ましくは、φ3のようなクロックサイクルの中間点付近に立
ち上がりエッジを有する信号を提供する。この信号は、フリップフロップ６２０
のクロック入力に結合され、これにより、フリップフロップ６２０は、クロック
サイクルの中間点近くでラッチする。フリップフロップ６２０のデータ入力は、
ライン２１２に結合されて受信器１０６によって送信されたデータ信号を受信す
る。フリップフロップ６２０のＤ出力は、データ出力を提供し、ライン２１８に
結合される。
【００２４】 デコーダ２０２を代替的に、積分器タイプの受信器として構成することができ
る。この場合、クロックの期間（または周期）が細分され、積分器は、この細分
された期間にわたって積分を実行し、その積分結果を比較する。信号が効果的に
積分され、比較のためにダンプされてデータ値が決定される。受信器 図７に、本発明に従って構成された受信器１０６の好適な実施態様を示す。受
信器１０６は、好ましくは、回線インターフェース７０６、クロック再生器７０
０、データデコーダ７０２、遅延補償器７０８、及び、戻りチャンネルエンコー
ダ７０４から構成される。
【００２５】 回線インターフェース７０６は、好ましくは、図５Ａ及び図５Ｂを参照して上
述したものと同じものである。しかしながら、受信器１０６の場合は、回線イン
ターフェース７０６は、完全にオプションであり、受信器１０６は、それがなく
ても動作することができる。回線インターフェース７０６は、信号をバッファリ
ングして、再生時により好適に使用するためにそれらをフィルタリングする。回
線インターフェース７０６は、入力、出力、及び、双方向ポートを有する。双方
向ポートはクロック伝送ライン１０４に結合される。回線インターフェース７０
６の入力は、ライン７２０に結合されて、戻りチャンネルエンコーダ７０４の出
力を受信する。回線インターフェース７０６の出力は、回線７２２に結合されて
、クロック再生器７００とデータデコーダ７０２に入力信号を提供する。理解の
容易化のために、回線インターフェース７０６に対する参照番号を図５Ａに付加
している。
【００２６】 クロック再生器７００は、入力と出力を有している。クロック再生器７００の
入力は、回線インターフェース７０６からライン７２２を介してクロック伝送ラ
イン１０４上の信号を受信するように結合される。クロック再生器７００は、伝
送ライン１０４をモニタし、信号を受信し、それらをフィルタリングし、受信器
１０６でクロック信号を生成する。クロック再生器７００の出力は、ライン７１
０に結合され、クロック信号を受信器１０６に提供する。受信器１０６は、デー
タチャンネル１０８からデータを取り出す際にこのクロック信号を使用する。ク
ロック再生器７００は、伝送ライン１０４上の信号の立ち上がりエッジのみを使
用して、受信器１０６でクロック信号を再生するということにおいて有利である
。このため、立ち下がりエッジの位置と電圧レベルを他のデータ伝送のために使
用することができる。クロック再生器７００の好適な実施態様は、信号の増幅バ
ージョンを、クロックを受信する他のディジタルロジックに供給することが可能
な単なる増幅器である。図８に、クロック再生器７００の他の実施態様を示す。
図８では、クロック再生器７００は、伝送ライン１０４に結合された入力と、ク
ロックを方形波として出力する出力とを有する位相ロックループ８００である。
位相ロックループ８００は、従来タイプのものであり、位相検出器８０２、増幅
器及びフィルタ８０４、及び、電圧制御発振器８０６を備える。これらのコンポ
ーネント８０２、８０４、８０６は、従来方式で結合されており、位相検出器８
０２の入力はライン１０４に結合されており、電圧制御発振器の出力は、クロッ
ク信号を提供すると共に、位相検出器８０２にフィードバックされている。クロ
ック再生器７００は、伝送ライン１０４上の立ち上がりエッジを検出して、それ
からクロック信号を生成することだけを必要とするので、位相ロックループの他
の種々の実施態様をクロック再生器７００として使用することができる。クロッ
ク再生器７００の代替実施態様は、また、遅延ロックループを使用することがで
きる。
【００２７】 クロック再生器７００と同様に、データデコーダ７０２は、回線インターフェ
ース７０６からライン７２２を介して伝送ライン１０４上の信号を受信するよう
に結合された入力を有する。データデコーダ７０２は、その信号をフィルタリン
グし、デコードして、ライン７１２上に出力であるデータ信号を生成する。デー
タデコーダ７０２は、また、クロック再生器７００から再生されたクロック信号
を受信するためにライン７１０に結合されたもう１つの入力を有する。これは、
クロック信号の立ち下がりエッジの位置を決定して、その立ち下がりエッジの位
置をビット値に変換することによってなされるのが好ましい。送信器１０２から
受信器１０６に送信されるデータは、クロックの立ち下がりエッジにおいて有効
である。図９を参照して、データデコーダ７０２の好適な実施態様について説明
する。データデコーダ７０２の好適な実施態様は、送信器１０２のデコーダ２０
２ｂの第２の実施態様に非常に良く似ている。データデコーダ７０２は、図９に
示されている他のコンポーネントとの結合に関してのみ異なる。データデコーダ
７０２は、遅延ロックループ６５０及びフリップフロップ６２０を備える。遅延
ロックループ６５０のクロック入力は、再生されたクロック信号を受信するため
にライン７１０に結合される。フリップフロップ６２０のデータ入力は、伝送ラ
イン１０４からフィルタリングされたデータ信号を受信するために、ライン７２
２に結合される。フリップフロップ６２０の出力は、データ出力を提供し、ライ
ン７１２に結合される。動作は、図６Ｂを参照して上述したのと同じである。
【００２８】 遅延補償器７０８は、ライン７１０に結合されて再生されたクロック信号を受
信する。遅延補償器７０８は、再生されたクロック信号を調整して、伝送ライン
１０４による伝搬遅延とクロックを再生する際の伝搬遅延を補償する。この補償
により、データを送信器１０２に送り返す時間を決めるために使用される信号は
、クロック伝送ライン１０４の送信器側における元のクロック信号に整合するタ
イミングを有するようになる。遅延補償器７０８の出力は、調整されたクロック
信号を提供すると共に、戻りチャンネルエンコーダ７０４によって使用される。
好適な実施態様では、遅延補償器７０８は、電圧制御発振器と位相検出器との間
のフィードバックループ内に遅延回路を有する位相ロックループである。このよ
うな構成では負の遅延が提供され、戻りチャンネル信号に対するクロック信号は
、伝搬遅延がある場合には、送信器１０２におけるCGOut信号のタイミングに合
致するように、前方に移動される。
【００２９】 戻りチャンネルエンコーダ７０４は、信号を生成し、それらの信号をライン７
２０及び回線インターフェース７０６を介して伝送ライン１０４上にアサートす
る。戻りチャンネルエンコーダ７０４は、ライン７１４に結合されたデータ入力
を有しており、データを戻りチャンネル上で送信するために、この入力で、制御
信号及びデータ信号を受信する。戻りチャンネルエンコーダ７０４は、また、ラ
イン７２４によって遅延補償器７０８の出力に結合されたクロック入力を有して
おり、この入力で、データのアサート及びデータ状態の変化のタイミングをとる
ための修正されたクロック信号を受信する。これらの信号は、アサートされるか
、または、送信器１０２によって提供されるクロック及びデータ信号に重畳（ス
ーパーインポーズ）される。戻りチャンネルエンコーダ７０４は、クロックの立
ち下がりエッジにおいて送信器１０２にデータを送り返し、これによって、戻り
チャンネル７０４がクロック信号にジッター（ゆらぎ）を生じるのを防止すると
いう利点を有する。より詳しくは、戻りチャンネルエンコーダ７０４は、クロッ
クの立ち上がりエッジの近くの遷移アクティビティを最小化するのみであり、立
ち上がりエッジの近くの極性を固定することによってアクティビティを最小化す
る。これは、戻りチャンネルエンコーダ７０４に遅延ロックループを備えること
によって実現される。戻りチャンネルエンコーダ７０４は、伝送ライン１０４上
にデータを配置するか、または、エッジ位置ではなく、電圧信号の形態でクロッ
ク対を配置するが、これにより、送信器１０２によるクロック信号及びデータ信
号の送信に対する干渉及び影響が低減される。
【００３０】 図１０Ａに、戻りチャンネルエンコーダの第１の実施態様７０４ａを示す。第
１の実施態様の戻りチャンネルエンコーダ７０４ａは、送信のための最小の機能
を提供する。例えば、戻りチャンネルエンコーダ７０４ａは、１ビットリンクで
ある。これは、データレートが低く、ＤＣバランスをとることができないが、デ
ータを取得する際に待ち時間が生じず（データが送信器にあると、デコードによ
る待ち時間は生じない）、また、実装も簡単であるという利点を有する。戻りチ
ャンネルエンコーダの第１の実施態様７０４ａは、立ち上がりエッジ検出器１０
０２、遅延回路１００４、及びラッチ１００８を備える。立ち上がりエッジ検出
器１００２は、ライン７２４に結合された入力を有しており、この入力で、デー
タ出力の変化のタイミングをとるための信号を受信する。立ち上がりエッジ検出
器１００２は、立ち上がりエッジを検出して、その出力を、立ち上がりエッジを
受信したときにアサートする。立ち上がりエッジ検出器１００２の出力は、遅延
回路１００４の入力に結合される。遅延回路は、例えば、クロック期間の半分だ
け、立ち上がりエッジ検出器１００２の信号出力を遅延させる。従って、遅延回
路１００４の出力は、クロックが５０％のデューティサイクルを有する場合は、
理想的な立ち下がりエッジのタイミングに一致する。遅延回路１００４の出力は
、ラッチ１００８を制御またはラッチさせるために使用される。従って、データ
は、ライン７２４上の入力タイミング信号の理想的な立ち下がりエッジにおいて
のみ状態を変化させる。ラッチ１００８は、また、データ入力とデータ出力を有
する。データ入力は、データを受信するためにライン７１４に結合され、データ
出力は、回線インターフェース７０６によるアサートのためにライン７２０に結
合される。当業者は、１サイクルにつき２ビット以上を送信器１０２に送り返す
ような場合に、他の戻りチャンネルエンコーダをどのように構成するかについて
理解しよう。
【００３１】 さらに、立ち上がりエッジ検出器１００２及び遅延回路１００４を、遅延ロッ
クループまたは位相ロックループによって置き換えることができることは当業者
には理解されようが、これについて、図１０Ｂを参照して説明する。図１０Ｂに
、戻りチャンネルエンコーダの第の２の実施態様７０４ｂを示す。戻りチャンネ
ルエンコーダの第２の実施態様７０４ｂは、遅延ロックループ６５０とフリップ
フロップ６２０を備える。この動作は、図６Ｂのものと同じであり、すでに説明
した。遅延ロックループ６５０への入力は、ライン７２４に結合されており、フ
リップフロップ６２０のデータ入力は、ライン７１４に結合されている。フリッ
プフロップ６２０のデータ出力は、ライン７２０にデータ出力を提供する。
【００３２】 戻りチャンネルエンコーダの実施態様７０４ａ、７０４ｂのいずれも、戻りチ
ャンネルを介してデータを伝送する前に、データをエンコードするためのエンコ
ーダを備えることができるということに留意されたい。４ビット／５ビットエン
コーダまたは９ビット／１０ビットエンコーダのようなエンコーダを追加するこ
とが有利である。なぜなら、これにより、１クロックサイクル当たり送信するこ
とが可能なデータ量が増加するからである。さらに、これにより、ＤＣバランシ
ング及び遷移制御も行うことができる。しかしながら、これによって、送信器及
び受信器の設計（または構成）がより複雑になり、かつ、データのアベイラビリ
ティ（または利用性）に対して待ち時間が付加される。
【００３３】 図１１Ａ、１１Ｂ、１２Ａ及び１２Ｂに、本発明の重要な信号のタイミング図
を示す。タイミング図には、１）クロック伝送ライン１０４上にアサートされる
、ライン２１０上のCGOut信号、２）クロック伝送ライン１０４上の信号、３）
ライン７１０上の再生されたクロック信号、４）ライン７１２上の再生されたデ
ータ信号、５）戻りチャンネルエンコーダ７０４によってアサートされたクロッ
ク伝送ライン１０４上の戻りチャンネル信号、が示されている。図１１Ａは、リ
ターンツーゼロ信号方式を使用する送信器１０２における信号を示している。同
様に、図１１Ｂは、伝送ライン上の信号、及び、リターンツーゼロ信号方式を使
用する受信器１０６における信号を示している。これとは対照的に、図１２Ａ及
び１２Ｂは、非リターンツーゼロ信号方式に対する信号関係を示している。図１
２Ａは、送信器１０２における信号を示しており、図１２Ｂは、受信器１０６に
おける信号を示している。
【００３４】 これらのタイミング図は、本発明の結合型クロック及び双方向データリンクの
多くの特徴を示している。第一に、送信器１０２または受信器１０６のいずれか
による遷移アクティビティ及び極性アクティビティは、CGOut信号の立ち上がり
エッジのすぐ近くで最小化、または、除去されている。第２に、送信器１０２か
ら受信器１０６へのデータの送信は、クロック信号の立ち下がりエッジの位置を
介して行われる。第３に、受信器１０６から送信器１０２へのデータの送信は、
電流または電圧レベルを調整することにより行われ、送信器１０２からのクロッ
ク信号の立ち上がりエッジの近くでは変化は起こらない。第４に、受信器１０６
によるデータ信号のアサートは、送信器１０２からの信号のエッジには影響しな
い。クロックの逓倍 本発明の重要な利点は、クロックの逓倍動作を可能とするか、しないかで、本
発明の任意の部分に対して変更を行う必要がないということである。いくつかの
ケースでは、送信器１０２と受信器１０６は、クロックを逓倍（クロック信号の
１周期内に複数のクロック信号を送信する）してクロックレートを上げることに
より、データ伝送レートを上げる能力を有する。かかる場合には、送信器１０２
は、受信器１０６に対して、受信器１０６がクロックの逓倍を処理することがで
きるかどうかについて問い合わせる。受信器１０６は、送信器１０２に対して、
処理可能なクロック逓倍のレベルを示す。次に、送信器は、可能性のある最高の
クロック逓倍レベルで送信する。クロックの逓倍では、送信器１０２は、逓倍さ
れたクロックを送信するだけであるが、受信器１０６は、その逓倍されたクロッ
クを元のピクセルクロックまで分周して、メインのデータチャンネルがクロック
を利用できるようにしなければならない。クロックの位相情報もいくつかのデー
タリンクでは重要であり、この情報も、本発明により提供されるデータリンクを
介して伝送することができる。送信器１０２では、DLL／PLLを使用して、入力ク
ロックの整数倍にクロックを逓倍する。いくつかの伝送ラインの場合は、ジッタ
ー情報が重要であるので、整数倍だけが許容される。しかしながら、これが重要
でない場合は、帯域幅を節約するために、有理数倍を使用することもできる。
【００３５】 本明細書で説明した特定のメカニズム及び技法は、本発明の原理の一応用の単
なる例示である。本発明の真の思想から逸脱することなく、上述した装置に対し
て種々の変更をなすことができる。
【図面の簡単な説明】
【図１】 本発明の結合型クロック及びデータ信号ラインを備えるシステムのブロック図
である。
【図２】 送信器の一部である、クロック発生器、デコーダ、及び、回線インターフェー
スを示すブロック図である。
【図３】 本発明に従って構成されたクロック発生器の好適な実施態様のブロック図であ
る。
【図４】 本発明のクロック発生器が生成する種々のクロック信号を示すタイミング図で
ある。
【図５Ａ】 本発明に従って構成された回線インターフェースの好適な実施態様のブロック
図である。
【図５Ｂ】 本発明に従って構成された回線インターフェースの好適な実施態様の回路図で
ある。
【図６Ａ】 本発明に従って構成された送信器におけるデコーダの第１の実施態様のブロッ
ク図である。
【図６Ｂ】 本発明に従って構成された送信器におけるデコーダの第２の実施態様のブロッ
ク図である。
【図７】 本発明に関連する受信器の一部の第１の実施態様のブロック図である。
【図８】 受信器のクロック再生器の第１の実施態様のブロック図である。
【図９】 受信器のデータデコーダの好適な実施態様のブロック図である。
【図１０Ａ】 受信器の戻りチャンネルエンコーダの第１の実施態様のブロック図である。
【図１０Ｂ】 受信器の戻りチャンネルエンコーダの第２及び代替実施態様のブロック図であ
る。
【図１１Ａ】 伝送ライン上の信号、及び、リターンツーゼロ信号方式を使用する送信器によ
り生成されるクロック信号及びデータ信号を示すタイミング図である。
【図１１Ｂ】 伝送ライン上の信号、受信器により送信されるデータ信号、及び、リターンツ
ーゼロ信号方式を使用する受信器により再生されるクロック信号及びデータ信号
を示すタイミング図である。
【図１２Ａ】 伝送ライン上の信号、及び、非リターンツーゼロ信号方式を使用する送信器に
より生成されるクロック信号及びデータ信号を示すタイミング図である。
【図１２Ｂ】 伝送ライン上の信号、受信器により送信されるデータ信号、及び、非リターン
ツーゼロ信号方式を使用する受信器により再生されるクロック信号及びデータ信
号を示すタイミング図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，Ｚ Ｗ (72)発明者 ワン，セウン，ホ アメリカ合衆国カリフォルニア州95014， クパーチノ，バブ・ロード・10131 Ｆターム(参考） 5K028 AA11 BB01 CC01 KK21 NN33 5K034 AA02 AA20 HH01 HH02 5K047 AA03 CC01 GG03 MM28 MM36 MM49 MM50 MM53

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 信号ラインを介してクロック信号とデータ信号を伝送するための装置であって
    、該装置は、クロック発生器を備え、該クロック発生器は、第１の入力、第２入
    力、及び出力を有し、出力信号の立ち下がりエッジを変調して異なるデータ値を
    示すよう動作し、該クロック発生器の前記第１の入力は、クロック信号を受信す
    るように結合されており、該クロック発生器の前記第２の入力は、伝送するデー
    タ値を示す制御信号を受信するように結合されることからなる、装置。
  2. 【請求項２】 データ信号を抜き取るためのデータデコーダであって、入力と出力を有し、前
    記入力が、前記信号ラインに結合され、前記出力が、前記信号ラインからのデー
    タを提供する、データデコーダをさらに備える、請求項１の装置。
  3. 【請求項３】 前記信号ライン上の信号をアサートして、前記信号ラインから信号を抜き取る
    ための回線インターフェースであって、入力、出力、及び双方向ポートを有し、
    該双方向ポートは、前記信号ラインに結合され、該回線インターフェースの前記
    入力は、前記クロック発生器の出力に結合され、該回線インターフェースの前記
    出力は、前記デコーダの入力に結合される、回線インターフェースをさらに備え
    る、請求項２の装置。
  4. 【請求項４】 前記回線インターフェースが、前記クロック発生器の出力を前記信号ラインに
    結合する第１の増幅器、前記信号ラインに結合された第１の入力を有する差動増
    幅器、前記クロック発生器を前記差動増幅器の第２の入力に結合する第２の増幅
    器をさらに備え、前記差動増幅器の出力が、前記回線インターフェースの出力を
    提供する、請求項３の装置。
  5. 【請求項５】 前記クロック発生器が、 入力信号から位相がシフトされた信号を出力するための、入力と複数の出力を有
    する遅延ロックループであって、前記入力が、前記クロック信号を受信するよう
    に結合される、遅延ロックループと、 複数の入力信号のうちの１つを出力として選択するための、複数の入力と１つ
    の出力を有するマルチプレクサであって、前記複数の入力は、前記遅延ロックル
    ープの各出力に結合される、マルチプレクサと、 第１の入力と第２の入力を有するラッチであって、前記第１の入力は、前記遅
    延ロックループの出力に結合され、前記第２の入力は、前記マルチプレクサの出
    力に結合される、ラッチ をさらに備える、請求項１の装置。
  6. 【請求項６】 入力と出力を有する単安定マルチバイブレータであって、前記入力は前記クロ
    ック信号を受信し、前記出力は、前記遅延ロックループの入力に結合される、単
    安定マルチバイブレータをさらに備える、請求項５の装置。
  7. 【請求項７】 前記ラッチが、交差結合された一対のNANDゲートをさらに備える、請求項５の
    装置。
  8. 【請求項８】 前記デコーダが、 入力信号から位相がシフトされた信号を出力するための、１つの入力と複数の
    出力を有する遅延ロックループであって、前記入力が、前記クロック信号を受信
    するように結合される、遅延ロックループと、 複数の入力、第１の出力及び第２の出力を有して、いつ信号をサンプリングす
    るかを制御し、及び、信号がサンプリングされた時刻を示すサンプリングユニッ
    トであって、前記複数の入力は、前記遅延ロックループの各出力に結合される、
    サンプリングユニットと、 信号にいつ遷移が生じたかを決定するための遷移検出器であって、データ入力
    、制御入力及びデータ出力を有し、前記データ入力は、前記信号ラインに結合さ
    れ、前記制御入力は、前記サンプリングユニットの第１の出力に結合される、遷
    移検出器と、 第１の入力、第２の入力、及び出力を有するデータ発生器であって、前記信号
    ライン上で遷移が発生した時に対応して、ビット値を生成するよう動作し、該デ
    ータ発生器の前記第１の入力は、前記サンプリングユニットの第２の出力に結合
    され、該データ発生器の前記第２の入力は、前記遷移検出器の出力に結合される
    、データ発生器 をさらに備える、請求項２の装置。
  9. 【請求項９】 前記デコーダが、 入力信号から位相がシフトされた信号を出力するための、第１の入力と複数の
    出力を有する遅延ロックループであって、前記入力が、前記クロック信号を受信
    するように結合される、遅延ロックループと、 制御入力、データ入力、及び、出力を有するフリップフロップであって、前記
    制御入力が、前記遅延ロックループの複数の出力の１つに結合され、前記データ
    入力が、前記信号ラインに結合される、フリップフロップ をさらに備える、請求項２の装置。
  10. 【請求項１０】 前記装置が、前記信号ラインによって受信器に結合され、前記受信器が、 前記信号ラインからクロック信号を再生するための、入力と出力を有するクロ
    ック再生器であって、前記入力が、前記信号ラインに結合される、クロック再生
    器と、 データ信号を抜き取るための第２のデコーダであって、第１の入力、第２の入
    力、及び、出力を有しており、前記第１の入力は、前記信号ラインに結合され、
    前記第２の入力は、前記クロック再生器の出力に結合され、前記出力が、前記信
    号ラインからのデータを提供する、第２のデコーダ をさらに備える、請求項１の装置。
  11. 【請求項１１】 前記受信器の前記クロック再生器が増幅器である、請求項１０の装置。
  12. 【請求項１２】 前記受信器の前記クロック再生器が位相ロックループである、請求項１０の装
    置。
  13. 【請求項１３】 前記第２のデコーダが、 入力信号から位相がシフトされた信号を出力するための、１つの入力と複数の
    出力を有する遅延ロックループであって、前記入力が、前記クロック再生器の出
    力に結合される、遅延ロックループと、 複数の入力、第１の出力及び第２の出力を有して、いつ信号をサンプリングす
    るかを制御し、及び、信号がサンプリングされた時刻を示すサンプリングユニッ
    トであって、前記複数の入力は、前記遅延ロックループの各出力に結合される、
    サンプリングユニットと、 信号にいつ遷移が生じたかを決定するための遷移検出器であって、データ入力
    、制御入力及びデータ出力を有し、前記データ入力は、前記信号ラインに結合さ
    れ、前記制御入力は、前記サンプリングユニットの第１の出力に結合される、遷
    移検出器と、 第１の入力、第２の入力、及び出力を有するデータ発生器であって、前記信号
    ライン上で遷移が発生した時に対応して、ビット値を生成するよう動作し、該デ
    ータ発生器の前記第１の入力は、前記サンプリングユニットの第２の出力に結合
    され、該データ発生器の前記第２の入力は、前記遷移検出器の出力に結合される
    、データ発生器 をさらに備える、請求項１０の装置。
  14. 【請求項１４】 前記第２のデコーダが、 入力信号から位相がシフトされた信号を出力するための、１つの入力と複数の
    出力を有する遅延ロックループであって、前記入力が、前記クロック再生器の出
    力に結合される、遅延ロックループと、 制御入力、データ入力、及び、出力を有するフリップフロップであって、前記
    制御入力が、前記遅延ロックループの複数の出力の１つに結合され、前記データ
    入力が、前記信号ラインに結合される、フリップフロップ をさらに備える、請求項１０の装置。
  15. 【請求項１５】 前記信号ライン上の信号をアサートして、前記信号ラインから信号を抜き取る
    ための第２の回線インターフェースであって、入力、出力、及び双方向ポートを
    有し、該双方向ポートは、前記信号ラインに結合され、前記出力は、前記第２の
    デコーダと前記クロック再生器の入力に結合される、第２の回線インターフェー
    スをさらに備える、請求項１０の装置。
  16. 【請求項１６】 再生されたクロック信号を調整して伝搬遅延を補償するための、入力と出力を
    有する遅延補償器であって、前記入力は、前記クロック再生器の出力に結合され
    る、遅延補償器をさらに備える、請求項１０の装置。
  17. 【請求項１７】 前記信号ライン上に信号を送信するための、第１の入力、第２の入力、及び、
    出力を有する戻りチャンネルエンコーダであって、該エンコーダの前記第１の入
    力は、伝送のためのデータを受信するよう結合され、該エンコーダの前記第２の
    入力は、前記遅延補償器の出力に結合され、該エンコーダの前記出力は、前記信
    号ラインに結合される、戻りチャンネルエンコーダをさらに備える、請求項１６
    の装置。
  18. 【請求項１８】 前記戻りチャンネルエンコーダが、 入力信号から位相がシフトされた信号を出力するための、１つの入力と複数の
    出力を有する遅延ロックループであって、前記入力が、前記遅延補償器の出力に
    結合される、遅延ロックループと、 制御入力、データ入力、及び、出力を有するフリップフロップであって、前記
    制御入力が、前記遅延ロックループの複数の出力の１つに結合され、前記データ
    入力が、前記信号ラインに結合される、フリップフロップ をさらに備える、請求項１７の装置。
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