JP2008294171A - 半導体デバイス及びその製造方法 - Google Patents

Abstract

【課題】ゲート酸化膜の信頼性の向上に寄与する新規な半導体装置の構造及び製造方法を提供すること。
【解決手段】本発明においては、ＳｉＣ基板上にＳｉをエピタキシャル成長させ、Ｓｉ上にシリコン酸化膜を形成して縦型ＭＯＳＦＥＴを形成する。具体的には、本発明に係る半導体デバイスは、ＳｉＣ基板と；前記ＳｉＣ基板の表面に形成されたＳｉエピタキシャル層と；前記Ｓｉエピタキシャル層上に形成されたＳｉ酸化膜と；前記Ｓｉ酸化膜上に形成されたゲート電極と；前記Ｓｉエピタキシャル層内に形成されたソース領域と；前記ＳｉＣ基板に接続されたドレイン電極とを備えている。
【選択図】図８

Description

本発明は、半導体装置及びその製造方法に関する。特に、ＳｉＣ基板を用いて製造されるＭＯＳＦＥＴのゲート酸化膜周辺の構造に関する。

ＳｉＣ結晶を用いた半導体デバイスは、Ｓｉ結晶を用いた半導体デバイスに比べ、高耐圧、高温動作といった特徴がある。これは、Ｃ原子が含まれることで原子間距離が短くなり、より強固な結合となり、半導体のバンドギャップが２倍以上に大きくなるためである。その結果、２倍以上の電界まで耐圧が高まり、また高温まで半導体特性が保たれる。

図１に従来の高耐圧ＳｉＣデバイスの断面を示す。図において、アルミニウムゲート２４及び、ソース電極（アルミ電極）１８はデバイスの表面側に形成され、ドレイン電極（図示せず）は基板裏面側に形成される。このような構造において、ソース・ドレイン間の縦方向で高電界の耐圧を保っており、ＳｉＣ材料の接合に数百Ｖから数十ｋＶの電圧が加わるようになっている。一方、アルミニウムゲート２４には数十Ｖの電圧が加えられ、これによってＭＯＳＦＥＴのオン・オフを制御する。この際、ゲート絶縁膜１４には最大３ＭＶ／ｃｍ程度の電界強度が加わるよう設計される。

その他、図１において、符号１０はＮ型のＳｉＣ基板；１２はＰウェル領域；１６はポリシリコンからなるゲート電極；２０はＰ＋不純物拡散領域；２２はＮ＋不純物拡散領域；２６ａ，２６ｂは層間絶縁膜を示す。

図２は、Ｎ＋不純物拡散領域２２上のゲート酸化膜１４ａ付近（図１の破線の範囲）を拡大した断面図である。酸素雰囲気での熱酸化によってシリコン酸化膜１４を形成する場合、Ｎ＋不純物拡散領域２２上のシリコン酸化膜１４ａは、Ｐウェル領域１２上及びＳｉＣ基板１０上に形成されたシリコン酸化膜１４よりも膜厚が厚くなる。このようなＮ＋不純物拡散領域２２上のシリコン酸化膜１４ａは、膜質が悪い。これは、Ｎ＋不純物（燐）が高濃度に注入された基板を酸化すると、酸化膜中に燐が取り込まれたり、酸化膜とＳｉ界面に燐が析出して酸化膜の絶縁性を低下させるためである。ゲート酸化膜の膜質の低下は、半導体素子としての歩留まりを低下させる原因となる。また、後述するように、長期信頼性の評価を行った場合も、Ｎ＋不純物拡散領域２２上のシリコン酸化膜１４ａは寿命が短く問題となる。

図３及び図４にゲート酸化膜の信頼性に関するデータを示す。本データは、４Ｈ−ＳｉＣ基板上に熱酸化膜を形成し、２５０℃で定電圧ＴＤＤＢ測定を行った結果である。図３は、高濃度の燐インプランテーション（注入）を行ってＮ＋不純物拡散領域（２２）を形成し、その上に熱酸化膜を形成した場合を示す。図４は、燐インプランテーション（注入）を行なわず、ＳｉＣ基板に熱酸化膜を形成した場合を示す。図３に示すように、Ｎ＋不純物拡散領域（２２）上の熱酸化膜（１４ａ）はＴＤＤＢ寿命が短く、ばらつきも大きいこと分かる。

図５−図７は、図１及び図２に示す従来の半導体デバイスの製造工程を示す。Ｎ型ＳｉＣ基板１０（図５（ａ）)に所望のマスク（図示せず）を施し、イオン注入することで図５（ｂ）に示すようにＰウェル領域１２を形成する。

その後、同様にイオン注入によってＮ＋不純物拡散領域２２及び、Ｐ＋不純物拡散領域２０を形成する（図５（ｃ））。ここで、必要であれば、トランジスタの閾値調整や、表面電界緩和ガードリング等を目的とした追加イオン注入を行う。使用するイオン種としては、Ｐ型領域の形成にはアルミニウム、Ｎ型領域の形成には窒素、燐等を用いる。

その後、１２００℃〜１８００℃程度の活性化熱処理を行った後、素子分離用の層間絶縁膜２６ａを形成する（図６（ｄ））。層間絶縁膜２６ａの形成には、ＣＶＤ酸化膜を形成した後に熱酸化膜を形成するのが一般的であるが、ＳｉＣ表面をより安定化させるため、最初に熱酸化膜を形成した後、ＣＶＤ酸化膜を形成することもできる。次に、図６（ｅ）に示すように、層間絶縁膜２６ａの素子領域に開口部２８を形成する。次に、熱酸化処理を行い、図６（ｆ）に示すように、シリコン酸化膜１４を素子領域に形成する。

その後、図７（ｇ）に示すように、シリコン酸化膜１４上にポリシリコンから成るゲート電極層１６を周知の方法で形成（パターニング）する。次に、図７（ｈ）に示すように、層間絶縁膜２６ｂを周知の方法で形成する。その後、図７（ｉ）に示すように、周知の方法でアルミ電極層１８，２４を形成する。

上述したように、従来の半導体デバイスの構造では、図２に示すように、Ｎ＋不純物拡散領域２２上の熱酸化膜１４ａのＴＤＤＢ寿命が短く、ばらつきも大きいという問題がある。

特許文献１には、Ｓｉ基板上にＳｉをエピタキシャル成長させて形成された縦型ＭＯＳＦＥＴの構造が開示されている。また、特許文献２には、ＳｉＣ基板上にＳｉをエピタキシャル成長させた後に酸化させてＳｉＣ基板上にシリコン酸化膜を形成する発明が開示されている。
特開平５−２４３２７５号公報 特開２００３−１２４２０８号公報

本発明は、上記のような状況に鑑みでなされたものであり、ゲート酸化膜の信頼性の向上に寄与する半導体装置の構造を提供することを目的とする。

本発明の他の目的は、ゲート酸化膜の信頼性の向上に寄与する半導体装置の製造方法を提供することにある。

本発明の特徴は、ＳｉＣ基板（１１０）上にＳｉをエピタキシャル成長（１３０）させ、Ｓｉ（１３０）上にシリコン酸化膜を形成して縦型ＭＯＳＦＥＴを形成することである。

本発明の第１の態様に係る半導体デバイスは、ＳｉＣ基板と；前記ＳｉＣ基板の表面に形成されたＳｉエピタキシャル層と；前記Ｓｉエピタキシャル層上に形成されたＳｉ酸化膜と；前記Ｓｉ酸化膜上に形成されたゲート電極と；前記Ｓｉエピタキシャル層内に形成されたソース領域と；前記ＳｉＣ基板に接続されたドレイン電極とを備えている。

本発明の第２の態様に係る半導体デバイスの製造方法は、第１導電型のＳｉＣ基板中に第２導電型のウェル領域を形成し；前記ウェル領域中に第１導電型のＳｉ層を成長させ；前記Ｓｉ層上にゲート絶縁膜を形成し；前記ゲート絶縁膜上にゲート電極を形成し；前記Ｓｉ層中に、前記ゲート電極に対して自己整合的にソース領域を形成することを特徴とする。

更に、本発明の第３の態様に係る半導体デバイスの製造方法は、第１導電型のＳｉＣ基板中に第２導電型のウェル領域を形成し；前記ウェル領域の素子形成領域に溝を形成し；前記溝に単結晶又は、多結晶シリコンを埋め込み；前記埋め込まれたシリコン部分に第１導電型のソース領域を形成することを特徴とする。

本発明によれば、ゲート酸化膜の膜質・性能が向上し、その結果、半導体デバイスの信頼性が向上するという効果がある。すなわち、本発明においては、Ｓｉエピタキシャル層上にゲート酸化膜が形成されるため、ゲート酸化膜の歩留り、信頼性が大幅に向上する。更に、ＭＯＳＦＥＴ（ソース領域）がＳｉエピタキシャル層中に形成されるため、従来に比べてオン抵抗を低減できる。

なお、上述した特許文献２は、ＳｉＣ基板とシリコン酸化膜との界面についての改善を目的とするものであり、ＳｉＣ基板−Ｓｉエピタキシャル膜−シリコン酸化膜のような構成とはなっていない。また、特許文献１においては、Ｓｉ基板を採用するものであり、本発明のようにＳｉＣ基板を採用した縦型ＭＯＳＦＥＴに特有の問題を解決するものではない。

また、製造方法の観点においては、ＳｉＣ基板上にシリコン酸化膜が形成される従来の縦型ＭＯＳＦＥＴでは、ゲート酸化膜を形成する前に加熱と共にイオンを注入することによって拡散領域を形成している。これに対して、本発明においては、Ｓｉエピタキシャル層上にゲート酸化膜を形成するため、従来のような加熱と共にイオンを注入するという工程は不要となる。このため、ゲートを形成した後にセルフアラインで拡散領域を形成することが可能となる。

図８及び図９に本発明の第１実施例に係る半導体デバイスを示す。本実施例においては、Ｐウェル領域（１１２）を形成した後に、Ｎ型のＳｉエピタキシャル膜（１３０）を形成し、このエピタキシャル層（１３０）にＭＯＳＦＥＴを形成している。図において、アルミニウムゲート１２４及び、ソース電極（アルミ電極）１１８はデバイスの表面側に形成され、ドレイン電極（図示せず）は基板裏面側に形成される。このような構造において、ソース・ドレイン間の縦方向で高電界の耐圧を保っており、ＳｉＣ材料の接合に数百Ｖから数十ｋＶの電圧が加わるようになっている。一方、アルミニウムゲート１２４には数十Ｖの電圧が加えられ、これによってＭＯＳＦＥＴのオン・オフを制御する。この際、ゲート絶縁膜１１４には最大３ＭＶ／ｃｍ程度の電界強度が加わるよう設計される。

その他、図８において、符号１１０はＮ型のＳｉＣ基板；１１２はＰウェル領域；１１６はポリシリコンからなるゲート電極；１２０はＰ＋不純物拡散領域；１２２はＮ＋不純物拡散領域；１２６ａ，１２６ｂは層間絶縁膜を示す。

図９は、Ｎ＋不純物拡散領域１２２上のゲート酸化膜１１４付近（図８の破線の範囲）を拡大した断面図である。なお、本発明において、半導体の導電型（Ｎ型、Ｐ型）については逆とすることができる。また、ＳｉＣ基板１１０としては、３Ｃ−ＳｉＣ（立方晶炭化珪素）基板、４Ｈ−ＳｉＣ基板、又は６Ｈ−ＳｉＣ基板を採用することができる。

図１０−図１２は、図８−図９に示す本発明の第１実施例に係る半導体デバイスの製造工程を示す。Ｎ型ＳｉＣ基板１１０に所望のマスク（図示せず）を施し、イオン注入することで、図１０（ａ）に示すようなＰウェル領域１１２を形成し、１２００〜１８００℃程度の活性化熱処理を行う。

次に、図１０（ｂ）に示すように、Ｎ型Ｓｉエピタキシャル膜１３０を周知の方法によって全面に形成する。その後、図１０（ｃ）に示すように、再度Ｓｉエピタキシャル領域１３０中にＰウェル領域１３２を形成し、１０００℃程度の活性加熱処理を行う。

次に、素子分離用の層間絶縁膜１２６ａを形成し、図１１（ｄ）に示すように、素子領域に開口部１２８を形成する。次に、熱酸化処理を行い、図１１（ｅ）に示すように、シリコン酸化膜１１４を素子領域に形成する。その後、図１１（ｆ）に示すように、シリコン酸化膜１１４上にポリシリコンから成るゲート電極層１１６を周知の方法で形成（パターニング）する。

次に、図１２（ｇ）に示すように、セルフアラインでＮ＋不純物拡散領域１２２のイオン注入を行い、Ｐ＋不純物拡散領域１２０を同じくイオン注入で形成する。その後、１０００℃程度の活性化を行う。ここで、使用するイオン種としては、Ｐ型領域の形成にはアルミニウム、Ｎ型領域の形成には窒素、燐等を用いる。つづいて、図１２（ｈ）に示すように、層間絶縁膜１２６ｂを形成する。その後、図１２（ｉ）に示すように、コンタクトホールを開口し、ソース及び、ゲートのアルミ電極１１８，１２４を形成する。

上記のような工程を経て製造された半導体デバイスにおいては、図９に明らかなように、Ｓｉエピタキシャル層１３０上にゲート酸化膜１１４が形成されるため、ゲート酸化膜１１４の歩留り、信頼性が大幅に向上する。従来のようにＳｉＣ上に形成される酸化膜は、一般的にＳｉ上に形成される酸化膜よりも膜質が劣る。これは、（１）ＳｉＣ結晶欠陥(非常に多い)部分で絶縁破壊することと、（２）ＳｉＣを酸化するとＣが残留して絶縁性を劣化することと、（３）イオン注入後に熱酸化するため、注入不純物の影響をうけること等による。

更に、上述した本発明の第１実施例によれば、ＭＯＳＦＥＴ（ソース領域）がＳｉエピタキシャル層１３０中に形成されるため、従来に比べてオン抵抗を低減できる。従来の構造においては、ＳｉＣ上の酸化膜の膜質が悪く、界面準位や固定電荷が酸化膜との界面に多く存在する。これらがオン状態で電子が移動する際に、電子散乱の原因となり抵抗を高くする。また、ＳｉＣは高温の熱処理で不純物を活性化する際、表面荒れを起こすことが多々あり、この部分を電子が移動する際に抵抗が高くなるとも言われている。

図１３及び図１４に本発明の第２実施例に係る半導体デバイスを示す。本実施例においては、ＳｉＣ基板２１０に形成されたＰウェル領域２１２中にＮ＋不純物拡散領域２２２及びＰ＋不純物拡散領域２２０に対応する部分を掘り込み、この掘り込んだ領域にＳｉエピタキシャル膜２３０、又はポリシリコンを埋め込んでいる。

図１３において、アルミニウムゲート２２４及び、ソース電極（アルミ電極）２１８はデバイスの表面側に形成され、ドレイン電極（図示せず）は基板裏面側に形成される。このような構造において、ソース・ドレイン間の縦方向で高電界の耐圧を保っており、ＳｉＣ材料の接合に数百Ｖから数十ｋＶの電圧が加わるようになっている。一方、アルミニウムゲート２２４には数十Ｖの電圧が加えられ、これによってＭＯＳＦＥＴのオン・オフを制御する。この際、ゲート絶縁膜１１４には最大３ＭＶ／ｃｍ程度の電界強度が加わるよう設計される。

その他、図１３において、符号２１０はＮ型のＳｉＣ基板；２１２はＰウェル領域；２１６はポリシリコンからなるゲート電極；２２０はＰ＋不純物拡散領域；２２２はＮ＋不純物拡散領域；２２６ａ，２２６ｂは層間絶縁膜を示す。

図１４は、Ｎ＋不純物拡散領域２２２上のゲート酸化膜２１４付近（図１３の破線の範囲）を拡大した断面図である。なお、本発明において、半導体の導電型（Ｎ型、Ｐ型）については逆とすることができる。また、ＳｉＣ基板１１０としては、３Ｃ−ＳｉＣ（立方晶炭化珪素）基板、４Ｈ−ＳｉＣ基板、又は６Ｈ−ＳｉＣ基板を採用することができる。

図１５−図１７は、図１３−図１４に示す本発明の第２実施例に係る半導体デバイスの製造工程を示す。図１５（ａ）に示すようなＮ型ＳｉＣ基板２１０に所望のマスク（図示せず）を施し、イオン注入することで、Ｐウェル領域２１２を形成し、１２００〜１８００℃程度の活性化熱処理を行う。次に、図１５（ｂ）に示すように、Ｐウェル領域２１２の内側部分に、後にＭＯＳＦＥＴのチャネル部分になる部分を残し、トレンチ２１２ａを形成する。次に、図１５（ｃ）に示すように、ＳｉＣ基板２１０全面にＳｉエピタキシャル膜２１２又は、ポリシリコンを形成する。

続いて、トレンチ２１２ａの内部を残し、ＣＭＰによりＳｉエピタキシャル膜２１２の上層を除去する。次に、Ｐ＋不純物拡散領域（２２０）に対応する部分を酸化膜マスク（図示せず）で保護しつつ、燐の熱拡散（ＰＳＧを形成して１０００℃で３０分間の処理）でＳｉエピタキシャル膜２１２（シリコン部分）を選択的にＮ＋不純物拡散領域２２２とする。この時、ＳｉＣ基板２１０内には燐の拡散は起こらない。その後、ボロン注入等でＰ＋不純物拡散領域２２０を形成し活性化し、図１５（ｄ）に示すような構造とする。

その後、図１６（ｅ）に示すように、素子分離用の層間絶縁膜２２６ａを形成する。層間絶縁膜２２６ａは、ＳｉＯ_２膜であり、例えば、４００℃の基板上でＴＥＯＳとＯ_２の混合ガスによるプラズマＣＶＤにより、５００Ｎｍ程度の厚さとなるように形成する。次に、図１６（ｆ）に示すように、素子領域に対応する部分に開口部２２８を形成する。次に、図１６（ｇ）に示すように、素子領域に対応する部分に熱酸化膜２１４を形成する。

次に、図１７（ｈ）に示すように、シリコン酸化膜２１４上にポリシリコンから成るゲート電極層２１６を周知の方法で形成（パターニング）する。続いて、ＣＶＤ処理により、図１７（ｉ）に示すように、ＳｉＯ_２からなる層間絶縁膜２２６ｂを形成する。その後、コンタクトホールを開口し、図１７（ｊ）に示すように、ソース及び、ゲートのアルミ電極２１８，２２４を形成する。

本実施例においては、ＳｉＣ−ＭＯＳＦＥＴのソース付近であるＮ＋不純物拡散領域２２２及び、Ｐ＋不純物拡散領域２２０をＳｉ（２３０）で形成し、その他をＳｉＣで形成している。実施例１においては、ＭＯＳＦＥＴのチャネル領域がＳｉ（１３０）であるのに対し、本実施例ではＳｉＣをＭＯＳＦＥＴのチャネルとしているため、動作温度を２００℃程度と高められるというメリットがある。

また、本実施例においては、上述した第１実施例と同様に、Ｓｉエピタキシャル層２３０上にゲート酸化膜２１４が形成されるため、ゲート酸化膜２１４の歩留り、信頼性が大幅に向上する。更に、ＭＯＳＦＥＴ（ソース領域）がＳｉエピタキシャル層１３０中に形成されるため、従来に比べてオン抵抗を低減できる。

以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。

例えば、第１実施例において、Ｓｉエピタキシャル膜１３０のＮ＋不純物拡散領域１２２及び、Ｐ＋不純物拡散領域１２０領域以外の部分を除去し、第２実施例と同様にＳｉＣのチャネル領域を有するＭＯＳＦＥＴとすることも可能である。また、Ｓｉエピタキシャル膜は、貼り合わせ技術により、良質なＳｉ単結晶とすることも可能である。

第２実施例においては、図１５（ｄ）に示すように、ゲート電極２１６の形成前にＮ＋不純物拡散領域２２２及びＰ＋不純物拡散領域２２０を形成したが、ゲート電極２１６の形成後に、それぞれイオン注入で形成しても良い。

図１は、従来の半導体デバイスの一部の構造を示す断面図である。 図２は、図１の破線で囲まれた領域の詳細な構造を示す断面図である。 図３は、ゲート酸化膜の信頼性に関するデータを示し、高濃度の燐インプランテーション（注入）を行ってＮ＋不純物拡散領域を形成し、その上に熱酸化膜を形成した場合を示す。 図３は、ゲート酸化膜の信頼性に関するデータを示し、不純物のインプランテーション（注入）を行なわず、ＳｉＣ基板に熱酸化膜を形成した場合のデータを示す。 図５（ａ）−（ｃ）は、図１及び図２に示す従来の半導体デバイスの製造工程を示す断面図であり、図６に続く。 図６（ｄ）−（ｆ）は、図１及び図２に示す従来の半導体デバイスの製造工程を示す断面図であり、図７に続く。 図７（ｇ）−（ｉ）は、図１及び図２に示す従来の半導体デバイスの製造工程を示す断面図である。 図８は、本発明の第１実施例に係る半導体デバイスの一部の構造を示す断面図である。 図９は、図８の破線で囲まれた領域の詳細な構造を示す断面図である。 図１０（ａ）−（ｃ）は、図８及び図９に示す本発明の第１実施例に係る半導体デバイスの製造工程を示す断面図であり、図１１に続く。 図１１（ｄ）−（ｆ）は、図８及び図９に示す本発明の第１実施例に係る半導体デバイスの製造工程を示す断面図であり、図１２続く。 図１２（ｇ）−（ｉ）は、図８及び図９に示す本発明の第１実施例に係る半導体デバイスの製造工程を示す断面図である。 図１３は、本発明の第２実施例に係る半導体デバイスの一部の構造を示す断面図である。 図１４は、図１３の破線で囲まれた領域の詳細な構造を示す断面図である。 図１５（ａ）−（ｄ）は、図１３及び図１４に示す本発明の第２実施例に係る半導体デバイスの製造工程を示す断面図であり、図１６に続く。 図１６（ｅ）−（ｇ）は、図１３及び図１４に示す本発明の第２実施例に係る半導体デバイスの製造工程を示す断面図であり、図１７に続く。 図１７（ｈ）−（ｊ）は、図１３及び図１４に示す本発明の第２実施例に係る半導体デバイスの製造工程を示す断面図である。

符号の説明

１１０ ＳｉＣ基板
１１２ Ｐウェル領域
１１４ ゲート酸化膜
１１６ ゲート電極
１２０ Ｐ＋不純物拡散領域
１２２ Ｎ＋不純物拡散領域
１３０ Ｓｉエピタキシャル層
２１０ ＳｉＣ基板
２１２ Ｐウェル領域
２１４ ゲート酸化膜
２１６ ゲート電極
２２０ Ｐ＋不純物拡散領域
２２２ Ｎ＋不純物拡散領域
２３０ Ｓｉエピタキシャル層

Claims (7)

1. ＳｉＣ基板と；
   前記ＳｉＣ基板の表面に形成されたＳｉエピタキシャル層と；
   前記Ｓｉエピタキシャル層上に形成されたＳｉ酸化膜と；
   前記Ｓｉ酸化膜上に形成されたゲート電極と；
   前記Ｓｉエピタキシャル層内に形成されたソース領域と；
   前記ＳｉＣ基板に接続されたドレイン電極とを備えたことを特徴とする半導体デバイス。
2. 前記ＳｉＣ基板は、３Ｃ−ＳｉＣ（立方晶炭化珪素）基板、４Ｈ−ＳｉＣ基板及び６Ｈ−ＳｉＣ基板から選択される基板であることを特徴とする請求項１に記載の半導体デバイス。
3. 第１導電型のＳｉＣ基板中に第２導電型のウェル領域を形成し；
   前記ウェル領域中に第１導電型のＳｉ層を成長させ；
   前記Ｓｉ層上にゲート絶縁膜を形成し；
   前記ゲート絶縁膜上にゲート電極を形成し；
   前記Ｓｉ層中に、前記ゲート電極に対して自己整合的にソース領域を形成することを特徴とする半導体デバイスの製造方法。
4. 前記ＳｉＣ基板は、３Ｃ−ＳｉＣ（立方晶炭化珪素）基板、４Ｈ−ＳｉＣ基板及び６Ｈ−ＳｉＣ基板から選択される基板であることを特徴とする請求項３に記載の半導体デバイスの製造方法。
5. 第１導電型のＳｉＣ基板中に第２導電型のウェル領域を形成し；
   前記ウェル領域の素子形成領域に溝を形成し；
   前記溝に単結晶又は、多結晶シリコンを埋め込み；
   前記埋め込まれたシリコン部分に第１導電型のソース領域を形成することを特徴とする半導体デバイスの製造方法。
6. 前記埋め込まれたシリコン層の上にゲート絶縁膜を形成することを特徴とする請求項５に記載の半導体デバイスの製造方法。
7. 前記ＳｉＣ基板は、３Ｃ−ＳｉＣ（立方晶炭化珪素）基板、４Ｈ−ＳｉＣ基板及び６Ｈ−ＳｉＣ基板から選択される基板であることを特徴とする請求項５又は６に記載の半導体デバイスの製造方法。

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