JP2008172199A - オンチップ電流測定方法及び半導体集積回路 - Google Patents

Abstract

【課題】チップが通常動作している状態での回路ブロックの電流を測定するための技術を提供する。
【解決手段】所定の機能を有する回路ブロック（Ｃ１）と、この回路ブロックに対して動作用電源を供給可能な電源スイッチ（ＰＳＷ１）と、この電源スイッチがオンされた状態における電源スイッチの端子間電圧及び電源スイッチのオン抵抗とに基づいて、上記回路ブロックに流れる電流を求める電流測定回路（１００）とを含んで半導体集積回路を構成する。上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧及び上記電源スイッチのオン抵抗とに基づいて、上記回路ブロックに流れる電流を求めることにより、チップが通常動作している状態での回路ブロックの電流測定が可能になる。
【選択図】図１

Description

本発明は、半導体チップ（以下、単に「チップ」という）の動作時における回路ブロックの電流の測定技術に関する。

近年、半導体プロセス技術の向上により、最小加工寸法の微細化がますます進展している。この結果、１つのチップに搭載されるトランジスタ数は増大し、コンピュータの主要機能が１つのチップに埋め込まれたＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）が一般的になってきた。ＳｏＣとは、マイクロプロセッサ、インターフェースコントローラ、マルチメディア信号処理プロセッサ、メモリなどの機能ブロック（回路ブロック）が１チップに集積されたもので、実装に必要な面積が縮小し、コストも同等の機能を持つ複数チップによるシステムに比べて格段に抑えられる。高集積化が進んだＳｏＣでは、その一方、トランジスタ数の増加に伴い、消費電流が増大する問題が発生している。消費電流の増加は、チップの熱発生量を増加させ、チップの信頼性を低下させる。また、携帯機器等では、バッテリー駆動時間を低下させる。チップに集積されるトランジスタ数が増加したことと、微細化に伴うトランジスタのリーク電流が増大したことが、消費電流を増大させた大きな原因である。消費電流の種類は、ＤＣ電流とＡＣ電流の２種類に分けることができる。ＤＣ電流は、所謂リーク電流であり、回路が動作していない状態においても、電源電圧が供給されていれば流れる電流である。一方、ＡＣ電流は、トランジスタの充放電電流であり、回路が動作をしているときに消費する電流（動作時電流）である。従来、消費電流を低減するためには、如何にしてリーク電流を低減するか、ということに注力してきた。以下には、ＳｏＣにおけるリーク電流の低減手法を例として述べる。

ＳｏＣは、機能毎に分割された回路ブロックの集合体である。ある瞬間におけるＳｏＣの動作状態を見てみれば、すべての回路が動作しているわけではない。これは、要求された機能を満たす回路ブロックのみ動作していれば良いからである。そこで、使用していない回路に対する電源供給を遮断することで、その回路ブロックのリーク電流を無くすことができる。本手法は、例えば特許文献１で述べられている。

また、解析やテスト、或いは制御へのフィードバックを目的に、どの回路ブロックでどれだけ電流が流れているのかを測定する技術も必要である。これらは、特許文献２，３で述べられている。特許文献２では、電源線と各回路間および接地線と各回路間の少なくともいずれか一方にスイッチ手段を設け、各回路の消費電流を測定する際には、上記スイッチ手段を遮断状態にし、スイッチ手段の両端に設けたパッド間に測定機器を接続して消費電流を測定する手法が記載されている。特許文献３では、各サブ回路に設けられた該サブ回路の電流を遮断するスイッチ手段と、該サブ回路の電源電流を検出する検出手段と、該検出手段の出力に応じて上記スイッチ手段を制御するテスト手段とを有することが記載されている。

昨今は、ＳｏＣに要求される機能が拡大し、ある瞬間を見たときに動作しているトランジスタ数が増加し、その結果、動作時の電流も無視できないほど大きくなりつつある。特に、携帯機器等では、少しでも消費電流を低減したい要求があるため、リーク電流と同様に、動作時電流の低減が重要である。また、どの回路ブロックでどれだけ動作時電流を消費しているかを測定する手法も同様に重要になっている。

特開２００３−２１８６８２号公報 特開昭６３−９３１４２号公報 特開平５−２８８７９８号公報

これまでの動作時電流の測定では、チップの電源ピンに流れる電流を外部の測定器で測定することが多かった。しかし、この手法では、チップ全体の動作時電流を測定することは可能であるが、チップのテストモード以外の動作（通常動作）における回路ブロックの電流（「オンチップ電流」という）を測定することができない。この点に関しては、上記特許文献１〜３においても解決されていない。

本発明の目的は、チップが通常動作している状態での回路ブロックの電流を測定するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、所定の機能を有する回路ブロックと、上記回路ブロックに対して動作用電源を供給可能な電源スイッチとを有する場合に、上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧を求め、上記電源スイッチの端子間電圧及び上記電源スイッチのオン抵抗に基づいて上記回路ブロックに流れる電流を算出する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、チップが通常動作している状態での回路ブロックの電流を測定することができるようになる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係るオンチップ電流測定方法は、所定の機能を有する回路ブロック（Ｃ１）と、上記回路ブロックに対して動作用電源を供給可能な電源スイッチ（ＰＳＷ１）と、を含む半導体集積回路（ＳｏＣ）において、上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧を求める第１処理と、上記電源スイッチの端子間電圧及び上記電源スイッチのオン抵抗に基づいて上記回路ブロックに流れる電流を算出する第２処理とを設ける。

上記の構成によれば、上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧が求められ、上記電源スイッチの端子間電圧及び上記電源スイッチのオン抵抗に基づいて上記回路ブロックに流れる電流が算出される。それにより、チップが通常動作している状態での回路ブロックの電流測定が可能になる。

〔２〕このとき、上記第２処理で得られた電流算出結果を上記半導体集積回路の外部端子を介して外部に出力することで、上記電流算出結果の外部モニタが可能になる。

〔３〕別の観点によれば、所定の機能を有する回路ブロック（Ｃ１）と、上記回路ブロックに対して動作用電源を供給可能な電源スイッチ（ＰＳＷ１）と、上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧及び上記電源スイッチのオン抵抗とに基づいて、上記回路ブロックに流れる電流を求める電流測定回路（１００）とを含んで半導体集積回路を構成する。

上記構成の半導体集積回路によれば、電流測定回路は、上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧及び上記電源スイッチのオン抵抗とに基づいて、上記回路ブロックに流れる電流を求める。それにより、チップが通常動作している状態での回路ブロックの電流測定が可能になる。

〔４〕このとき、上記電流測定回路は、上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧をそれに応じた電流に変換するための増幅器（Ａｍｐ１）と、上記増幅器の出力信号をディジタル信号に変換するためのＡＤコンバータ（ＡＤＣ１）と、上記ＡＤコンバータの変換出力に基づいて、上記回路ブロックに流れる電流を算出可能な演算回路（ＤＳＰ１）とを含んで構成することができる。

〔５〕上記回路ブロックとそれに対応する上記電源スイッチとが複数組設けられるとき、上記増幅器は、上記電源スイッチに対応して複数個配置される。

〔６〕上記増幅器が上記電源スイッチに対応して複数個配置される場合、上記電流測定回路は、上記複数の増幅器の出力信号を選択的に上記ＡＤコンバータに出力可能なマルチプレクサ（ＭＵＸ１）を含んで構成することができる。そのように構成することで、上記ＡＤコンバータや上記演算回路を上記複数の増幅器で共有することができる。

〔７〕また、上記ＡＤコンバータや上記演算回路を上記複数の増幅器で共有可能とするため、上記電流測定回路は、上記複数の増幅器を制御することにより、上記複数の増幅器の出力信号を選択的に上記ＡＤコンバータに出力可能なコントローラ（ＣＴＬ２）を含んで構成することができる。

〔８〕上記電流測定回路は、上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧をそれに応じた発振周波数に変換するための電圧周波数変換回路（ＶＦＣ１）と、上記電圧周波数変換回路の出力信号をそれに応じた電圧に変換するための周波数電圧変換回路（ＦＶＣ）と、上記周波数電圧変換回路の変換出力に基づいて、上記回路ブロックに流れる電流を算出可能な演算回路（ＤＳＰ２）とを含んで構成することができる。

〔９〕上記回路ブロックとそれに対応する電源スイッチとが複数組設けられるとき、上記電圧周波数変換回路は、上記電源スイッチに対応して複数個配置することができる。

〔１０〕さらに別の観点によれば、所定の機能を有する回路ブロック（Ｃ１）と、電源電圧を降圧するためのトランジスタ（ＭＰ３）を備え、基準電圧に基づいて上記トランジスタのオン抵抗を制御することによって上記回路ブロックの動作用電圧を形成するためのレギュレータ（Ｒｅｇ１）と、上記トランジスタを介して上記回路ブロックに上記動作用電圧が供給された状態で、上記トランジスタのドレイン・ソース間電圧に基づいて上記回路ブロックに流れる電流を求める電流測定回路（１００）とを含んで半導体集積回路を構成する。

上記構成の半導体集積回路によれば、電流測定回路は、上記トランジスタを介して上記回路ブロックに上記動作用電圧が供給された状態で、上記トランジスタのドレイン・ソース間電圧に基づいて上記回路ブロックに流れる電流を求める。それにより、チップが通常動作している状態での回路ブロックの電流測定が可能になる。

〔１１〕上記電流測定回路は、上記トランジスタを介して上記回路ブロックに上記動作用電圧が供給された状態における上記トランジスタのドレイン・ソース間電圧をそれに応じた電流に変換するための増幅器（Ａｍｐｎ１）と、上記増幅器の出力信号をディジタル信号に変換するためのＡＤコンバータ（ＡＤＣ１）と、上記ＡＤコンバータの変換出力に基づいて、上記回路ブロックに流れる電流を算出可能な演算回路（１００）とを含んで構成することができる。

〔１２〕上記回路ブロックとそれに対応する上記レギュレータとが複数組設けられるとき、上記増幅器は、上記レギュレータに対応して複数個配置することができる。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

尚、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、半導体集積回路装置を構成する各構成要素や各信号名などは、これらに付された符号のみを用いて説明する場合もある。

図１５には、本発明にかかる半導体集積回路の一例とされるＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）が示される。図１に示されるＳｏＣは、特に制限されないが、公知の半導体集積回路製造技術により、例えば単結晶シリコン基板などの一つの半導体基板に形成される。このＳｏＣは、ユーザシステムにおいて、外部メモリＭＥＭに結合されており、ＳｏＣの内部論理回路ＬＣによって、上記外部メモリＭＥＭのアクセスが可能とされる。

図１には、上記内部論理回路ＬＣの構成例が示される。

上記内部論理回路ＬＣは、複数の電源領域Ａｒｅａ１，Ａｒｅａ２，…，ＡｒｅａＮと、上記複数の電源領域Ａｒｅａ１，Ａｒｅａ２，…，ＡｒｅａＮに含まれる回路ブロックＣ１に流れる電流を測定するための電流測定回路１００とを含む。上記複数の電源領域Ａｒｅａ１，Ａｒｅａ２，…，ＡｒｅａＮに含まれる回路ブロックＣ１は、特に制限されないが、ＣＰＵ（中央処理装置）、ベースバンドプロセッサ、アプリケーションプロセッサ、メモリ、あるいは割り込み処理コントローラなどのように、それぞれ所定の機能を有する機能モジュールとされる。

電源領域Ａｒｅａ１，Ａｒｅａ２，…，ＡｒｅａＮは、高電位側電源（ＶＤＤ）と、他の電源領域で使用される電源とはそれぞれ異なるグランド電源ＶＳＳが互いに独立して供給される。また、これらの電源領域は、各電源領域に設けられた電源スイッチ（Ａｒｅａ１ではＰＳＷ１）をそれぞれ個別的に制御することで、回路ブロックＣ１毎の電源遮断が可能とされる。電源スイッチは、特に制限されないが、ｎチャネル型ＭＯＳトランジスタとされる。上記電流測定回路１００は、増幅器Ａｍｐ１〜ＡｍｐＮ、マルチプレクサＭＵＸ１、ＭＵＸコントローラＣＴＬ１、ＡＤ（アナログ・ディジタル）コンバータＡＤＣ１、ディジタルシグナルプロセッサＤＳＰ１、リードオンリメモリＲＯＭ１を含む。一般に、上記増幅器Ａｍｐ１〜ＡｍｐＮや、ＡＤＣ１は、アナログ回路とされる。上記増幅器Ａｍｐ１〜ＡｍｐＮは、対応する電源領域Ａｒｅａ１，Ａｒｅａ２，…，ＡｒｅａＮにおける電源スイッチＰＳＷ１がオンされた場合に、ドレイン・ソース間に電流Ｉが流れることによって生ずる端子電圧を、それに応じた電流に変換する機能を有する。マルチプレクサＭＵＸ１は、上記増幅器Ａｍｐ１〜ＡｍｐＮの出力端子を選択的に後段のＡＤコンバータＡＤＣ１に結合する。この動作は、ＭＵＸコントローラＣＴＬ１によって制御される。上記ＡＤコンバータＡＤＣ１の出力信号は、後段のディジタルシグナルプロセッサＤＳＰ１に伝達される。このディジタルシグナルプロセッサＤＳＰ１は、上記ＡＤコンバータＡＤＣ１の出力信号に基づいて上記電源領域Ａｒｅａ１，Ａｒｅａ２，…，ＡｒｅａＮにおける電源スイッチＰＳＷ１に流れる電流、すなわち、対応する回路ブロックＣ１に流れる電流を算出する。ＲＯＭ１には、設計時に既知である電源スイッチのオン抵抗Ｒや、設計時に既知である増幅器の増幅係数αの情報が記憶されている。そして電流を算出において、必要に応じてＲＯＭ１の記憶情報が参照される。ＲＯＭ１は、マスクロムなどのリードオンリメモリ、或いはフラッシュメモリ等の不揮発性メモリで構成されてもよい。ディジタルシグナルプロセッサＤＳＰ１の出力信号Ｄｏｕｔ１は、ＳｏＣの外部端子Ｏｕｔｐｕｔを介して外部出力可能とされる。また、ディジタルシグナルプロセッサＤＳＰ１の出力信号Ｄｏｕｔ１は、必要に応じて上記源領域Ａｒｅａ１，Ａｒｅａ２，…，ＡｒｅａＮに伝達され、フィードバック制御に利用することができる。例えば、電源領域ＡｒｅａＮが割り込み処理コントローラであれば、規格以上の電流値が流れていた場合、別電源領域に搭載されているＣＰＵに通知して、チップ全体の電源供給電圧や、動作周波数、あるいは処理タスク数等を調節して、電流値を規格以下に低減するよう制御することが可能になる。

本例では、チップが通常動作をしている最中においても、各回路ブロックＣ１に流れる電流を以下のように測定できる。

回路ブロックＣ１に流れる電流は、電源スイッチＰＳＷ１で一旦集約される。そこで、電源スイッチを流れる電流Ｉを測定することで、回路ブロックＣ１に流れる電流を求めることができる。従来技術においても回路ブロックに流れる電流を測定するために電源スイッチが使用されてきたが、それは、あくまでも被測定回路ブロックの選択用として機能させていた。そのため、測定したい回路ブロックの電源スイッチのみオン或いはオフさせて、その回路ブロックだけを動作させた。つまり、チップが通常動作（一般に通常動作では、複数の回路ブロックが動作する）状態の場合は、個々の回路ブロックの電流測定ができない。しかし、本例によれば、すべて、あるいは、一部の電源領域に電源を供給して、チップを通常動作させながら、個別の回路ブロックＣ１の電流測定が可能になる。

ここで本例における電流測定の手順を、図６のフローチャートに従って説明する。

先ず、測定対象とされる回路ブロックＣ１に対応する電源スイッチＰＳＷ１をオンする（ＳＴ１）。これにより、電源スイッチＰＳＷ１に動作電流Ｉが流れ、電源スイッチＰＳＷ１のオン抵抗によって電圧降下を生ずる（ＳＴ２）。この電圧降下により、電源スイッチＰＳＷ１における回路ブロック側のノード（Ｖｄ）と、グラウンド電位側のノード（Ｖｓ）間の電圧は、対応する増幅器Ａｍｐ１に伝達され、この増幅器Ａｍｐ１において、電圧電流変換が行われる（ＳＴ３）。そして、増幅器Ａｍｐ１の出力信号がマルチプレクサＭＵＸ１により選択的にＡＤコンバータＡＤＣ１に伝達され（ＳＴ４）、それがディジタル信号に変換されてから（ＳＴ５）、ディジタルシグナルプロセッサＤＳＰ１に伝達される。ディジタルシグナルプロセッサＤＳＰ１では、電源スイッチＰＳＷ１の端子電圧と、電源スイッチＰＳＷ１のオン抵抗とに基づいて電源スイッチＰＳＷ１に流れる電流、すなわち、回路ブロックＣ１に流れる電流を算出する（ＳＴ６）。電源スイッチＰＳＷ１のオン抵抗の情報は、ＲＯＭ１に予め格納されており、それがディジタルシグナルプロセッサＤＳＰ１によって参照される。回路ブロックＣ１に流れる電流は、電源スイッチの回路ブロック側のノード（Ｖｄ）と、グラウンド電位側のノード（Ｖｓ）間の電圧を、設計時に既知である電源スイッチ（ＰＳＷ１）のオン抵抗で割ることで求めることができる。上記の電流測定においては、すべての電源領域の電源スイッチがオンのままでも構わないため、チップ通常動作時における各回路ブロックの電流測定が可能になる。上記ディジタルシグナルプロセッサＤＳＰ１での演算結果は、内部回路へフィードバックされたり、外部端子Ｏｕｔｐｕｔを介して外部出力される（ＳＴ７）。

実チップにおけるＶｄ−Ｖｓ間の電圧は、電源スイッチＰＳＷ１のオン抵抗が小さいことから、１０ｍＶ程度とシグナル強度が小さいことが予想される。そのため、このままこのシグナルをチップ内で引き回すとノイズが混入する恐れがある。そこで、増幅器Ａｍｐ１〜ＡｍｐＮを対応する回路ブロックの近傍に設置することによって、電源スイッチとそれに対応する増幅器Ａｍｐ１〜ＡｍｐＮまでの信号伝達経路の長さを可能な限り短くすると良い。こうすることで、多少ノイズが混入したとしても、精度の高い電流測定が可能になる。

図２には、上記増幅器Ａｍｐ１〜ＡｍｐＮの構成例が示される。

本増幅器は、大きく分けて、Ｏｕｔ１で入力される電圧を電圧変換するソースフォロア回路ＳＦ１と、電圧を電流信号に変換するｐチャネル型ＭＯＳトランジスタＭＰ１、ＭＰ２から形成されるカレントミラー回路ＣＭから構成される。この回路の増幅率αは、おおよそｐチャネル型ＭＯＳトランジスタＭＰ１とＭＰ２の素子寸法比で表すことができる。Ｖｂｉａｓ１は、ＳＦ１を動作させるためのバイアス信号である。ＭＮ１は、ＳＦ１の出力電圧信号を電流信号に変換するためのＮチャネル型ＭＯＳトランジスタである。本増幅器はアナログ回路であるため、電源電圧は、ディジタル回路のＶＤＤよりも高い電圧であるＶＣＣ（約３Ｖ）が与えられる。

図３には、上記ＳｏＣにおける主要部のレイアウトが示される。

電源領域はＡｒｅａ１〜Ａｒｅａ５の５個から構成されている。基本的に電源スイッチ（ＰＳＷ１〜ＰＳＷ５）は各回路ブロックの両脇に存在する。各電源領域は、所謂ディジタル回路からできており、増幅器Ａｍｐ１〜ＡｍｐＮ（アナログ回路）はアナログ回路（Ａｎ１〜Ａｎ５）近傍に設置される。こうすることで、チップ内において微弱な信号を引き回す距離を短くすることができ、精度の高い測定が可能になる。ＡＤコンバータＡＤＣ１はチップで共有することが可能であるため、チップのある一箇所に設置される。ＤＳＰ１は、電源領域Ａｒｅａ１〜Ａｒｅａ５の何れかに設けることができる。

図４には、上記電源スイッチ周辺のレイアウトが示される。

図４において、ｘ方向に伸びる配線は、第１メタル層Ｍ１で配線されており、ＶＤＤ電源線ＶＤＤＭ１と仮想グランド(ＶＳＳＭ)電源線ＶＳＳＭＭ１が配線される。ＶＳＳＭは、後述する電源スイッチにより真のグランド（ＶＳＳ）と遮断可能な電源線である。ｙ方向に伸びる配線はｘ方向に配線される第１メタル層とは別の、例えば第２メタル層Ｍ２で配線される。ＶＤＤとＶＳＳＭは、電源領域に大域的に配線されるため、規則的な縦幹線（ＶＤＤＭ２、ＶＳＳＭＭ２）を接続することで低抵抗化を図る。本図では、それぞれ１本しか図示されていないが、内部の論理回路の動作速度などで必要量の電流を供給した際の電圧降下を規定値以内に収めるために、規則的かつ最適に配置される。電源領域内には標準セルと呼ばれるインバータ回路（ＩＮＶ）や否定論理積回路（ＮＡＮＤ）、否定論理和回路（ＮＯＲ）、フリップフロップ（ＦＦ）といった基本的な回路のレイアウトが敷き詰められる。電源スイッチＰＳＷは、ドレイン側拡散層ＤＩＮＶ、ゲートＧＡＴＥ１、ソース側拡散層ＳＩＮＶから形成される。また、ＰＳＷは通常ＮＭＯＳで形成される。ＤＩＮＶは、ＶＳＳＭＭ１とコンタクトで接続されており、ＳＩＮＶは、新のグラウンドＶＳＳとコンタクトで接続されている。図１におけるＶｄノードに相当するのが、ＶＳＳＭであり、Ｖｓノードに対応するのがＶＳＳになる。通常、ＶＳＳや、ＶＳＳＭは規則的な縦幹線と接続されているためインピーダンスが低くなっている。このため、ＶｄやＶｓのプローブポイントは、ＶＳＳ、ＶＳＳＭでそれぞれ１点あれば十分である。その一方、複数点プローブポイントを設けることのメリットは、電源領域内で生じる僅かな電圧誤差を吸収可能になることである。

一般に、電源スイッチのゲート酸化膜は電源領域内の標準セルよりも厚く形成されている。電源スイッチをオフするときは、ＧＡＴＥ１をローレベル（０Ｖ）に、オンするときはハイレベル（約１.５Ｖ）に設定する。こうすることで、仮想グラウンドＶＳＳＭと新のグラウンドＶＳＳの接続関係を制御する。

図５には、図４におけるＡ−Ａ'、Ｂ−Ｂ'の断面が示される。

図５（ａ）は、Ａ−Ａ'の断面を示している。Ｐ型基板（Ｐｓｕｂ）上に形成されたＮ型ウェル（Ｎｗｅｌｌ）と、Ｎｗｅｌｌ上に形成されたＰ型ウェル（ＰＷ１、Ｐｗｅｌｌ）からなる３重ウェル構成になっている。電源スイッチはＰＷ１に形成されるＮチャネル型ＭＯＳトランジスタである。素子分離領域（ＳＴＩ）を経て、電源領域内の標準セルの一部分に当たるＰＭＯＳが形成される。それぞれ、ＧＰ、ＤＰ、ＳＰは、ゲート、ドレイン、ソースに相当する。

図５（ｂ）は、図４のＢ−Ｂ'の断面を示している。前述同様に３重ウェルであり、電源スイッチの構成も同じである。ＳＴＩを介して形成されるのは、標準セルの一部分に当たるＮＭＯＳである。それぞれ、ＧＮ、ＤＮ、ＳＮは、ゲート、ドレイン、ソースに相当する。

上記の例によれば、以下の作用効果を得ることができる。

（１）機能毎に分割された回路ブロックの集合体であるＳｏＣにおいて、チップが通常動作状態の下、各回路ブロックで消費される電流値を評価、測定及び解析することが可能になる。また、測定した電流値を元に、チップ制御へのフィードバックを可能にすることで、チップの信頼性を向上させることが可能になる。

（２）実チップにおけるＶｄ−Ｖｓ間の電圧は、電源スイッチＰＳＷ１のオン抵抗が小さいことから、１０ｍＶ程度とシグナル強度が小さいことが予想されるが、増幅器Ａｍｐ１〜ＡｍｐＮを対応する回路ブロックの近傍に設置し、電源スイッチとそれに対応する増幅器Ａｍｐ１〜ＡｍｐＮまでの信号伝達経路の長さを可能な限り短くすることによって、多少ノイズが混入したとしても、精度の高い電流測定を行うことができる。

（３）回路ブロックに規格以上の電流が流れ続けた場合、チップの熱発生量が増大し、チップの信頼性を低下させることになるため、上記のように通常動作時における回路ブロックの電流を測定することは、チップの信頼性向上にも役立つ。また、通常動作時における各回路ブロックの電流が測定可能になるため、チップの評価解析が容易になる。

図７には、上記ＳｏＣにおける主要部の別の構成例が示される。

図７に示される構成が図１に示されるのと大きく相違するのは、マルチプレクサＭＵＸを省略し、コントローラＣＴＬ２から制御線ＳＩＧにより、増幅器Ａｍｐｃ１〜ＡｍｐｃＮを直接制御することにより、マルチプレクサＭＵＸを省略している点である。例えば、Ａｍｐｃ１を動作させたい場合、Ａｍｐｃ１に入力されるＳＩＧのみハイレベルにして、他の制御線ＳＩＧをローレベルにすればよい。

図８には、図７における増幅器Ａｍｐｃ１の構成例が示される。尚、他の増幅器も同様に構成される。

電源領域Ａｒｅａ１から出力されるＶｄ、Ｖｓ電圧信号のＯｕｔ１、Ｏｕｔ２が増幅器に入力されるのは、図２に示されるのと同様である。また、増幅器本体ＡＭＰの構成は、図２に示されるのと同様である。図７に示される構成では、新たに増幅器の電源ＶＣＣと、グラウンド間に電源スイッチ（ＰＳＷＡＤ、ＰＳＷＡＳ）を設置したり、増幅器のスイッチ（ＳＷ１）を設けている。例えば、Ａｒｅａ１が選択された場合、信号線ＳＩＧ１がハイレベルになり、ｎチャネル型ＭＯＳトランジスタＰＳＷＡＤ、ＰＳＷＡＳはオンし、増幅器ＡＭＰに電源が供給される。またこのとき、スイッチＳＷ１がオンして、増幅器ＡＭＰの出力信号が出力端子ＡｏｕｔＸから出力される。一方、信号線ＳＩＧ１がローレベルになると、ｎチャネル型ＭＯＳトランジスタＰＳＷＡＤ、ＰＳＷＡＳはカットオフされ、増幅器ＡＭＰに電源が供給されなくなる。また、スイッチＳＷ１もオフされ、不定信号がＡｏｕｔＸに出力されるのが防止される。

このような構成により、被測定電源領域に接続された増幅器ＡＭＰのみ動作状態にでき、他の増幅器で消費される電流を抑制可能になるので、ＳｏＣにおける消費電力の低減を図ることができる。

図９には、上記ＳｏＣにおける主要部の別の構成例が示される。

図９に示される構成が図１に示されるのと大きく相違するのは、図１における増幅器に代えて、電圧周波数変換回路ＶＦＣ１，ＶＦＣ２，…，ＶＦＣＮを設け、各電源領域に必要であったアナログ回路領域を削減した点にある。各電圧周波数変換回路ＶＦＣ１，ＶＦＣ２，…，ＶＦＣＮから信号Ａｏｕｔｆ１，Ａｏｕｔｆ２が出力され、それが、後段のマルチプレクサＭＵＸ２によって選択的に周波数電圧変換回路ＦＶＣに供給される。マルチプレクサＭＵＸ２の動作はコントローラＣＴＬ３によって制御される。電圧周波数変換回路ＶＦＣ１，ＶＦＣ２，…，ＶＦＣＮは、それぞれ入力された電圧に応じた周波数で発振する。周波数電圧変換回路ＦＶＣは、入力された信号の周波数に応じて、それを電圧に変換する。周波数電圧変換回路ＦＶＣの出力電圧は、後段のＤＳＰ２に供給される。

電圧周波数変換回路ＶＦＣを使用する場合、各電源流域から入力される信号は３系統になる。すなわち、高電位側電源ＶＤＤからの電圧レベル信号Ｏｕｔ３、及び電源スイッチＰＳＷ１の両端信号Ｏｕｔ４、Ｏｕｔ５である。電圧レベル信号Ｏｕｔ３が必要な理由は、電圧周波数変換回路の特性としてＶｄ−Ｖｓ間程度の小さな電圧では動作しないためである。本３系統の信号の処理の手法を以下に述べる。

図１０には、上記電圧周波数変換回路ＶＦＣ１の構成例が示される。尚、他の電源領域における電圧周波数変換回路も同様に構成される。

上記電圧周波数変換回路ＶＦＣ１は、インバータＩＮＶを奇数個接続したリングオシレータを２基持っている。このリングオシレータは、供給される電源電圧（ｐチャンネル型ＭＯＳトランジスタのソース電位）と、グラウンド電圧（ｎチャネル型ＭＯＳトランジスタのソース電位）の差にほぼ比例した周波数で発振することが知られている。そこで、高電位側電源ＶＤＤとノードＶｄ電圧、高電位側電源ＶＤＤとノードＶｓ電圧を入力として、それぞれの差分電圧を周波数に変換して出力する。最終的には、その周波数の差分から
、Ｖｄ−Ｖｓ電圧間の差分を算出して、電源スイッチＰＳＷ１に流れる電流を求める。

図１０における上段のリングオシレータの入力は、Ｏｕｔ３（ＶＤＤ）、Ｏｕｔ４（Ｖｄ）であり、図１０における下段のリングオシレータの入力はＯｕｔ３（ＶＤＤ）、Ｏｕｔ５（Ｖｓ）となる。出力Ａｏｕｔｆ１〜Ａｏｕｔｆ２には、それぞれの電圧差分にほぼ比例した周波数で振動する波形が出力される。尚、電圧周波数変換回路ＶＦＣ１から出力される信号がリングオシレータの発振信号であるため、多少ノイズが混入したとしても、その周波数に与える影響が小さいことから、精度の高い電流測定が可能になる。出力Ａｏｕｔｆ１〜Ａｏｕｔｆ２は、マルチプレクサＭＵＸ２を介して、周波数電圧変換回路ＦＶＣに入力される。

図１１には、上記周波数電圧変換回路ＦＶＣの構成例が示される。

上記周波数電圧変換回路ＦＶＣにおいて、入力された信号Ａｏｕｔｆ１とＡｏｕｔｆ２は、内部の周波数電圧変換回路ＦＶＣＣで、周波数に依存した電圧に変換される。また、それらの電圧は、後段の増幅器ＡＭＰで電流に変換され、さらに後段のＡＤコンバータＡＤＣでディジタルの信号に変換される。つまり、ＤＳＰｉｎ１に出力される信号は、ＶＤＤ−Ｖｄ間の電圧情報であり、ＤＳＰｉｎ２に出力される情報は、ＶＤＤ−Ｖｓ間の電圧情報である。これらの情報に基づいて、ディジタルシグナルプロセッサＤＳＰ２は、Ｖｄ−Ｖｓ間の電圧を算出し、以下、図１に示される場合と同様に、被測定対象の電源スイッチに流れる電流値を算出する。

上記の構成によれば、各電源領域に併設されるＶＦＣ回路を標準セルで形成できることであり、チップの面積を低減できる。また、ＶＦＣから出力される情報が周波数であるため、ノイズの影響を受けにくく、精度の高い電流測定が可能になる。

図１２には、上記ＳｏＣにおける主要部の別の構成例が示される。

図１２に示される構成が図１に示されるのと大きく相違するのは、各電源領域における回路ブロックＣ１への電源供給がレギュレータＲｅｇ１によって行われており、このレギュレータＲｅｇ１を介して回路ブロックＣ１の電流測定を行っている点である。レギュレータが使用される場合、論理回路の高電位側電源電圧ＶＤＤよりも、高い電源電圧であるＶＣＣが使用される。

図１３には、電源領域Ａｒｅａ１におけるレギュレータの構成例が示される。尚、他の電源領域におけるレギュレータも同様に構成される。

レギュレータＲｅｇ１は、基準電圧発生回路ＶＲＥＦＣと、オペアンプ（演算増幅器）ＯＰＡｍｐ、ｐチャネル型ＭＯＳトランジスタＭＰ３が結合されて成る。ノードＶｒｓと基準電圧発生回路ＶＲＥＦＣの出力電圧が等しくなるように、オペアンプＯＰＡｍｐは動作する。例えば、Ｖｒｓが基準値より低くなると、オペアンプＯＰＡｍｐは、それまでよりも低い電圧を出力して、ノードＶｒｓの電圧を基準値まで戻そうとする。こうして回路ブロックＣ１には、安定な電源が供給されることになる。ＳｏＣは、チップ動作状態の急激な変化が発生した時（特にリセット時）に、チップ内部で生じる電圧ドロップにより回路が誤動作することもある。これに対して、レギュレータＲｅｇ１を使用すればそのような不都合が緩和される。回路ブロックＣ１に流れる電流は、ｐチャネル型ＭＯＳトランジスタＭＰ３に流れる電流を測定すればよく、図１に示される電源スイッチの場合と同様に、ｐチャネル型ＭＯＳトランジスタＭＰ３のドレイン側ノード電圧(Ｖｒｄ)と、ソース側ノード電圧（Ｖｒｓ）を、Ｏｕｔ６、Ｏｕｔ７にそれぞれ出力する。この出力が増幅器Ａｍｐｎ１〜ＡｍｐｎＮに伝達され、そこで電流に変換される。

図１４には、上記増幅器Ａｍｐｎ１の構成例が示される。尚、他の増幅器も同様に構成される。

図１４に示される構成が、図２に示されるのと大きく相違するのは、入力初段のソースフォロアＳＦ２の構成にある。各電源領域から出力される信号、Ｏｕｔ６、Ｏｕｔ７は、高電圧電源に近い値であるため、図２に示されるＳＦ１のようにｐチャネル型ＭＯＳトランジスタで受このソースフォロアＳＦ２以降の回路構成、回路動作などは、図２に示されるのと同様とされる。

尚、各電源領域に、電源スイッチＰＳＷ１を設けることができる。また、レギュレータＲｅｇ１と、電源スイッチＰＳＷ１との双方が設けられた場合、回路ブロックＣ１の電流測定にどちらを使用しても良い。

図１６には本発明の第２の実施例に係る半導体集積回路の要部が示される。本実施例では、チップ内で測定した電流値をトリガにして、チップ制御へフィードバックする機構について記載する。フィードバックの目的は、例えば、チップの温度、すなわちチップの最大電流をある値以下に抑制することが挙げられる。半導体集積回路はある値以上に温度が上昇すると、機能が破壊される確率が高まる。また、パッケージの放熱特性や、使用する環境に依存してチップの発熱量が制約を受けることもある。このような理由により、チップの温度制御は実施することは大変重要である。以降では、チップ内の電流を測定することで、チップの最大電流をある値以下に抑制する機構について述べる。

システムオンチップＳｏＣは、リソースマネージャＲＭ、ＣＰＵ１、ＣＰＵ２、機能ブロックＦＢ１、ＦＢ２、タイマＴＭＲ、ＲＡＭ、ＲＯＭ、バスアービタＡＲＢ、割込みコントローラＩＮＴＡ、パフォーマンス検出回路１４、パフォーマンスカウンタＰＰＣ、クロック周波数制御部ＣＬＫ、内部バスＢＵＳ、電源スイッチ２８、増幅器Ａｍｐ、及び電流測定回路ＣＤから構成される。リソースマネージャＲＭは、命令デコーダＤＥＣ、制御部ＣＴＬ、電流管理部ＣＷＭ、タスク管理部ＴＳＫＭ、及び割込みコントローラＩＮＴＣから構成される。電流測定回路ＣＤは、例えば、前記実施例の図1に図示した、マルチプレクサＭＵＸ１，コントローラＣＴＬ１，アナログディジタルコンバータＡＤＣ１、リードオンリメモリＲＯＭ１、ディジタルシグナルプロセッサＤＳＰ１を包含した回路である。なお、本実施例では、ＣＰＵ１，ＣＰＵ２，ＦＢ１，ＦＢ２が夫々個別の電源領域に設けられている。

図１７に本発明の第２の実施例に係る最大電流制御の概念を示す。横軸に時間、縦軸に電流値を示している。機能ブロックＦＢ０、ＦＢ１、ＦＢ２はそれぞれ処理時間と電流の矩形で示されている。それぞれの処理は締切時間（デッドライン）が設けられる。ここでは、簡略化のため同じ時間としている。電流値はある時間での機能ブロックの合計値で表される。チップ電流は矩形の合計面積で表される。（ａ）は最大電流管理が無い場合であり、機能ブロックＦＢ０、ＦＢ１、ＦＢ２が同時に実行することから最大電流値はそれぞれの電流の合計値となり、大きい。（ｂ）は遅延による最大電流制御を行った場合で、機能ブロックＦＢ１、ＦＢ２の実行開始を遅らせる事により、それらは機能ブロックＦＢ０と同時実行しないため最大電流値を削減することができる。これは決められた電流予算、デッドラインに合うように実行開始を制御することにより実現している。（ｃ）は周波数を制御して最大電流制御を行った場合で、電流予算、デッドラインに合うよう、機能ブロックＦＢ０、ＦＢ１、ＦＢ２いずれも低いクロック周波数で動作させることにより、最大電流値を削減している。（ｂ）、（ｃ）はさらに電流予算を削減しようとすると、デッドラインを満たさなくなる。このため、電流予算とデッドラインのどちらも満たすよう制御される。デッドラインを満たす処理は、要求時間までに処理が完了しているため、リアルタイム処理といえる。

図１８には、クロック周波数を低減することで、チップの最大電流をある値以下に抑制する場合のフローチャートを示す。以下に当該フローチャートの詳細を説明する。数ｍｓ等の定期的な時間間隔でTMRは、リソースマネージャＲＭのＩＮＴＣに割込みを通知する。 割込みを受け取ったリソースマネージャＲＭは、ＣＤからＣＰＵ１，ＣＰＵ２、ＦＢ１、ＦＢ２の各回路ブロックに流れる電流値を取得する。同時に、リソースマネージャＲＭ内のＴＳＫＭは、ＣＰＵ、機能ブロックのタスク情報を更新し、どの機能単位がどのタスクを実行しているかを把握する。また、パフォーマンスカウンタＰＰＣから、各回路ブロックのタスク進捗度合いを取得する。次にリソースマネージャＲＭは、回路ブロックに流れる電流値の総和Ｉ＿ｓｕｍを計算する。このとき、あらかじめ電流管理部ＣＷＭには、チップで許容される最大電流値 I_max が設定されている。Ｉ＿ｍａｘにはチップで許容される最大電流値と等しい、又はそれ以下の値を設定する。Ｉ＿ｓｕｍがＩ＿ｍａｘより少ない場合は、再度、ＴＭＲからの割込みを待つ。Ｉ＿ｓｕｍが、Ｉ＿ｍａｘより大きい場合、ＰＰＣから得た各回路ブロックのタスク進捗度合い、及びＴＳＫＭで管理するタスク情報を元に、タスク進捗度合いに余裕があり、且つ優先度の低いタスクを実行中の回路ブロックを1つ以上選択する。リソースマネージャＲＭは、クロック周波数制御部ＣＬＫに対し、選択した回路ブロックのクロック周波数を低減する信号を送る。そして、クロック周波数制御部ＣＬＫは、選択された回路ブロックに供給するクロック周波数を低減する。その結果、チップに流れる電流値は低減し、チップの温度上昇が抑制でき、半導体集積回路の信頼性が向上する。なお、Ｉ＿ｓｕｍがＩ＿ｍａｘより少ない場合、クロック周波数を増加し、タスクの処理を短時間に終わらせることも可能である。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳｏＣに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。

本発明にかかる半導体集積回路の一例とされるＳｏＣにおける内部論理回路の構成例ブロック図である。 図１に示される内部論理回路における増幅器の構成例回路図である。 上記ＳｏＣにおける主要部のレイアウト説明図である。 上記ＳｏＣにおける電源スイッチ周辺のレイアウト説明図である。 図４における主要部の断面図である。 上記ＳｏＣにおける電流測定の手順のフローチャートである。 上記ＳｏＣにおける主要部の別の構成例ブロック図である。 図７における増幅器の構成例回路図である。 上記ＳｏＣにおける主要部の別の構成例ブロック図である。 図９における電圧周波数変換回路の構成例回路図である。 図９における周波数電圧変換回路の構成例回路図である。 上記ＳｏＣにおける主要部の別の構成例ブロック図である。 図１２に示されるレギュレータの構成例回路図である。 図１２に示される増幅器の構成例回路図である。 本発明にかかる半導体集積回路の一例とされるＳｏＣを含むユーザシステムの構成例ブロック図である。 本発明の第２の実施の形態にかかる半導体集積回路の一例であるＳｏＣにおける内部論理回路の構成例ブロック図である。 本発明の第２の実施の形態に係る最大電力制御の概念図である。 図１６のＳｏＣにおけるフィードバックの手順のフローチャートである。

符号の説明

１００ 電流測定回路
ＡＤＣ１ アナログディジタルコンバータ
Ａｍｐ１〜ＡｍｐＮ 幅器
Ａｍｐｃ１〜ＡｍｐｃＮ 増幅器
Ａｍｐｎ１〜ＡｍｐｎＮ 増幅器
Ａｎ１〜Ａｎ５‥アナログ回路領域
Ｃ１ 回路ブロック
ＣＴＬ１〜ＣＴＬ３ コントローラ
ＤＳＰ１〜ＤＳＰ２‥ディジタルシグナルプロセッサ
ＦＦ フリップフロップ
ＦＶＣ 周波数電圧変換回路
ＯＰＡｍｐ オペアンプ
ＰＡＷＡＳ 接地線側電源スイッチ
ＰＳＷ１〜ＰＳＷ５ 電源スイッチ
ＰＳＷＡＤ 電源線側電源スイッチ
Ｒｅｇ１ レギュレータ
ＲＯＭ１ リードオンリメモリ
ＳＦ１〜ＳＦ２ ソースフォロア
ＳＩＧ、ＳＩＧ１ 信号線
ＲＭ リソースマネージャ
ＤＥＣ 命令デコーダ
ＣＴＬ 制御部
ＣＷＭ 電流管理部
ＴＳＫＭ タスク管理部
ＩＮＴＣ 割込みコントローラ
ＰＰＣ パフォーマンスカウンタ
ＣＰＵ１〜ＣＰＵ２ ＣＰＵ
ＦＢ１〜ＦＢ２ 機能ブロック
ＣＤ 電流測定回路
ＣＬＫ クロック周波数制御部
ＢＵＳ 内部バス
ＴＭＲ タイマ
ＡＲＢ バスアービタ
ＲＡＭ ランダムアクセスメモリ
ＲＯＭ リードオンリメモリ
ＩＮＴＡ 割込みコントローラ
Ａｍｐ 増幅器
ＳｏＣ システムオンチップ
１４ パフォーマンス検出回路
２８ 電源スイッチ

Claims (15)

1. 所定の機能を有する回路ブロックと、
   上記回路ブロックに対して動作用電源を供給可能な電源スイッチと、を含む半導体集積回路におけるオンチップ電流測定方法であって、
   上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧を求める第１処理と、
   上記電源スイッチの端子間電圧と、上記電源スイッチのオン抵抗とに基づいて、上記回路ブロックに流れる電流を算出する第２処理と、を含むことを特徴とするオンチップ電流測定方法。
2. 上記第２処理で得られた電流算出結果を上記半導体集積回路の外部端子を介して外部に出力することで、上記電流算出結果の外部モニタを可能とする請求項１記載のオンチップ電流測定方法。
3. 所定の機能を有する回路ブロックと、
   上記回路ブロックに対して動作用電源を供給可能な電源スイッチと、
   上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧と、上記電源スイッチのオン抵抗とに基づいて、上記回路ブロックに流れる電流を求める電流測定回路と、を含むことを特徴とする半導体集積回路。
4. 上記電流測定回路は、上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧をそれに応じた電流に変換するための増幅器と、
   上記増幅器の出力信号をディジタル信号に変換するためのＡＤコンバータと、
   上記ＡＤコンバータの変換出力に基づいて、上記回路ブロックに流れる電流を算出可能な演算回路と、を含んで成る請求項３記載の半導体集積回路。
5. 上記回路ブロックとそれに対応する上記電源スイッチとが複数組設けられ、
   上記増幅器は、上記電源スイッチに対応して複数個配置されて成る請求項４記載の半導体集積回路。
6. 上記電流測定回路は、上記複数の増幅器の出力信号を選択的に上記ＡＤコンバータに出力可能なマルチプレクサを含む請求項５記載の半導体集積回路。
7. 上記電流測定回路は、上記複数の増幅器を制御することにより、上記複数の増幅器の出力信号を選択的に上記ＡＤコンバータに出力可能なコントローラを含む請求項５記載の半導体集積回路。
8. 上記電流測定回路は、上記電源スイッチがオンされた状態における上記電源スイッチの端子間電圧をそれに応じた発振周波数に変換するための電圧周波数変換回路と、
   上記電圧周波数変換回路の出力信号をそれに応じた電圧に変換するための周波数電圧変換回路と、
   上記周波数電圧変換回路の変換出力に基づいて、上記回路ブロックに流れる電流を算出可能な演算回路と、を含んで成る請求項３記載の半導体集積回路。
9. 上記回路ブロックとそれに対応する電源スイッチとが複数組設けられ、
   上記電圧周波数変換回路は、上記電源スイッチに対応して複数個配置されて成る請求項８記載の半導体集積回路。
10. 所定の機能を有する回路ブロックと、
    電源電圧を降圧するためのトランジスタを備え、基準電圧に基づいて上記トランジスタのオン抵抗を制御することによって上記回路ブロックの動作用電圧を形成するためのレギュレータと、
    上記トランジスタを介して上記回路ブロックに上記動作用電圧が供給された状態で、上記トランジスタのドレイン・ソース間電圧に基づいて上記回路ブロックに流れる電流を求める電流測定回路と、を含むことを特徴とする半導体集積回路。
11. 上記電流測定回路は、上記トランジスタを介して上記回路ブロックに上記動作用電圧が供給された状態における上記トランジスタのドレイン・ソース間電圧をそれに応じた電流に変換するための増幅器と、
    上記増幅器の出力信号をディジタル信号に変換するためのＡＤコンバータと、
    上記ＡＤコンバータの変換出力に基づいて、上記回路ブロックに流れる電流を算出可能な演算回路と、を含んで成る請求項１０記載の半導体集積回路。
12. 上記回路ブロックとそれに対応する上記レギュレータとが複数組設けられ、
    上記増幅器は、上記レギュレータに対応して複数個配置されて成る請求項１１記載の半導体集積回路。
13. 上記半導体集積回路は、上記回路ブロックの動作クロック周波数を制御するリソースマネージャを更に具備し、
    上記リソースマネージャは、上記電流測定回路の測定結果と予め定められた最大電流値に基づいて、上記動作クロック周波数を決定することを特徴とする請求項３に記載の半導体集積回路。
14. 所定の機能を有する複数の回路ブロックと、
    上記複数の回路ブロック毎に設けられ、動作用電源を供給可能な複数の電源スイッチと、
    上記複数の電源スイッチ毎に設けられ、上記複数の電源スイッチのうち対応する電源スイッチの端子間電圧と上記電源スイッチのオン抵抗とに基づいて、上記複数の回路ブロックのうち対応する回路ブロックに流れる電流を求める複数の電流測定回路と、
    上記複数の回路ブロックの夫々に供給される動作クロックの周波数を制御するリソースマネージャとを具備し、
    上記リソースマネージャは、上記複数の回路ブロックで実行されている複数のタスクの進捗度を示すタスク情報を保持するタスク管理部を有し、上記複数の電流測定回路で測定された電流値の和と予め定められた最大電流値とを比較し、上記複数の電流測定回路で測定された電流値の和が最大電流値を超えた場合に、上記タスク管理部に格納された上記タスク情報に基づいて、上記複数の回路ブロックの夫々に供給される動作クロックのうちいずれの動作クロックの周波数を低減するかを決定することを特徴とする半導体集積回路。
15. 上記リソースマネージャは、上記複数の回路ブロックで実行されている複数のタスクの進捗度を計測するパフォーマンスカウンタと、所定時間を計測するタイマとを更に有し、
    上記タスク管理部は、上記タイマにより所定時間が計測された際に、上記パフォーマンスカウンタより上記タスクの進捗度を取り込むことを特徴とする半導体集積回路。

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