KR0159075B1 - 트렌치 dmos장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 트렌치 DMOS 반도체장치 및 그의 제조방법에 관한 것으로서, 그 장치는 상기 트렌치와 상기 게이트폴리실리콘막사이에 형성되어 있고 그리고 상기 트렌치의 측벽과 바닥영역들에 형성된 게이트산화막을 포함하되, 상기 게이트산화막은 상기 트렌치의 바닥영역에 형성된 산화막의 두께가 상기 측벽영역에 형성된 산화막의 두께보다 두껍고, 상기 바닥영역에 형성된 상기 산화막의 두께에 있어서 가장자리부분보다 중앙부분이 상대적으로 두꺼우며, 그리고 상기 중앙부분의 산화막표면이 평평한 구조를 갖는다. 본 발명에 의한 트렌치 DMOS 장치의 게이트산화막(34)의 구조에 있어서, 트렌치의 바닥부분이 트렌치의 측벽부분에 형성된 산화막보다 두껍게 형성되어 있고, 바닥부분의 게이트산화막에 있어서 중앙부분이 가장자리 부분보다 두껍게 형성되어 있으며, 그리고 상기 중앙부분의 산화막의 표현이 평평하게 형성되어 있기 때문에, 중앙부분에서 발생될 수 있는 브레이크다운을 방지할 수 있다. 또한, 본 발명의 제조방법에서는 측벽스페이서를 형성하지 않고 그리고 그 측벽스페이서의 제거시에 사용되는 건식식각법을 사용하지 않기 때문에 제조공정을 상대적으로 단순화시킬 수 있을 뿐만 아니라 건식식각공정의 실행에 기인하여 실리콘계면특성이 저하됨에 따른 소자특성의 열화를 방지할 수 있다.
Description
제1도는 종래기술의 트렌치 DMOS 트랜지스터의 구조를 보인 단면도.
제2a도 내지 제2d도는 종래기술의 제조방법에 따라 제1도의 트렌치 DMOS 트랜지스터를 제조하는 것을 보여주고 있는 순차적인 제조공정도.
제3a도 내지 제3f도는 종래기술의 다른 제조방법에 따라 트렌치 DMOS 트랜지스터를 제조하는 것을 보여주고 있는 순차적인 제조공정도.
제4a도 내지 제4h도는 본 발명의 제조방법에 따라 트렌치 DMOS 반도체 장치를 제조하는 것을 보여주고 있는 순차적인 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12, 16, 30 : 산화막
14 : 질화막 18 : 감광막
19 : 트렌치 32 : 폴리실리콘막
34 : 게이트산화막 34a : 게이트 바닥산화막
본 발명은 반도체장치의 제조에 관한 것으로서, 구체적으로는 트렌치 DMOS(trench double diffused MOS)장치 및 그의 제조방법에 관한 것이다.
종래기술의 트렌치 DMOS 트랜지스터는, 제1도에 도시된 바와 같이, n형의 반도체기판(10)상에 형성된 p형의 확산층인 몸체층(a body layer: 11)을 관통하면서 형성된 트렌치와, 이 트렌치내의 측벽과 저부표면상에 형성된 게이트산화막(24)과, 상기 트렌치내에서 상기 게이트산화막(24)상에 형성된 게이트폴리실리콘층(26)과, 상기 게이트폴리실리콘층(26)의 상부의 양측에 형성된 n+형의 소오스 불순물층(28)으로 구성된 구조를 갖는다.
상술한 구조를 갖는 트렌치 DMOS 트랜지스터에 있어서, 반도체기판(10)에는 드레인단자가 연결되고, 소오스불순물층(28)과 몸체층(11)에는 공통적으로 소오스단자가 연결되며 그리고 트렌치내에 형성된 폴리실리콘층(26)에는 게이트단자가 연결된다. 또한 상기 반도체기판(10)은 고농도의 n+형의 실리콘기판(10a)과 이 실리콘기판(10a)과 동일한 도전형을 갖는 저농도의 피복층(a covering layer: 10b)으로 이루어져 있다.
게다가, 상기 트렌치 DMOS 트랜지스터의 동작중에, 상기 게이트산화막(24)과 상기 몸체층(11)과의 계면을 다라 두 개의 채널이 형성된다.
이러한 종래의 트렌치 DMOS 트랜지스터에 있어서, 역전압이 인가되는 경우, 브레이크다운(breakdown)현상이 상기 몸체층(11)에서 고농도로 확산된 영역과 상기 피복층(10b) 사이의 접합에서, 또는 상기 게이트산화막(24)과 상기 피복층(10b) 사이에서 일어날 수 있다.
후자의 경우에는 복구될 수 있지만, 전자의 경우에는 복구될 수 없기 때문에 소자의 신뢰성에 중대한 영향이 미치게 된다.
따라서 상술한 바와 같이 게이트산화막에서의 브레이크다운현상의 발생을 방지하기 위한 종래의 기술들이 개발되어 왔다. 그중 하나가 USP 5,298,442호에 개시되어 있다. 이 공지된 특허기술에서는 상기 확산층(11)의 고농도영역과 피복층(10b)사이의 접합을 트렌치의 깊이보다 깊게 형성하여서 게이트산화막보다 상기 고농도영역에서 먼저 브레이크다운이 발생되도록 유도하는 기술이 개시되어 있다.
또한, USP 4,992,390호에 개시된 기술에서는, 게이트산화막에서의 브레이크다운현상의 발생을 방지하기 위하여, 게이트산화막의 바닥부분을 두껍게 형성하는 방법이 개시되어 있다. 이와같이 게이트산화막의 바닥부분을 두껍게 형성하는 두가지의 제조방법을 아래에서 설명한다.
먼저, 제2a도 내지 제2d도를 참고하여 상술한 종래기술의 트렌치 DMOS 트랜지스터의 제조방법을 설명한다.
제2a도를 참고하면, 반도체기판(10)상에, 제1산화막(12), 질화막(14), 제2산화막(16)을 순차로 형성하고, 그리고 상기 제2산화막(16)상에 소정패턴의 감광막(18)을 형성하여 트렌치영역을 정의한다.
이어, 제2b도에 도시되어 있는 바와같이, 상기 감광막(18)의 패턴을 트렌치 형성용 마스크로 사용하여 식각공정을 실행한다. 이때, 상기 반도체기판(10)상에 차례로 적층된 구조물들이 먼저 제거된 다음, 상기 반도체기판(10)을 어느정도의 깊이까지 제거하면 트렌치(19)가 형성된다. 계속해서 상기 트렌치(19)를 향하여 산소이온주입공정이 실행되면, 상기 트렌치(19)의 바닥아래에 산소이온이 주입된다.
상기 산소이온주입후 산화공정을 실행하면, 제2c도에 도시된 바와같이, 상기 트렌치(19)의 바닥부분과 측벽부분에서 노출된 반도체기판(10)의 표면이 산화되어 게이트산화막(24)이 형성된다. 이러한 종래의 방법에 있어서, 상기 트렌치(19)의 바닥을 통하여 산소이온을 이미 주입시켰기 때문에, 상기 산화공정에서는 형성된 게이트산화막(24)중 상기 트렌치(19)의 바닥부분이 기타 측벽의 부분보다 더욱 두껍게 형성되어 있다. 따라서, 상기 게이트산화막(24)과 반도체기판(10)사이에서의 브레이크다운발생을 방지할 수 있는 것이다.
다음은 게이트산화막과 반도체기판사이에서의 브레이크다운의 발생을 방지하기 위한 다른 종래의 트렌치 DMOS 트랜지스터의 제조방법을 제3a도 내지 제3e도에 의거하여 설명한다.
제3a도를 참고하면, 반도체기판(10)상에, 제1산화막(12), 질화막(14), 제2산화막(16)을 순차로 형성하고, 그리고 상기 제2산화막(16)상에 소정패턴의 감광막(18)을 형성하여 트렌치영역을 정의한다.
이어, 제3b도에 도시되어 있는 바와같이, 상기 감광막(18)의 패턴을 트렌치 형성용 마스크로 사용하여 식각공정을 실행한다. 이때, 상기 반도체기판(10)상에 차례로 적층된 구조물들을 먼저 제거한 다음, 계속해서 상기 반도체기판(10)을 어느정도의 깊이까지 제거하면서 트렌치(19)가 형성된다.
또한 상기 감광막(18)의 패턴을 제거한 다음, 제3c도에 도시된 바와같이, 질화막(20)을 상기 트렌치(18)의 바닥 및 측벽부분과 상기 제2산화막(16)상에 도포하고, 그리고 제3산화막인 저온열산화막(22)을 상기 질화막(20)상에 형성한다.
계속해서, 상기 저온열산화막(22)을 반응성 이온에칭법(reactive ion etching)으로 식각하여서, 제3d도에 도시되어 있는 바와같이, 상기 트렌치(19)내의 측벽에만 스페이서(22a)가 형성된다. 상기 스페이서(22a)를 마스크로 사용하여 상기 제2산화막(16)의 상부표면상에 있는 질화막과 상기 트렌치(19)의 바닥부분에 노출된 질화막(20)을 제거한 다음, 산화공정을 실행하면, 제3e도에 도시되어 있는 바와같이, 상기 스페이서(22a)에 의해서 정의된 영역에서 두꺼운 산화막(24)이 형성된다. 마지막으로, 제3f도에 도시된 바와같이, 상기 스페이서(22a) 및 질화막(14, 20)을 모두 제거한 다음 산화공정을 실행하면 바닥부분이 두꺼운 게이트산화막(24a)이 형성된다. 이와같이 게이트산화막의 바닥부분이 두껍기 때문에 상술한 바와같은 브레이크다운의 발생을 방지할 수 있는 것이다.
이러한 종래의 트렌치 DMOS 트랜지스터의 제조방법들중 게이트산화막의 바닥두께를 획일적으로 동일하게 형성하는 방법(제2d도를 참조)은 게이트산화막의 바닥부분중 중앙부에서 특히 많이 발생되는 브레이크다운을 방지하는 데 문제가 있었다.
또한, 게이트산화막의 중앙부분에서 가장자리부분까지 완만하게 경사지게 하는 방법(제3e도를 참조)은 트렌치내의 측벽에 스페이서산화막을 형성하기 위해 건식식각법을 사용하여야 하기 때문에 실리콘계면특성이 저하되어 소자특성을 열화를 일으키게 되고 그리고 상기 스페이서산화막의 형성 및 제거에 따른 추가적인 공정에 의해서 제조공정이 복잡해지는 문제가 있었다.
따라서, 본 발명의 목적은, 상술한 제반문제점을 해결하기 위하여 제안된 것으로서, 게이트산화막의 중앙부분에서 발생될 수 있는 브레이크다운의 발생을 방지할 수 있을 뿐만 아니라 공정의 단순화를 실현하기 위한 트렌치 DMOS장치 및 그의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 종래의 게이트산화막의 구조와 상이한 새로운 구조의 게이트산화막을 갖는 트렌치 DMOS장치 및 그의 제조방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 일특징에 의하면, 트렌치내에 게이트폴리실리콘막이 형성된 트렌치 DMOS 장치는, 상기 트렌치와 상기 게이트폴리실리콘막사이에 형성되어 있고 그리고 상기 트렌치의 측벽과 바닥영역들에 형성된 게이트산화막을 포함하되, 상기 게이트산화막은 상기 트렌치의 바닥영역에 형성된 산화막이 상기 측벽영역에 형성된 산화막보다 두껍고, 상기 바닥영역에 형성된 상기 산화막의 두께에 있어서 가장자리부분보다 중앙부분이 상대적으로 두꺼우며, 그리고 상기 중앙부분의 산화막표면이 평평한 구조를 갖는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 트렌치 DMOS 장치의 제조방법은, 반도체기판을 식각하여 트렌치를 형성하는 공정과; 상기 트렌치의 바닥과 측벽부분에 두꺼운 열산화막을 형성하는 공정과; 상기 트렌치내에 있는 상기 열산화막상에 폴리실리콘막을 형성하는 공정과; 상기 폴리실리콘막의 바닥부분 바로 아래까지 상기 제3산화막을 습식식각하여, 상기 트렌치의 바닥부분이 측벽부분보다 두껍고 그리고 바닥부분에 있어서 중앙부분이 가장자리 부분보다 두껍게 형성된 산화막을 형성하는 공정과; 상기 남아 있는 상기 폴리실리콘막을 제거한 후, 열산화공정을 실행하여 상기 반도체기판의 표면상에 게이트산화막을 형성하는 공정을 포함한다.
이 실시예에 있어서, 상기 트렌치의 형성공정은 상기 반도체기판상에, 제1산화막, 질화막, 제2산화막을 순차로 형성하고, 그리고 상기 제2산화막상에 소정패턴의 감광막을 형성하여 트렌치영역을 정의하는 공정과; 상기 감광막의 패턴을 마스크로 사용하여 상기 반도체기판상에 형성된 적층의 구조물들을 차례로 제거하고 그리고 상기 반도체기판을 식각하여 트렌치를 형성하는 공정을 포함한다.
이 실시예에 있어서, 상기 열산화막의 형성공정은 상기 제2산화막의 제거후 열산화에 의해 상기 트렌치의 바닥부분과 측벽부분에서 두꺼운 제3산화막을 형성하는 공정을 포함한다.
이 실시예에 있어서, 상기 제1산화막의 표면이 노출될 때까지 계속해서 연마하는 공정을 부가한다.
본 발명의 또 다른 특징에 의하면, 트렌치 DMOS 장치의 제조방법은, 반도체기판상에, 제1산화막, 질화막, 제2산화막을 순차로 형성하고, 그리고 상기 제2산화막상에 소정패턴의 감광막을 형성하여 트렌치영역을 정의하는 공정과; 상기 감광막의 패턴을 마스크로 사용하여 상기 반도체기판상에 형성된 적층의 구조물들을 차례로 제거하고 그리고 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과; 상기 제2산화막의 제거후 열산화에 의해 상기 트렌치의 바닥부분과 측벽부분에서 두꺼운 열산화막인 제3산화막을 형성하는 공정과; 상기 트렌치내에 충전하면서 상기 질화막상에 폴리실리콘막을 형성하는 공정과; 상기 제1산화막의 표면이 노출될 때까지 연마를 계속해서 실행하는 공정과; 상기 폴리실리콘막의 바닥부분 바로 아래까지 상기 제3산화막을 습식식각하여, 상기 트렌치의 바닥부분이 측벽부분보다 두껍고 그리고 바닥부분에 있어서 중앙부분이 가장자리부분보다 두껍게 형성된 산화막을 형성하는 공정과; 상기 남아 있는 상기 폴리실리콘막을 제거한 후, 열산화공정을 실행하여 상기 반도체기판의 표면상에 게이트산화막을 형성하는 공정을 포함한다.
본 발명에 의한 트렌치 DMOS 장치의 제조방법에 따라 형성된 게이트산화막(34)의 구조에 있어서, 트렌치의 바닥부분이 트렌치의 측벽부분에 형성된 산화막보다 두껍게 형성되어 있고, 바닥부분의 게이트산화막에 있어서 중앙부분이 가장자리부분보다 두껍게 형성되어 있으며, 그리고 상기 중앙부분의 산화막의 표면이 평평하게 형성되어 있기 때문에, 중앙부분에서 발생될 수 있는 브레이크다운을 방지할 수 있다.
이하, 본 발명의 실시예를 첨부도면 제4a도 내지 제4h도에 의거하여 상세히 설명한다.
제 4h도를 참고하면, 본 발명에 따른 신규한 트렌치 DMOS 장치는 트렌치와 게이트폴리실리콘막사이에 형성되어 있고 그리고 상기 트렌치의 측벽과 바닥영역들에 형성된 산화막을 포함하되, 상기 트렌치의 바닥영역에 형성된 산화막이 상기 측벽영역에 형성된 산화막보다 두껍고, 상기 바닥영역에 형성된 상기 산화막의 두께에 있어서 가장자리부분보다 중앙부분이 상대적으로 두꺼우며, 그리고 상기 중앙부분의 산화막표면이 평평한 구조를 갖는 게이트산화막(34)을 구비하는 것을 특징으로 한다.
다음은 상술한 구조를 갖는 트렌치 DMOS 반도체장치의 제조방법을 제4a도 내지 제4h도에 의거하여 상세히 설명한다. 제3a도 내지 제2f도의 구성부품의 기능과 동일한 기능을 갖는 제4a도 내지 제4h도의 구성부품에 대해서는 동일한 참조번호를 병기하고 그리고 그의 중복되는 설명은 생략한다.
제4a도를 참고하면, 반도체기판(10)상에, 열산화막인 제1산화막(12), 질화막(14), 제2산화막(16)을 순차로 형성하고, 그리고 상기 제2산화막(16)상에 소정패턴의 감광막(18)을 형성하여 트렌치영역을 정의한다.
이어, 제4b도에 도시되어 있는 바와같이, 상기 감광막(18)의 패턴을 마스크로 사용하여 식각공정을 실행한다. 이때, 상기 반도체기판(10)상에 차례로 적층된 구조물들이 먼저 제거된 다음, 상기 반도체기판(10)을 어느 정도의 깊이까지 제거하면 트렌치(19)가 형성된다.
상기 트렌치의 형성후 상기 제2산화막(16)을 제거하고 그리고 열산화공정을 실행하면, 제4c도에 도시된 바와같이, 상기 트렌치(19)의 바닥부분과 측벽부분에서 노출된 반도체기판(10)의 표면이 산화되어 두꺼운 열산화막인 제3산화막(30)이 형성된다.
계속해서, 제4d도와 같이 상기 트렌치내에 충전하면서 상기 질화막(14)상에 폴리실리콘막(32)을 형성한다. 이어 연마공정이, 제4e도에 도시된 바와같이, 상기 제1산화막(12)의 표면이 노출될 때까지 계속해서 실행되고, 그리고 상기 열산화막인 제3산화막(30)의 습식식각공정이 제4f도에 도시된 바와같이 상기 폴리실리콘막(32)의 바닥부분 바로 아래까지 실행된다.
마지막으로, 상기 남아 있는 상기 폴리실리콘막(32)을 제4g도와 같이 제거한 다음, 열산화공정을 실행하면 제4h도와 같이 트렌치(19)의 측벽과 상기 반도체기판의 표면상에 얇은 산화막(34)이 형성된다. 이 얇은 산화막(34)은 상기 산화막(30)과 접촉되어 있어서 게이트산화막을 형성한다.
상술한 바와같이, 본 발명에 의한 트렌치 DMOS 장치의 제조방법에 따라 형성된 게이트산화막(34)의 구조에 있어서, 트렌치의 바닥부분이 트렌치의 측벽부분에 형성된 산화막보다 두껍게 형성되어 있고, 바닥부분의 게이트산화막에 있어서 중앙부분이 가장자리부분보다 두껍게 형성되어 있으며, 그리고 상기 중앙부분의 산화막의 표면이 평평하게 형성되어 있기 때문에, 중앙부분에서 발생될 수 있는 브레이크다운을 충분히 방지할 수 있다.
게다가, 본 발명의 제조방법에서는 측벽스페이서를 형성하지 않고 그리고 그 측벽스페이서의 제거시에 사용되는 건식식각법을 사용하지 않기 때문에 제조공정을 상대적으로 단순화시킬 수 있을 뿐만 아니라 건식식각공정의 실행에 기인하여 실리콘계면특성이 저하됨에 따른 소자특성의 열화를 방지할 수 있다.
Claims (6)
- 반도체기판의 트렌치내에 게이트폴리실리콘막이 형성된 트렌치 DMOS 장치에 있어서, 상기 트렌치와 상기 게이트폴리실리콘막사이에 형성되어 있고 그리고 상기 트렌치의 측벽과 바닥영역들에 형성된 게이트산화막을 포함하되, 상기 게이트산화막은 상기 트렌치의 바닥영역에 형성된 산화막이 상기 측벽영역에 형성된 산화막보다 두껍고, 상기 바닥영역에 형성된 상기 산화막의 두께에 있어서 가장자리부분보다 중앙부분이 상대적으로 두꺼우며, 그리고 상기 중앙부분의 산화막표면이 평평한 구조를 갖는 것을 특징으로 하는 트렌치 DMOS 장치.
- 트렌치 DMOS 장치의 제조방법에 있어서, 반도체기판(10)을 선택적으로 식각하여 트렌치(19)를 형성하는 공정과; 상기 트렌치(19)의 바닥과 측벽부분에 두꺼운 열산화막을 형성하는 공정과; 폴리실리콘을 상기 열산화막상에 형성하면서 상기 트렌치내에 충전하여 폴리실리콘막(32)을 형성하는 공정과; 상기 폴리실리콘막(30)의 바닥부분 바로 아래까지 상기 산화막을 습식식각하여, 상기 트렌치의 바닥부분이 측벽부분보다 두껍고 그리고 바닥부분에 있어서 중앙부분이 가장자리부분보다 두껍게 형성된 산화막을 형성하는 공정과; 상기 남아 있는 상기 폴리실리콘막(32)을 제거한 후, 열산화공정을 실행하여 상기 반도체기판의 표면상에 얇은 산화막(34)을 형성하여 상기산화막(30)과 함께 게이트산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 트렌치 DMOS 장치의 제조방법.
- 제2항에 있어서, 상기 트렌치의 형성공정은 상기 반도체기판(10)상에, 제1산화막(12), 질화막(14), 제2산화막(16)을 순차로 형성하고, 그리고 상기 제2산화막(16)상에 소정패턴의 감광막(18)을 형성하여 트렌치영역을 정의하는 공정과; 상기 감광막(18)의 패턴을 마스크로 사용하여 상기 반도체기판(10)상에 형성된 적층의 구조물들을 차례로 제거하고 그리고 상기 반도체기판(10)을 식각하여 트렌치(19)를 형성하는 공정을 포함하는 것을 특징으로 하는 트렌치 DMOS 장치의 제조방법.
- 제3항에 있어서, 상기 열산화막의 형성공정은 상기 제2산화막(16)의 제거하는 공정과, 열산화에 의해 상기 트렌치(19)의 바닥부분과 측벽부분에서 상기 제1산화막(12)보다 두꺼운 제3산화막(30)을 형성하는 공정을 포함하는 것을 특징으로 하는 트렌치 DMOS 장치의 제조방법.
- 제4항에 있어서, 상기 제1산화막(12)의 표면이 노출될 때까지 계속해서 연마하는 공정을 부가하는 것을 특징으로 하는 트렌치 DMOS 장치의 제조방법.
- 트렌치 DMOS 장치의 제조방법에 있어서, 반도체기판(10)상에, 제1산화막(12), 질화막(14), 제2산화막(16)을 순차로 형성하고, 그리고 상기 제2산화막(16)상에 소정패턴의 감광막(18)을 형성하여 트렌치영역을 정의하는 공정과; 상기 감광막(18)의 패턴을 마스크로 사용하여 상기 반도체기판(10)상에 형성된 적층의 구조물들을 차례로 제거하고 그리고 상기 반도체기판(10)을 식각하여 트렌치(19)를 형성하는 공정과; 상기 제2산화막(16)의 제거후 열산화에 의해 상기 트렌치(19)의 바닥부분과 측벽부분에서 두꺼운 열산화막인 제3산화막(30)을 형성하는 공정과; 상기 트렌치내에 충전하면서 상기 질화막(14)상에 폴리실리콘막(32)을 형성하는 공정과; 상기 제1산화막(12)의 표면이 노출될 때까지 연마를 계속해서 실행하는 공정과; 상기 폴리실리콘막(30)의 바닥부분 바로 아래까지 상기 제3산화막을 습식식각하여, 상기 트렌치의 바닥부분이 측벽부분보다 두껍고 그리고 바닥부분에 있어서 중앙부분이 가장자리부분보다 두껍게 형성된 산화막을 형성하는 공정과;상기 남아 있는 상기 폴리실리콘막(32)을 제거한 후, 열산화공정을 실행하여 상기 반도체기판의 표면상에 게이트산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 트렌치 DMOS 장치의 제조방법.
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