JP4066946B2 - 半導体装置 - Google Patents

Description

本発明は、スイッチング素子等として用いられる半導体装置に関する。

本発明の背景となる従来技術として、一般に知られている炭化珪素を材料としたＭＯＳＦＥＴ、例えば下記特許文献１に記載されたものがある。
この従来技術においては、炭化珪素基板に形成したＭＯＳＦＥＴの一部にショットキーダイオードが内蔵された構造をしており、スイッチング損失が小さい双方向導通素子として機能する。順方向導通時にはＭＯＳＦＥＴがスイッチ素子として動作し、いわゆる還流動作となる逆方向導通時はショットキーダイオードが多数キャリア受動素子として動作する。

特開２００２−２９９６２５号公報

しかしながら、従来技術のようにＭＯＳＦＥＴにショットキーダイオードを単に内蔵した場合、逆方向導通時に多数キャリア受動素子としてショットキーダイオードが動作するのは、ソース電極とドレイン電極との電位差が、ＭＯＳＦＥＴのベース領域とドレイン領域とのＰＮ接合の拡散電位である約３Ｖ以下であるため、少なくともそれ以下の電位差で所定の電流を還流できるように、ショットキーダイオードの面積を所定以上確保する必要があった。さらに、スイッチ素子であるＭＯＳＦＥＴのみを形成した場合と同等の耐圧を得るためには、所定のショットキー材料を用いてショットキーダイオードを形成しなければならないため、ＭＯＳＦＥＴのみを形成する場合に比べて製造プロセスが複雑になっていた。このように、従来技術においては、コストに直結するサイズならびに製造工程の削減に課題があった。
本発明は、上記のような従来技術の課題を解決するためになされたものであり、素子サイズを削減し、製造工程の簡単な半導体装置を提供することを目的とする。

上記の目的を達成するため、本発明においては、ドレイン領域とヘテロ接合を形成し、ソース電極に接続され、かつ、ドレイン領域を形成する半導体基体とはバンドギャップが異なったヘテロ接合半導体領域を備えるように構成している。

本発明によれば、ヘテロ接合半導体領域の導電型もしくは不純物濃度を変えることで、ドレイン領域との間に形成される伝導電子に対するエネルギー障壁を所望の大きさに設定することが可能である。これは、金属材料の仕事関数によって一義的にエネルギー障壁の大きさが決まってしまうショットキー接合にはない特性で、スイッチ素子であるＭＯＳＦＥＴの耐圧系に応じた受動素子の最適設計が容易となり、逆方向導通時の拡散電位を抑え単位面積あたりの集積度を向上することが可能となる。そのため素子サイズを削減し、製造工程を簡略にすることが出来る。

（実施例１）
図１は本発明による半導体装置の第１の実施例を示した図であり、単位セルが２つ対面した構造の断面図である。実際には、このような構造の単位セルが多数配列された構造を有する。なお、本実施例においては、炭化珪素を基板材料とした半導体装置を一例として説明する。

図１においては、例えば炭化珪素のポリタイプが４ＨタイプのＮ^＋型である基板領域１上にＮ⁻型のドレイン領域２が形成された半導体基体を用いており、ドレイン領域２の基板領域１との接合面に対向する主面に接するように、ドレイン領域２中にＰ型のベース領域３が形成されている。さらに、ベース領域３中にはＮ^＋型のソース領域４が形成されている。ドレイン領域２の主面上には、ドレイン領域２、ベース領域３およびソース領域４にそれぞれ接するように絶縁膜５を介して例えばＮ型の多結晶シリコンからなるゲート電極６が形成されている。そして、ベース領域３およびソース領域４はソース電極７に接続され、ドレイン領域２はドレイン電極８と接続されている。このように、本実施例においては、絶縁型電界効果トランジスタ（ＭＯＳＦＥＴ）を三端子スイッチ素子として用いた場合について説明する。

さらに本実施例においては、隣り合ったベース領域３（隣の単位セルのベース領域）との間のドレイン領域２（図１の右端の部分：この右側に隣の単位セルがある）に接するように、例えばＮ型の多結晶シリコンからなるヘテロ接合半導体領域９が形成されている。つまり、ドレイン領域２とヘテロ接合半導体領域９の接合部は、炭化珪素と多結晶シリコンというバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。このヘテロ接合半導体領域９はソース電極７と接続されている。
本実施例においては、ヘテロ接合半導体領域９はゲート電極６と同じ材料で構成していることから、多結晶シリコン層の成膜を同時に行うことができるので、製造工程が容易である。

なお、図１のＭＯＳＦＥＴは反転型チャネルの場合を示しているが、ベース領域３の所定領域にＮ型領域を形成する蓄積型チャネルであってもかまわない。すなわち、例えば、図１３に示すように、ベース領域３と絶縁膜５の間に、蓄積型領域１１を有する構造である。図１３のような蓄積型チャネルを有する場合には、図１に示すような反転型チャネルの場合に比べて、低オン抵抗で導通できるという特徴を有する。また、図１３の場合、ゲート電極１２およびヘテロ半導体領域１３は、例えばＰ型の多結晶シリコンで構成し、遮断性についても確保することが可能である。つまり、ドレイン領域を形成する半導体基体がＮ型の場合に、ゲート電極とヘテロ接合半導体領域をＰ型とすることにより、オン抵抗も低減することが出来る。

さらに、本実施例においては、ヘテロ接合半導体領域９とヘテロ接合半導体領域９からベース領域の最も離れた部位との半導体基体主面に平行方向（図面の水平方向）の距離（ここではｗ：以下、水平方向距離と記す）が、少なくともベース領域３直下のドレイン領域２の厚み（ここではｔ）以下となるように構成している。

次に動作を説明する。
本実施例においては、例えばインバータなどの電力変換装置の電力変換素子として用いる場合を想定し、順方向動作ではスイッチ素子として、いわゆる還流動作である逆方向動作では受動素子として、それぞれ動作する。
まず、スイッチ素子として動作する順方向動作について説明する。
例えばソース電極７を接地し、ドレイン電極８に正電位を印加した状態で、ゲート電極６を例えば接地電位とした場合は、遮断状態を保持する。すなわち、ＭＯＳＦＥＴのソース領域４とドレイン領域２との間には、ベース領域３によってＰＮ接合による伝導電子に対するエネルギー障壁が形成されているためである。また、ヘテロ接合半導体領域９とドレイン領域２との接合間においても、界面に形成されるヘテロ接合によって伝導電子に対するエネルギー障壁が形成される。

以下に図１７から図２１を用いて、多結晶シリコンと炭化珪素とのヘテロ接合の特性を詳細に説明する。
図１７から図２１は半導体のエネルギーバンド構造を示す図である。各図中、左側にはヘテロ接合半導体領域９に対応するＮ⁻型シリコンのエネルギーバンド構造を、右側にはドレイン領域２に対応する４ＨタイプのＮ⁻型炭化珪素のエネルギーバンド構造を示している。

なお、本実施例においてはヘテロ接合半導体領域９が多結晶シリコンから成る場合を説明しているが、図１７から図２１ではシリコンのエネルギーバンド構造を用いて説明する。また、本説明ではヘテロ接合の特性を理解し易くするため、ヘテロ接合界面に界面準位が存在しない場合の理想的な半導体へテロ接合のエネルギー準位について例示している。

図１７はシリコン及び炭化珪素の両者が接触していない状態のエネルギーバンド構造を示す図である。図１７中シリコンの電子親和力をχ１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ１、バンドギャップをＥｇ１としている。同様に、炭化珪素の電子親和力をχ２、仕事関数をφ２、フェルミエネルギーをδ２、バンドギャップをＥｇ２とする。図１７に示すように、シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔＥｃが存在し、その関係は下記（数１）式のように示すことができる。
ΔＥｃ＝χ１−χ２ …（数１）
また、図１８はシリコン及び炭化珪素の両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成したエネルギーバンド構造を示す図である。
シリコン及び炭化珪素の両者を接触させた後も、エネルギー障壁ΔＥｃは接触前と同様に存在するため、シリコン側の接合界面には幅Ｗ１の電子の蓄積層が形成され、一方で炭化珪素側の接合界面には幅Ｗ２の空乏層が形成されると考えられる。

ここで、両接合界面に生じる拡散電位をＶＤ、シリコン側の拡散電位成分をＶ１、炭化珪素側の拡散電位成分をＶ２とすると、ＶＤは両者のフェルミ準位のエネルギー差であるから、その関係は下記（数２）式〜（数４）式のように示される。

ＶＤ＝（δ１＋ΔＥｃ−δ２）／ｑ …（数２）
ＶＤ＝Ｖ１＋Ｖ２ …（数３）
Ｗ２＝√〔（２×ε０×ε２×Ｖ２）／（ｑ×Ｎ２）〕 …（数４）
ここでε０は真空中の誘電率、ε２は炭化珪素の比誘電率、Ｎ２は炭化珪素のイオン化不純物濃度を表す。
なお、これらの式は、バンド不連続のモデルとしてＡｎｄｅｒｓｏｎの電子親和力に基づいており、理想的状態であり、さらに歪みの効果は考慮していない。

上記に基づき、図１に示す本実施例について、ヘテロ接合半導体領域９とドレイン領域２の接合界面におけるエネルギーバンド構造を図１９から図２１に例示してみると、ソース電極７およびドレイン電極８に電圧を印加しないいわゆる熱平衡状態においては図１９に、ソース電極７を接地電位とし、かつドレイン電極８にしかるべき正電位を印加した場合は図２０になると考えられる。

図２０に示すように、ヘテロ接合界面のドレイン領域２側には印加したドレイン電位に応じて空乏層が拡がる。それに対し、ヘテロ接合半導体領域９側に存在する伝導電子はエネルギー障壁ΔＥｃを越えることができず、その接合界面には伝導電子が蓄積するため、炭化珪素側に拡がる空乏層に見合う電気力線が終端し、ヘテロ接合半導体領域９側ではドレイン電界がシールドされることになる。このため、ヘテロ接合半導体領域９を形成する多結晶シリコンの厚みが例えば２０ｎｍ程度と非常に薄い構造でも、遮断状態を維持する（耐圧を保持する）ことが可能である。このように、本実施例においては、遮断状態を保持することができる。

次に、遮断状態から導通状態へと転じるべくゲート電極６に所定の正電位を印加した場合、絶縁膜５を介してゲート電界がベース領域３に拡がり、絶縁膜５との界面には伝導電子の反転層が形成される。すると、それまでエネルギー障壁によって遮断されていた伝導電子は、ソース電極７からソース領域４及び反転層が形成されたベース領域３を通って、ドレイン領域２へと流れるようになり、導通状態となる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、ベース領域３に形成されていた反転層は解除され、再びベース領域３には伝導電子に対するエネルギー障壁により、遮断状態となる。
このように、本実施例ではヘテロ接合半導体領域９をＭＯＳＦＥＴに内蔵した構成としていても、スイッチ素子としての機能は従来どおりである。

次に、受動素子として動作する逆方向動作（還流動作）について説明する。例えばゲート電極６およびソース電極７を接地し、ドレイン電極８に所定の負電位を印加すると、ソース電極７とドレイン電極８との間にはヘテロ接合半導体領域９を介して逆導通電流が流れる。
すなわち、ヘテロ接合半導体領域９とドレイン領域２の接合界面におけるエネルギーバンド構造は、図２１の破線で示した順方向動作時の遮断状態のエネルギーバンド構造から、実線で示した拡散電位が打ち消される方向に推移するためである。

図２１のエネルギーバンド構造から判るように、ドレイン領域２からヘテロ接合半導体領域９に向けては伝導電子に対するエネルギー障壁がほぼないため電子電流が流れるのに対し、ヘテロ接合半導体領域９からドレイン領域２に向けてはホールに対するエネルギー障壁が存在しているためホール電流はほとんど流れない。つまり、本実施例に示すヘテロ接合半導体領域９は多数キャリア受動素子として動作することになる。

また、ヘテロ接合半導体領域９を受動素子として用いた場合、ヘテロ接合半導体領域９の導電型もしくは不純物濃度を変えることで、ドレイン領域２との間に形成される伝導電子に対するエネルギー障壁を所望の大きさに設定することが可能である。これは、金属材料の仕事関数によって一義的にエネルギー障壁の大きさが決まってしまうショットキー接合にはない特性であり、このためスイッチ素子であるＭＯＳＦＥＴの耐圧系に応じた受動素子の最適設計が容易となり、逆方向導通時の拡散電位を抑え単位面積あたりの集積度を向上することが可能となる。
また、逆方向導通時においては、形成された受動素子の大きさに対する逆導通電流の大きさによって、ソース電極７とドレイン電極８との間の電位差、つまり、受動素子の動作点が変動する。

従来技術のようにＭＯＳＦＥＴにショットキーダイオードを単に内蔵した場合では、逆方向導通時に多数キャリア受動素子としてショットキーダイオードが動作するのは、ソース電極とドレイン電極との電位差が、ＭＯＳＦＥＴのベース領域とドレイン領域とのＰＮ接合の拡散電位である高々３Ｖ以下となる。すなわち、ソース電極７とドレイン電極８との間の電位差が３Ｖ程度となると、ベース領域とドレイン領域とのＰＮ接合が動作し、少数キャリアであるホール電流も流れるようになるためである。よって、従来技術においては、多数キャリア受動素子として動作させるために、少なくともＰＮ接合の拡散電位以下の電位差で所定の電流を還流できるように、ショットキーダイオードの面積を所定以上確保する必要があった。

しかし、本実施例においては、ヘテロ接合半導体領域９とヘテロ接合半導体領域９からベース領域３の最も離れた部位との水平方向距離ｗが、ベース領域３直下のドレイン領域２の厚み（ここではｔ）以下となるように構成している。このように構成することで、ドレイン電極８とソース電極７との間に、ベース領域３とドレイン領域２との間のＰＮ接合の拡散電位より大きな電位が印加されても、直ぐにはＰＮダイオードは動作しない。理由は次のとおりである。

ドレイン電極８とソース電極７との間に所定の電位が印加されると、先ずヘテロ接合半導体領域９を介して逆導通電流が流れる。ドレイン領域２における逆導通電流の経路としては、ヘテロ接合半導体領域９との接合部からドレイン領域２の底部に向かって約４５度に拡がって流れるため、本実施例においては、ベース領域３直下のドレイン領域２全域において逆導通電流が流れている。このことから、ドレイン領域２には抵抗の大きさおよび逆導通電流の大きさに応じたドレイン電位分布が生じるため、ドレイン電極８とソース電極７との間に印加した電位差の一部がドレイン領域２に分布することになる。すなわち、ベース領域３とドレイン領域２間のＰＮ接合に印加される電位差は、ベース領域３周辺の全域において、ドレイン電極８とソース電極７との間に印加した電位差よりもその分小さくなる。このことから、図１４に例示した通り、本実施例においては、ドレイン電極８とソース電極７との間に、ベース領域３とドレイン領域２との間のＰＮ接合の拡散電位より大きな電位が印加されても、従来技術のように、直ぐにはＰＮダイオードは動作しないのである。

図１５はヘテロ接合半導体領域９とヘテロ接合半導体領域９からベース領域３の最も離れた部位との水平方向距離ｗと、ベース領域３直下のドレイン領域２の厚みｔの比率に対して、ＰＮ接合が動作するのに拡散電位に上乗せされた電位Ｖａの大きさを計算した一例である。
図１５に示すように、（距離ｗ／厚みｔ）の大きさが小さくなればなるほど、電位Ｖａが大きくなることが判る。例えば、図１に示すような構造で、ドレイン領域２の不純物濃度が約１×１０^１６ｃｍ^−３、厚みが約１０μｍとし、ベース領域３の不純物濃度が約１×１０^１８ｃｍ^−３、厚みが約１μｍとした場合、上記の距離ｗを例えば約１μｍとすることで、上乗せ電位Ｖａは約０.４Ｖが得られる。

このように、本実施例の構成にすることにより、多数キャリア電流で逆導通動作する動作領域が従来技術に比べて上乗せ電位Ｖａ分大きくなるため、ヘテロ接合半導体領域９で流れる逆導通電流の電流密度を上げることができ、面積を低減することができる。すなわち、スイッチ素子および受動素子を兼ね備え、かつより集積化が可能な半導体装置を提供することができる。

また、ソース電極からヘテロ接合半導体領域を介してドレイン電極に還流電流が流れる還流動作時に、少なくともヘテロ接合半導体領域からベース領域の最も離れた部位近傍のドレイン領域に還流電流が流れるように、ベース領域およびヘテロ接合半導体領域を配置することにより、多数キャリア電流で逆導通動作する動作領域が広がるため、ヘテロ接合半導体領域で流れる逆導通電流の電流密度を上げることができ、集積度を向上することができる。

また、ヘテロ接合半導体領域とドレイン電極との距離を、ベース領域とドレイン電極との距離より小さくすることにより、多数キャリア電流で逆導通動作する動作領域がさらに広がるため、ヘテロ接合半導体領域で流れる逆導通電流の電流密度をさらに上げることができ、集積度をさらに向上することができる。

なお、本実施例においては、多数キャリア受動素子としてヘテロ接合半導体領域９を用いた場合で説明しているが、例えば図２に示すように、ヘテロ接合半導体領域９の部分に、ショットキー接合を形成する所定の金属材料を用いたショットキー接合領域１０を形成した場合においても、上乗せ電位Ｖａの効果を得ることができる。
つまり、ショットキー接合を用いても、多数キャリア電流で逆導通動作する動作領域を広げることができるため、集積度を向上することができる。

また、ヘテロ接合半導体領域９の配置場所に関しても自由に設定することができ、例えば、図３に示すように、隣り合うように配置されたゲート電極６に挟まれるようにヘテロ接合半導体領域９を配置することができる。この場合には、ヘテロ半導体接合領域が、隣合ったベース領域３間に挟まれるように、ドレイン領域２に接して配置されている。そしてヘテロ接合半導体領域９とヘテロ接合半導体領域９からベース領域３の最も離れた部位との水平方向距離ｗは、図示のように、ヘテロ接合半導体領域９の端部からベース領域３の右端までの水平方向距離ｗとなる。なお、左側のベース領域の場合はその左端までの水平方向距離となる。

さらに、図４に示すように、図１と図３のそれぞれのヘテロ接合半導体領域の配置を併せ持つように設置した場合、つまり、隣合ったベース領域３間に挟まれるように設置されたヘテロ半導体接合領域９’と、ベース領域３の外側に設置されたヘテロ接合半導体領域９との両方を設けた場合は、ベース領域３を双方のヘテロ接合半導体領域９と９’とで挟みこむ形状となる。この場合には、ヘテロ接合半導体領域９、９’とヘテロ接合半導体領域９、９’からベース領域３の最も離れた部位との水平方向距離は、図示のように、双方のヘテロ接合半導体領域９と９’との水平方向距離の１／２、正確には、外側のヘテロ接合半導体領域９がドレイン領域２に接する部分の左端と、二つのベース領域３に挾まれたヘテロ接合半導体領域９’がドレイン領域２に接する部分の右端、つまり二つのヘテロ接合半導体領域９と９’とそれぞれがドレイン領域２に接する部分の最短の水平距離の１／２となる。そのため、距離ｗを半分に抑えることができるため、さらに高い上乗せ電位を得ることができ、さらに集積化が可能となる。

次に、逆方向導通状態から遮断状態に移行すべく、ドレイン電極８に正電位が印加されると、ドレイン領域２とヘテロ接合半導体領域９との間に、再び伝導電子に対するエネルギー障壁が形成され、ドレイン領域２とヘテロ接合半導体領域９との間で流れていた伝導電子は遮断状態となる。また、逆方向導通時においては、ドレイン領域２にはホール電流がほとんど流れていないため、逆方向導通状態から遮断状態への逆回復電流もほとんど流れず、低損失で高速な逆回復スイッチング動作となる。

（実施例２）
図５は本発明による半導体装置の第２の実施例を示している。図５は第１の実施例の図１に対応した断面図である。本実施例においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。

図５に示すように本実施例の特徴は、ヘテロ接合半導体領域９がベース領域３より深い位置まで形成されている点である。つまり、ベース領域３直下のドレイン領域２の厚みｔに比べ、ヘテロ接合半導体領域９直下のドレイン領域２の厚みｋが小さくなっている。
このように、ヘテロ接合半導体領域９を深く形成することで、図１に比べて、さらに高い上乗せ電位Ｖａを得ることができる。一例として、図１６にベース領域３直下のドレイン領域２の厚みｔとヘテロ接合半導体領域９直下のドレイン領域２の厚みｋの差分と、拡散電位に上乗せされる電位差Ｖａとの関係を計算した結果を示す。

図１６に示すように、（厚みｔ−厚みｋ）が大きくなればなるほど、電位差Ｖａは大きくなることが判る。また、（厚みｔ−厚みｋ）が０となる構造、つまり、ベース領域３の底部とヘテロ接合半導体領域９の底部が同一面上に有る構造のところで電位差Ｖａの向上に変曲点を有する。

例えば、図５に示すような構造で、ドレイン領域２の不純物濃度が約１×１０^１６ｃｍ^−３、厚みが約１０μｍとし、ベース領域３の不純物濃度が約１×１０^１８ｃｍ^−３、厚みが約１μｍとし、さらに、ヘテロ接合半導体領域９の深さをベース領域３より約１μｍ深くした場合、ヘテロ接合半導体領域９とヘテロ接合半導体領域９からベース領域３の最も離れた部位との水平方向距離ｗを例えば約１μｍとすることで、上乗せ電位差Ｖａとして約１.８Ｖが得られる。図１のように表層部に形成した場合に比べて数倍もの効果が得られる。

このように、本実施例の構成にすることにより、多数キャリア電流で逆導通動作する動作領域が第一の実施例に比べてさらに上乗せ電位差Ｖａが大きくなるため、ヘテロ接合半導体領域９で流れる逆導通電流の電流密度をさらに上げることができ、面積をさらに低減することができる。

なお、本実施例においては、第一の実施例と同様、多数キャリア受動素子としてヘテロ接合半導体領域９を用いた場合で説明しているが、ヘテロ接合半導体領域９の部分に、ショットキー接合を形成する所定の金属材料を用いたショットキー接合領域１０を形成した場合においても、同様の上乗せ電位差Ｖａの効果を得ることができる。

また、ヘテロ接合半導体領域９の配置場所に関しても自由に設定することができ、例えば、図６に示すように、隣り合うように配置されたゲート電極６に挟まれるようにヘテロ接合半導体領域９を配置することができる。さらに、図７に示すように、図５と図６のそれぞれのヘテロ接合半導体領域９の配置を併せ持つように設置した場合、ベース領域３を双方のヘテロ接合半導体領域９で挟みこむ形状となるため、前記図４で説明したのと同様に、距離ｗを半分に抑えることができるため、さらに高い上乗せ電位差を得ることができ、さらに集積化が可能となる。

（実施例３）
図８および図９は本発明による半導体装置の第３の実施例を示している。図８は第１の実施例の図１に対応した断面図である。また、図９は図８の線分Ａ−Ａの断面を示した側面図である。本実施例においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。

図８および図９に示すように本実施例の特徴は、ドレイン領域２の表層部に溝を形成し、その溝の内部に絶縁膜５およびゲート電極６を形成した、いわゆるトレンチ型のＭＯＳＦＥＴ構造となっている。そして、ヘテロ接合半導体領域９は隣り合うゲート電極６の挟まれるように、ゲート電極６に沿って所定の間隔で配置されている。本実施例では、ヘテロ接合半導体領域９とヘテロ接合半導体領域９からベース領域３の最も離れた部位との水平方向距離ｗを容易に設計することが可能であり、図１などの前記実施例に比べて、より距離ｗの小さい構造を実現することができる。

また、本実施例においては、ヘテロ接合半導体領域９は、ゲート電極６が形成された溝の深さと同程度の深さとしているが、ヘテロ接合半導体領域９の深さはどの程度でも良い。しかし、このように形成することで、溝を掘る工程とゲート電極６及びヘテロ接合半導体領域９として多結晶シリコン層を形成する工程を併せて行うことができるため、製造工程が簡単である。また、図５で示したように、ベース領域３よりヘテロ接合半導体領域９を深く形成しているので、より高い上乗せ電位差Ｖａを得ることができる。

なお、図８では、ヘテロ接合半導体領域９の配置の仕方を隣り合うセルと同じ繰り返しとしているが、例えば図１０のように、互い違いにすると、ヘテロ接合半導体領域９の配置を効率的に行えるため、さらに集積化が可能となる。この場合もヘテロ接合半導体領域の代わりにショットキー接合領域を設けることも可能である。

（実施例４）
図１１および図１２は本発明による半導体装置の第４の実施例を示している。図１１は第１の実施例の図１に対応した断面図である。また、図１２は図１１の線分Ｂ−Ｂの断面を示した側面図である。本実施例においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図１１および図１２に示すように本実施例においては、スイッチ素子として接合型電界効果トランジスタ（ＪＦＥＴ）を用いた場合を示している。

図１１においては、例えば炭化珪素のポリタイプが４ＨタイプのＮ^＋型である基板領域２１上にＮ⁻型のドレイン領域２２が形成された半導体基体を用いており、ドレイン領域２２の基板領域２１との接合面に対向する主面に接するように、ドレイン領域２２中にＰ型のベース領域２３が形成されている。さらに、隣り合うベース領域２３に挟まれるようにＮ^＋型のソース領域２４が形成されている。図１１においては、ベース領域２３とソース領域２４は離れた場合を示しているが接していても良い。そして、ベース領域２３はゲート電極２６と、ソース領域４はソース電極２７と、ドレイン領域２２はドレイン電極２８とそれぞれ接続されている。なお、２５は絶縁膜である。さらに、ヘテロ接合半導体領域２９が隣り合うゲート領域２３に挟まれるように、ゲート領域２３に沿って所定の間隔で配置されている。

本実施例においても、ヘテロ接合半導体領域９はＪＦＥＴにおけるスイッチ素子としての動作にはＭＯＳＦＥＴと同様に悪い影響は与えない。また、逆方向導通時においては、図１で説明した同様の効果を有する。また、ＪＦＥＴをスイッチ素子として使用する場合、ソース領域２４とドレイン領域２２との遮断性の向上が課題となるが、ヘテロ接合半導体領域９を所定の位置に配置することによって、遮断性を向上することが可能である。

以上、第１の実施例から第４の実施例においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。
また、全ての実施例において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。
また、全ての実施例において、ドレイン電極８、２８とソース電極７、２７とをドレイン領域２、２２を挟んで対向するように配置し、ドレイン電流を縦方向に流すいわゆる縦型構造のトランジスタで説明してきたが、例えばドレイン電極８、２８とソース電極７、２７とを同一主面上に配置し、ドレイン電流を横方向に流すいわゆる横型構造のトランジスタであってもかまわない。
また、ヘテロ接合半導体領域９、２９に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。

また、一例として、ドレイン領域２、２２としてＮ型の炭化珪素を、ヘテロ接合半導体領域９、２９としてＮ型の多結晶シリコンを用いて説明しているが、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
また、第１の実施例から第４の実施例においては、主にヘテロ接合半導体領域９、２９で受動素子を形成した場合で説明してきたが、ショットキー接合を形成する金属材料を用いて受動素子を形成していても良い。
さらにスイッチ素子が、ＭＯＳＦＥＴ及びＪＦＥＴで構成された場合を例示して説明してきたが、バイポーラトランジスタなど別のスイッチ素子で構成されていてもかまわない。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。

本発明の第１の実施例の断面図。 本発明の第１の実施例の他の構成を示す断面図。 本発明の第１の実施例の他の構成を示す断面図。 本発明の第１の実施例の他の構成を示す断面図。 本発明の第２の実施例の断面図。 本発明の第２の実施例の他の構成を示す断面図。 本発明の第２の実施例の他の構成を示す断面図。 本発明の第３の実施例の断面図。 本発明の第３の実施例の他の断面図。 本発明の第３の実施例の他の構成を示す断面図。 本発明の第４の実施例の断面図。 本発明の第４の実施例の他の断面図。 本発明の第１の実施例の他の構成を示す断面図。 本発明における逆方向導通時のＩＶ特性を示す図。 本発明における（距離ｗ／厚みｔ）に対する上乗せ電位特性を示す図。 本発明における（厚みｔ−厚みｋ）に対する上乗せ電位特性を示す図。 本発明の動作原理を説明するエネルギーバンド構造図（接触前）。 本発明の動作原理を説明するエネルギーバンド構造図（接触後）。 本発明の動作原理を説明するエネルギーバンド構造図（熱平衡状態）。 本発明の動作原理を説明するエネルギーバンド構造図（遮断状態）。 本発明の動作原理を説明するエネルギーバンド構造図（逆導通状態）。

符号の説明

１…基板領域 ２…ドレイン領域
３…ベース領域 ４…ソース領域
５…絶縁膜 ６…ゲート電極
７…ソース電極 ８…ドレイン電極
９、９’…ヘテロ接合半導体領域 １０…ショットキー接合領域
１１…蓄積型領域 １２…ゲート電極
１３…ヘテロ接合半導体領域 ２１…基板領域
２２…ドレイン領域 ２３…ベース領域
２４…ソース領域 ２５…絶縁膜
２６…ゲート電極 ２７…ソース電極
２８…ドレイン電極 ２９…ヘテロ接合半導体領域
ｔ…ベース領域直下のドレイン領域厚み
ｗ…ヘテロ接合半導体領域から最も離れたベース領域までの距離
ｋ…ヘテロ接合半導体領域直下のドレイン領域厚み
Ｖａ…ＰＮ接合の拡散電位に上乗せされる電位

Claims (13)

1. 第一導電型の半導体基体からなるドレイン領域の所定領域に、第二導電型のベース領域および第一導電型のソース領域を有し、前記ドレイン領域および前記ソース領域にそれぞれ接続するドレイン電極およびソース電極を有し、さらに、少なくとも前記ドレイン電極と前記ソース電極間を流れる電流を制御するべく設けられたゲート電極を有する三端子スイッチ素子において、
   前記ドレイン領域とヘテロ接合を形成し、前記ソース電極に接続され、かつ、前記ドレイン領域の前記半導体基体とはバンドギャップが異なったヘテロ接合半導体領域が形成されていることを特徴とする半導体装置。
2. 前記ソース電極から前記ヘテロ接合半導体領域を介して前記ドレイン電極に還流電流が流れる還流動作時に、少なくとも前記ヘテロ接合半導体領域から前記ベース領域の最も離れた部位近傍の前記ドレイン領域に前記還流電流が流れるように、前記ベース領域および前記ヘテロ接合半導体領域を配置したことを特徴とする請求項１に記載の半導体装置。
3. 前記ソース電極と前記ドレイン電極とが前記ドレイン領域を介して対向しており、前記ヘテロ接合半導体領域と前記ヘテロ接合半導体領域から前記ベース領域の最も離れた部位との前記半導体基体主面に平行方向の距離が、前記ベース領域直下の前記ドレイン領域の厚み以下となるように配置されたことを特徴とする前記請求項１または請求項２に記載の半導体装置。
4. 前記ヘテロ接合半導体領域が、前記半導体基体の主面から見て前記ベース領域より深い位置まで形成されていることを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置。
5. 前記三端子スイッチ素子が、前記ドレイン領域の所定領域に前記ベース領域を有し、前記ベース領域の所定領域に前記ソース領域を有し、少なくとも前記ドレイン領域及び前記ソース領域に接するように絶縁膜を介してゲート電極を有する絶縁ゲート型電界効果トランジスタからなることを特徴とする請求項１乃至請求項４の何れかに記載の半導体装置。
6. 前記ゲート電極が前記ヘテロ接合半導体領域と同一の材料からなることを特徴とする請求項５に記載の半導体装置。
7. 半導体基体からなるドレイン領域が第一導電型である場合に、前記ゲート電極および前記ヘテロ接合半導体領域が第二導電型であることを特徴とする請求項５または請求項６に記載の半導体装置。
8. 前記ヘテロ半導体接合領域が、隣合った前記ベース領域間に挟まれるように、前記ドレイン領域に接して配置されていることを特徴とする請求項１乃至請求項７の何れかに記載の半導体装置。
9. 前記ヘテロ半導体接合領域が隣合った前記ベース領域の外側と、隣合った前記ベース領域間に挟まれる位置とのそれぞれに、前記ドレイン領域に接して配置されていることを特徴とする請求項１乃至請求項７の何れかに記載の半導体装置。
10. 前記ヘテロ接合半導体領域と前記ヘテロ接合半導体領域から前記ベース領域の最も離れた部位との前記半導体基体主面に平行方向の距離は、隣合った前記ベース領域の外側に設けられたヘテロ接合半導体領域と、隣合った前記ベース領域間に挟まれる位置に設けられたヘテロ接合半導体領域とのそれぞれが前記ドレイン領域に接する部分における前記半導体基体主面に平行方向の最短距離の１／２とすることを特徴とする請求項９に記載の半導体装置。
11. 前記半導体基体がワイドギャップ半導体からなることを特徴とする請求項１乃至請求項１０の何れかに記載の半導体装置。
12. 前記半導体基体が炭化珪素からなることを特徴とする請求項１乃至請求項１１の何れかに記載の半導体装置。
13. 前記ヘテロ半導体接合領域が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンからなることを特徴とする請求項１乃至請求項１２の何れかに記載の半導体装置。

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