JP2007188931A

JP2007188931A - 半導体装置

Info

Publication number: JP2007188931A
Application number: JP2006003437A
Authority: JP
Inventors: Moriyasu Tomono; 守保伴野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-11
Filing date: 2006-01-11
Publication date: 2007-07-26
Also published as: US7408368B2; US20070159203A1

Abstract

【課題】
本発明は、複数回のウェハーテスト工程にも耐えうる半導体装置を提供することを目的とする。
【解決手段】
半導体装置は、テスト対象回路１と、テスト対象外回路２と、前記テスト対象回路１に用いられる第１のパッド群と、前記テスト対象外回路２に用いられる第２のパッド群とを備え、前記第１のパッド群は少なくとも複数に分割されたパッドを含み、前記第２のパッド群はそれぞれ１つのパッドから構成されることを特徴とする。
【選択図】図１

Description

本発明は、複数のテスト工程が必要な半導体装置に関する。

近年のＬＳＩ（Large Scale Integrated Circuit）の技術発達によって、ＬＳＩに搭載される回路規模が次第に大きくなってきており、１つのＬＳＩにプロセッサやメモリなどの複数の回路からなるシステムＬＳＩが一般化されている。

一方で製造したＬＳＩの良否を判断するため、ウェハー段階とパッケージ段階での動作テストが行われる。動作テストは半導体テスターにより各回路のテストパターンを入力し、出力結果が正しいか否かによって判断される。ここで、出力結果とは入力されたテストパターンに基づいて動作した当該回路の出力結果をいう。ウェハー段階でのテストでは、ＬＳＩ内のパッドに対応したプローブカードを接触させてテストパターンの入力と出力結果を取り出すことができる。

ＬＳＩの規模が大きくなるとテスト工程も複雑になり、特に前述したシステムＬＳＩなどは複数のブロック（回路）が混載されているため、それぞれのブロック毎にテストを行う必要がある。また、回路によって使用できる半導体テスターが異なる場合や温度条件を変えて行う場合もあり、複数回のテスト工程が必要とされる。

特に、ウェハー段階でのテストではパッドにプローブカードの針を当てるため、同じパッドに複数回の針が当たるとパッドの損傷が問題となる。すなわち、針当ての際に、メタルで作られたパッド表面が損傷する。その結果、パッケージングの時ワイヤをパッドにボンディングするが、損傷のひどいパッドはボンディングに失敗し、不良品となってしまう。そこで、同じ場所への針当て回数を減らすため、パッド面積を大きくしてテスト毎に針当て箇所を変えるか、またはウェハーテスト段階での針当て箇所とパッケージングの際のボンディング箇所を分けることによって、複数の針当てにも耐えることができる。しかし、パッドの面積が大きくなるとＬＳＩ面積が大きくなり好ましくない（例えば、特許文献１参照）。
特開平０８−２９４５１号公報

本発明は、複数回のウェハーテスト工程にも耐えうる半導体装置を提供することを目的とする。

本発明の一態様によると、テスト対象回路と、テスト対象外回路と、前記テスト対象回路に用いられる第１のパッド群と、前記テスト対象外回路に用いられる第２のパッド群とを備え、前記第１のパッド群は少なくとも複数に分割されたパッドを含み、前記第２のパッド群はそれぞれ１つのパッドから構成されることを特徴とする半導体装置が提供される。

この発明によれば、複数回のウェハーテスト工程にも耐えうる半導体装置を提供することができる。

以下に述べる実施の形態では、一例としてＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等のメモリとロジック回路を混載したＬＳＩについて説明する。実施の形態に限定されることはなく、複数回のウェハーテストを行う半導体装置に適用できることはいうまでもない。

図１は本発明の実施の形態の半導体装置の概略的なブロック図である。テスト対象回路１とテスト対象外回路２から構成されている。テスト対象回路１はメモリ回路３、ロジック回路４、テスト制御回路及び消費電力低減モード制御回路６等が配置され、また、ウェハーテストに用いるプローブカードの針（図示せず）が当てられる複数のパッドＰＡ，ＰＢ，ＰＣ，ＰＤがＬＳＩの外周部に配置されている。本実施の形態では、パッドを外周部に配置しているが、これに限らずＬＳＩの内部にパッドが形成されていてもよい。

ここで、消費電力低減モード制御回路６とは、テスト対象回路１の消費電力を低減するための回路である。すなわち、テストモードは複数あり、各々のテストモードによってテスト対象回路１内のテスト対象となる回路が異なってくる。したがって、テスト対象回路１であってもテストモードによってはテストに関与しなく、電源を供給する必要がない場合がある。消費電力低減モードとは、例えばスタンバイモード、アイドルモード、ホルトモード、ストップモードなどと呼ばれる動作を停止し消費電力を下げるモード、またクロック供給を止めることで消費電力を削減するモード、供給するクロックの周波数を落とすことで消費電力を低減させるモードなど様々なモードを選択することができる。

また、複数の入力パッドＰＣ、出力パッドＰＢ及び入出力パッドＰＡが配置されている。入力パッドＰＣは外部から信号を入力する専門のパッドであり、逆に出力パッドＰＢは外部への出力専門のパッドである。入出力パッドＰＡは所定の信号によって入力状態と出力状態を切り替えて使用することができるパッドである。ここで、所定の信号とは、入出力パッドが出力イネーブル付き出力セルの場合は出力をハイインピーダンスとする制御信号であり、オープンドレイン出力セルの場合はデータ信号である。

ここで、メモリ回路３にはＲＯＭやＲＡＭ等複数のメモリ回路が集積されているものとする。メモリのテストは温度を変えて複数回のテストを行い、その結果を反映させてリダンダンシーアンドリペア工程を経て、再度温度を変えての複数回のテストを行うなどテストの回数が多い。また、これらの複数回のテストは同じパットにプローブカードの針が当たるため、パッドの損傷が激しくなってしまう。

本実施形態では特にプローブ針を複数回当てるパッドを分割して複数個のパッドとし、その他のパッドは従来通り１個のパットとすることを特徴としている。全てのパッドをそれぞれ複数個に分割しないので、ＬＳＩ面積の増大を抑えることができる。

具体的には、メモリテストやロジックテストに用いるパッド、メモリ回路３やロジック回路４に供給する電源パッドなどのパッドを分割して複数個のパッドにする。

図２は電源パッドとテスト回路の接続の一例を表したブロック図である。複数の電源用パッドはＬＳＩ内部の配線で接続されている。それぞれの回路によって消費電力が異なるので必要な電源パッドが各回路に配置され、電源が供給される。テスト対象回路１へ接続する電源パッドＰＡａ１〜ＰＡｂ６は、１電源に付き２つのパッドに分岐している。ここで図示しないがテスト対象外回路２の電源パッドは従来通り１電源に付き１パッドである。テスト対象回路１へ入力される電源は、テスト対象となる回路（ここではメモリ回路やロジック回路）、テスト制御回路、消費電力モード制御回路やテスト対象となる回路のテスト信号の入出力に用いるバッファ１０に供給される。また、ＰＬＬ（Phase Locked Loop）回路１１ａなどクロック回路１１にも供給される。

図３はテスト専用パッドとテスト回路の接続の一例を表したブロック図である。様々な回路が混在しているので、複数のテストモードを用意しテストモード毎にそれぞれの回路についてのテストを行っている。テスト制御回路５はテストモードを選択する回路である。テスト選択信号Ｓｔｍ１，Ｓｔｍ２，Ｓｔｍ３をテスト制御回路５に入力してテストモード信号ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４，ＴＭ５６を作り、これらのテストモード信号の論理和をした信号を別のテストモード信号ＴＭ１２３，ＴＭ４５６，ＴＭ１２３４５６を作っている。これらのテストモード信号は各テスト対象回路１に入力し、強制的にテストイネーブル状態とテストディゼーブル状態に設定している。また、リセット回路３０にはリセット信号Ｓｒｅｓが入力される。クロック回路１１内のＰＬＬ回路１１ａにはクロック信号Ｓｃｌｋが入力される。

テスト選択信号Ｓｔｍ１，Ｓｔｍ２，Ｓｔｍ３、リセット信号Ｓｒｅｓ、クロック信号Ｓｃｌｋは、各テストで必ず使用される信号なので、これらのパッドはテスト毎にプローブ針が当てられる。したがって、これらのパッドは１信号に付き２つのパッドに分岐している。なお、クロック信号は外部から供給せずに、回路内の内部クロックでテスト回路を動作させるような場合にはクロック信号はテスト毎にプローブ針を当てないことから、１パッドでも良い場合がある。

なお、出力信号Ｖｍはテスト対象となるメモリ回路３の出力信号をモニタする信号であり、この信号に接続するパッドは複数に分割しても、１つであってもよい。

図４はテスト出力パッドとテスト回路の接続の一例を表したブロック図である。テスト対象回路１からの出力信号は、１つの出力信号に対して２つのパッドから出力できる。例えば出力信号ＴＯ１は選択回路ＭＢａ１に入力されてパッドＰＢａ１から出力される場合と、選択回路ＭＢｂ１に入力されてパッドＰＢｂ１から出力される場合とに分けられている。パッドＰＢａ１とＰＢｂ１のどちらのパッドから出力信号ＴＯ１を取り出すかは、テストモード信号ＴＭ１２３とＴＭ４５６によって決定することができる。したがって、テストモードＴＭ１２３でのテストでは出力信号ＴＯ１はパッドＰＢａ１から出力されるのでプローブ針はパッドＰＢａ１に当てればよく、パッドＰＢｂ１にはプローブ針を当てる必要がないのでパッドの針当て回数を減らすことができる。

ノーマル動作時はテストモード信号ＴＭ１２３，ＴＭ４５６ともに“１”となりパッドＰＢａ１，ＰＢｂ１はそれぞれＬＳＩ内部の出力信号ＮＯ１，ＮＯ２がそれぞれ選択されて出力される。

出力信号ＴＯ２についても選択回路ＭＢａ２、ＭＢｂ２にそれぞれ入力し、テストモード信号ＴＭ１２３，ＴＭ４５６によってパッドＰＢａ２、ＰＢｂ２から出力される。パッドＰＢａ１、ＰＢｂ１、ＰＢａ２は入力バッファＢＢａ１，ＢＢｂ１，ＢＢａ２が接続されているが、パッドＰＢｂ２は入出力バッファＢＢｂ２が接続されている。テストモード時にはパッドＰＢｂ２は出力専用パッドとして用いられるため、例えばノーマル出力イネーブル信号ＮＯＥＢｂ２とテストモード信号ＴＭ１２３４５６とのＮＯＲ回路の出力の反転信号ＯＥＢｂ２を入出力バッファＢＢｂ２の制御端に入力させる。ノーマル出力イネーブル信号ＮＯＥＢｂ２とテストモード信号ＴＭ１２３４５６とのＮＯＲ回路の出力はテストモード時には常に“０”であるので、パッドＰＢｂ２は出力状態にすることができる。

図５はテスト入力パッドとテスト回路の接続の一例を表したブロック図である。テスト対象回路１への入力信号は、１つの入力信号に対して２つのパッドから入力できる。例えば入力信号ＴＩ１はパッドＰＣａ１、ＰＣｂ１からそれぞれバッファＢＣａ１、ＢＣｂ１を介して選択回路ＭＣａｂ１の入力端ＣＩａ１、ＣＩｂ１に入力することができる。パッドＰＣａ１とＰＣｂ１のどちらのパッドからテスト対象回路１に入力信号ＴＩ１を入力させるかは、テストモード信号ＴＭ１２３とＴＭ４５６によって決定することができる。したがって、テストモードＴＭ１２３でのテストでは入力信号ＴＩ１はパッドＰＣａ１から信号を入力するのでプローブ針はパッドＰＣａ１に当てればよく、パッドＰＣｂ１にはプローブ針を当てる必要がない。一方テストモードＴＭ４５６でのテストでは入力信号ＴＩ１はパッドＰＣｂ１から信号を入力するのでプローブ針はパッドＰＣｂ１に当てればよく、パッドＰＣａ１にはプローブ針を当てる必要がない。したがって、テストモード毎に入力信号の入力パッドを変えることができるので１パッド当たりの針当て回数を減らすことができる。

また、選択回路ＭＣａｂ１の入力端には更にＬＳＩ内部信号ＮＩ１が入力されており、ノーマル動作時にはＴＭ１２３，ＴＭ４５６がともに“１”となるので、この内部信号ＮＩ１が選択されてテスト対象回路１に入力されることになる。

なお、テスト入力パッドに用いるパッドは入力バッファ若しくは入出力バッファが接続されている。パッドＰＣａ１、ＰＣｂ１は共に入出力バッファが接続されている。パッドＰＣａ１とＰＣｂ１はテスト時にはどちらか一方のパッドしかプローブ針が当てられていないので、プローブ針が当てられていないパッドはフローティング状態になってしまう。そこで、パッドＰＣａ１にプローブ針を当てる場合は、テストモードＴＭ１２３＝“１”、ＴＭ４５６＝“０”とする。テストモードＴＭ４５６の反転信号はパッドＰＣａ１の入出力バッファＢＣａ１の制御端に入力されるので、入力状態なりパッドＰＣａ１からテスト入力信号ＴＩ１をテスト対象回路に入力することができる。一方、テストモードＴＭ１２３の反転信号はパッドＰＣｂ１の入出力バッファＢＣｂ１の制御端に入力されるので、出力状態となってパッドＰＣｂ１は電源電圧に固定される。このように入出力バッファにすることによってプローブ針を当てないパッドがプローブ針を当てなくてもフローティング状態になることを回避することができる。

入力信号ＴＩ２はパッドＰＣａ２、ＰＣｂ２からそれぞれバッファＢＣａ２、ＢＣｂ２を介して選択回路ＭＣａｂ２の入力端ＣＩａ２、ＣＩｂ２に入力することができる。パッドＰＣａ１とＰＣｂ１と異なる部分は、パッドＰＣａ２とＰＣｂ２はノーマル動作時には入出力バッファとして動作することである。パッドＰＣａ２にプローブ針を当てる場合は、テストモードＴＭ１２３＝“１”、ＴＭ４５６＝“０”とする。ノーマル出力イネーブル制御信号ＮＯＥＣｂ２、ＮＯＥＣａ２はテストモード時には常に“０”である。したがって、パッドＰＣａ２の入出力バッファＢＣａ２の制御端にはＯＥＣａ２＝“１”が入力されてパッドＰＣａ２は入力状態となりプローブ針から入力信号ＴＩ２が入力される。一方、パッドＰＣｂ２の入出力バッファＢＣｂ２の制御端にはＯＥＣｂ２＝“０”が入力されてパッドＰＣｂ２は出力状態となりプローブ針を当てなくてもフローティング状態になることはない。このようにプローブ針を当てなくてもパッドＰＣｂ２がフローティング状態になることがない。

図６はテスト対象外回路２に接続される対象外パッドの一例を示している。これらの対象外パッドは、入力パッド、出力パッド及び入出力パッドが含まれる。

テスト対象外回路２に接続される不使用パッドＰＤＸ１〜ＰＤＺ２とは、テストに関与しないパッドであり、この不使用パッドからはテストパターンの信号が入力されることも、テスト結果の信号が出力されることもない。すなわち、テストには無関係でありプローブ針を当てる必要がない。したがって、これらのパッドは複数に分割する必要がない。

しかし、入力パッドをフローティング状態にしておくことにより、他の回路に影響を及ぼすことがあるので、入力パッドはプルアップあるいはプルダウンさせておく必要がある。また、入出力パッドは出力状態にする必要がある。

以上詳述したようにテストモード時に頻繁にプローブ針を当てることが必要なパッドは複数に分割し、プローブ針の当てる回数が少ないパッドには従来どおりパッドは１つですむので、パッドの損傷を抑えてＬＳＩ面積の増大を抑えることができる。

なお、本実施形態ではパッドを２分割したが、分割数は限定されず３つ以上に分割してもよい。

さらに、テストモード時に頻繁にプローブ針を当てることが必要なパッドを複数に分割するのではなく、通常のパッドよりも面積を大きくすることによってパッドの損傷を回避させることも可能である。

また、テスト対象回路１はメモリ回路やロジック回路に限らずテストの対象となる回路であればどのような回路であってもよい。

なお、本願発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出できる。例えば、実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

本発明の実施の形態の概略的なブロック図である。本発明の実施の形態の電源パッドとテスト回路のブロック図である。本発明の実施の形態のテスト専用パッドとテスト回路のブロック図である。本発明の実施の形態のテスト出力パッドとテスト回路のブロック図である。本発明の実施の形態のテスト入力パッドとテスト回路のブロック図である。テスト対象外回路に接続される不使用パッドを表した図である。

符号の説明

１・・・テスト対象回路
２・・・テスト対象外回路
３・・・メモリ回路
４・・・ロジック回路
５・・・テスト制御回路
６・・・消費電力低減モード制御回路
１０・・・テスト対象の入出力バッファ
１１・・・クロック回路
１１ａ・・・ＰＬＬ回路
３０・・・リセット回路

Claims

テスト対象回路と、
テスト対象外回路と、
前記テスト対象回路に用いられる第１のパッド群と、
前記テスト対象外回路に用いられる第２のパッド群とを備え、
前記第１のパッド群は少なくとも複数に分割されたパッドを含み、前記第２のパッド群はそれぞれ１つのパッドから構成されることを特徴とする半導体装置。
前記複数に分割されたパッド少なくとも、リセット信号が入力されるパッド、テストモードを決定するテスト制御信号が入力されるパッドを含むことを特徴とする請求項１に記載の半導体装置。
前記テスト制御信号はテスト制御回路に入力され、前記テスト制御回路は各テストモードを指定するテスト信号を生成することを特徴とする請求項２に記載の半導体装置。
前記第２のパッド群の入力専用パッドはプルアップまたはプルダウンされていることを特徴とする請求項１に記載の半導体装置。
前記第１のパッド群の入出力パッドが少なくとも複数に分割されていることを特徴とする請求項１記載の半導体装置。