JP2002243801A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 内蔵メモリの自己テスト回路により検出され
た不良アドレスを記憶する回路を設けたり、不良検出の
度に回路の動作が中断されるのを回避し、リアルタイム
で正確な不良情報を出力できるような自己テスト技術を
提供する。 【解決手段】 外部のテスタ等から供給されるクロック
信号（φ０）を逓倍する逓倍回路（１２０）を設け、逓
倍されたクロック信号（φ１）でチップ内部の自己テス
ト回路を動作させ、自己テスト回路による判定結果をシ
リアル−パラレル変換して出力するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
組み込まれ半導体集積回路に内蔵されているＲＡＭ（ラ
ンダム・アクセス・メモリ）のようなメモリ回路を検査
する自己テスト回路に適用して有効な技術に関し、特に
外部のテスト装置の処理能力を超える高い周波数で内部
メモリが動作する半導体集積回路におけるメモリ回路を
検査する自己テスト回路に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化並びに
大規模化に伴い、ＲＡＭのようなメモリ回路を内蔵した
プロセッサやシステムＬＳＩ（大規模半導体集積回路）
が提供されている。かかる半導体集積回路において、内
蔵メモリ回路が良品であるか不良品であるかを検査した
り、内蔵メモリ回路に冗長回路を設けておいて、欠陥の
あるメモリセルをあらかじめ用意しておいた救済用置換
メモリ行もしくは救済用置換メモリ列と置き換えること
で欠陥ビットを救済し、チップの歩留まりを向上させる
手法は良く知られている。

【０００３】

【発明が解決しようとする課題】しかしながら、メモリ
回路のテストでは、メモリセルのアドレスやメモリセル
に書き込むデータ、読み出し／書き込みを特定するなど
の制御信号、テスト結果を判定するための読み出しデー
タ等を、メモリ回路を内蔵したチップに外部から与えた
り、取り出したりするための手段（例えばテスタと呼ば
れる装置）が必要であるが、最先端の技術を使用したＬ
ＳＩを開発しそれをテストするような場合、テスタはそ
れまでの技術を用いて製造された装置であるため、かか
るテスタによってその処理能力を超える高い周波数で動
作する被テストチップ内のメモリ回路を検査することは
困難である。

【０００４】そこで、例えばチップ内部にメモリ回路の
テストを実現するための回路をチップ内に埋め込むいわ
ゆる組込み自己テスト（ＢＩＳＴ）、アレイ組込み自己
テスト（ＡＢＩＳＴ）と呼ばれている手法がある（特開
平６−３４２０４０号公報、特許第２６１４４１３号
等）。組込み自己テスト回路の実現の仕方は様々である
が、代表的なものは、テストアドレスを発生する手段
と、メモリに書き込むテストデータを発生する手段と、
メモリから読み出すデータに対する期待値を発生する手
段と、前記の２つのデータを比較する手段と、比較の結
果不一致となったメモリセルのアドレス（故障アドレ
ス）を保存する手段およびこれらを制御する手段とから
構成される。

【０００５】テスタによってその処理能力を超える高い
周波数で動作する被テストチップにおいて組込み自己テ
スト回路を実現する場合、以下のような問題点が考えら
れる。すなわち、組込み自己テスト回路により検出され
た故障アドレスをチップ外部へ出力するように構成した
としても、動作周波数の高いチップから出力される不良
情報を処理能力の低い外部のテスタで取り込むことがで
きない点である。仮に、自己テスト回路により不良が検
出された場合、不良を示す情報のみを外部へ出力させる
ようにしたとすると、発生した不良の解析が困難となる
とともに、冗長救済も行なうことができない。

【０００６】そこで、組込み自己テスト回路により検出
された不良アドレスを格納する回路（例えばレジスタ）
をチップ内部に設け、テスト終了後に外部テスタにより
読み出す方法や自己テスト回路によるテスト実行中に不
良を検出する度に自己テスト回路の動作を一時停止させ
て検出した不良アドレスを外部へ出力する方法が考えら
れる。

【０００７】しかしながら、検出された不良アドレスを
格納するレジスタのような回路をチップ内部に設ける方
法においては、設置したレジスタの数以上の不良アドレ
スを記憶することができないという制約があるとともに
記憶できる不良アドレスの数を増やそうとすると回路の
オーバーヘッドが大きくなってしまうという問題があ
る。また、自己テスト回路により不良を検出する度に自
己テスト回路の動作を一時停止させて不良アドレスを外
部へ出力する方法にあっては、不良検出の度にテストが
中断されるためトータルのテスト所要時間が大幅に増加
してしまうとともにリアルタイム性が損なわれ正確な不
良情報が得られないという問題がある。

【０００８】本発明は、超高速な半導体集積回路に組み
込まれる内蔵メモリの自己テスト回路における上記課題
を解決するためになされたもので、検出された不良アド
レスを記憶する回路を設けたり、不良検出の度に回路の
動作が中断されるのを回避し、リアルタイムで正確な不
良情報を出力できるような自己テスト技術を提供するこ
とを目的とする。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、メモリ回路と、該メモリ回路を
テストするアドレスおよびデータを生成するテストパタ
ーン生成手段と、上記メモリ回路から読み出されたデー
タと該データに対する期待値データとを比較する比較判
定手段と、該比較判定手段により出力された不良を示す
信号を内部クロックの周波数と外部のテスト装置の動作
クロックの周波数との比に応じてパラレル信号に変換す
るシリアル−パラレル変換手段とを設けるようにした。

【００１２】より具体的には、外部のテスタ等から供給
されるクロック信号を逓倍する逓倍回路を設け、逓倍さ
れたクロック信号でチップ内部の自己テスト回路を動作
させ、自己テスト回路による判定結果をシリアル−パラ
レル変換する手段を設けるようにしたものである。

【００１３】上記した手段によれば、自己テスト回路に
よる判定結果をシリアル−パラレル変換して外部へ出力
するため、内部クロックの周波数よりも低い周波数で動
作する外部テスト装置によってチップ内部の自己テスト
回路による判定結果を検出ないしは取り込むことができ
る。

【００１４】また、望ましくは、上記シリアル−パラレ
ル変換手段により変換された信号を選択して共通の外部
端子より出力させる選択手段を設ける。これにより、チ
ップ内部の自己テスト回路による判定結果を出力するた
めの外部端子数を減らすことができる。

【００１５】また、メモリ回路と、該メモリ回路をテス
トするアドレスおよびデータを生成するテストパターン
生成手段と、上記メモリ回路から読み出されたデータと
該データに対する期待値データとを比較する比較判定手
段と、該比較判定手段より出力された不良を示す信号を
ラッチ可能なラッチ手段と、内部クロックの周波数と外
部のテスト装置の動作クロックの周波数との比に応じて
上記ラッチ手段におけるラッチタイミングを制御するラ
ッチタイミング制御手段とを設ける。

【００１６】上記した手段によれば、自己テスト回路に
よる判定結果をラッチ回路によりラッチすることで判定
結果を示す信号を引き伸ばして外部へ出力することがで
きるため、内部クロックの周波数よりも低い周波数で動
作する外部テスト装置によって自己テスト回路による判
定結果を検出ないしは取り込むことができる。

【００１７】また、望ましくは、上記ラッチタイミング
制御手段は、複数のフリップフロップがループ状に接続
されたループカウンタで構成し、該ループカウンタはそ
の初期値を変更可能に構成する。これにより、ループカ
ウンタの初期値を変更するだけで比較判定手段より出力
された不良を示す信号をラッチ手段がラッチするタイミ
ングを変更することができる。

【００１８】さらに、望ましくは、上記比較判定手段よ
り出力された不良信号または上記ループカウンタの最終
段のフリップフロップの出力帰還信号を選択的に上記ル
ープカウンタの初段のフリップフロップに入力可能な第
１の選択手段と、上記ループカウンタの複数のフリップ
フロップの出力の論理和をとることにより上記不良信号
を引き伸ばした信号を形成する論理回路と、該論理回路
の出力信号または上記ラッチ手段の出力信号のいずれか
を選択して外部端子へ出力可能な第２の選択手段とを設
ける。

【００１９】上記した手段によれば、第１の選択手段に
よって比較判定手段より出力された不良信号を選択し第
２の選択手段によって論理回路の出力信号を選択するこ
とでメモリ回路に不良があるか否かを短時間で検出し、
不良があった場合には第１の選択手段によってループカ
ウンタの最終段のフリップフロップの出力帰還信号を選
択し第２の選択手段によってラッチ手段の出力信号を選
択することでメモリ回路の正確な不良情報を知ることが
できるようになる。

【００２０】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明に係るメモリ回路
の自己テスト回路の一実施例の概略構成図である。

【００２１】本実施例の自己テスト回路が搭載された半
導体チップ１００上には、複数のメモリ回路（ＲＡＭ）
１０２が搭載されている。本実施例は、例えばマイクロ
プロセッサチップに適用されるもので、各々のメモリ回
路は、各マイクロプロセッサの仕様に応じて、例えば命
令キャッシュやデータキャッシュ、仮想記憶におけるタ
グアドレスが格納されるＴＡＧキャッシュ、論理アドレ
スと物理アドレスの変換テーブル格納用のメモリ等に利
用される。

【００２２】図１において、１０１は自己テスト回路全
体を制御するコントロール回路、１０３はメモリ回路１
０２のテストに必要なアドレスとデータ（書込みデータ
及び期待値データを含む）を発生するテストパターン発
生器（ＡＰＧ）、１０４はチップ内部の複数のメモリ回
路１０２のうちテスト対象となるメモリ回路を選択する
テスト対象選択回路である。この実施例では、チップ内
部の複数のメモリ回路１０２が、テスト対象選択回路１
０４からの選択信号に従って順番に選択されテストされ
るように構成されている。テストの順番はコントロール
回路１０１からの指令によって決定される。

【００２３】上記コントロール回路１０１は、外部端子
１４１，１４２から入力される診断コントロール信号お
よびＲＡＭテスト開始信号と内部のモードレジスタの値
に従い前記テストパターン発生器１０３等に対する制御
信号を形成し、テストパターン発生器１０３はコントロ
ール回路１０１からの制御信号とモードレジスタの値に
従い、テスト用の行アドレス、列アドレス、書き込みイ
ネーブル信号、書き込みデータまたは期待値データ等を
発生する。

【００２４】各メモリ回路１０２の前段にはＬＳＩ本来
の機能を実現する一般論理回路１０５からの信号と上記
テストパターン発生器１０３からのテストパターンとを
切り替えるセレクタ回路１０６が、また各メモリ回路１
０２の後段にはメモリ回路１０２からの読出しデータと
前記テストパターン発生器１０３からの期待値データと
を比較する比較判定回路１０７がそれぞれ設けられてい
る。セレクタ回路１０６は通常動作時にはチップ内部の
プロセッサ（ＣＰＵ）などの一般論理回路から供給され
る通常論理信号を、またメモリテスト時には上記パター
ン発生器１０３で生成されたテスト用アドレス信号Ａ、
書込みデータＤｉ、書込み信号イネーブルＷＥを選択し
てテスト対象のメモリ回路１０２に供給する。

【００２５】１１０は、各テスト回路に対応して設けら
れている比較判定回路１０７からの判定結果すなわち不
良情報を編集し共通の外部端子１４３より出力する不良
情報編集回路であり、比較判定回路１０７からシリアル
に出力される判定結果信号をパラレル信号に変換するシ
リアル−パラレル変換回路１１１と、変換された結果の
中から任意の結果を出力させる出力選択回路１１２とか
らなる。シリアル−パラレル変換回路１１１の出力ＯＵ
Ｔ０〜ＯＵＴ３が出力選択回路１１２により選択されて
出力端子１４３より出力されることによって外部端子数
を減らすことができる。

【００２６】さらに、この実施例においては、外部のテ
スタ等から供給される例えば２００ＭＨｚのような周波
数のクロック信号φ０を８００ＭＨｚのようなクロック
信号φ１に逓倍する逓倍回路１２０が設けられており、
逓倍されたクロック信号φ１により上記自己テスト回路
が動作されるように構成されている。上記シリアル−パ
ラレル変換回路１１１は、このクロック逓倍回路１２０
における逓倍数「４」に応じて４ビット単位でシリアル
信号をパラレル信号に変換するように構成される。

【００２７】図２（Ａ）は上記シリアル−パラレル変換
回路１１１の構成例を示すブロック図である。シリアル
−パラレル変換回路１１１は、比較判定回路１０７から
の不良信号をラッチするためのラッチ回路ＬＴ１，ＬＴ
２，ＬＴ３，ＬＴ４と、これらのラッチ回路ＬＴ１〜Ｌ
Ｔ４のそれぞれに対してラッチを許可するイネーブル信
号ＥＮ１〜ＥＮ４を生成するループカウンタＬＰＣとか
ら構成されている。ループカウンタＬＰＣは４個のフリ
ップフロップＦＦ１〜ＦＦ４がループ状に接続されてな
り、このループの中を「１」にセットされたビットがク
ロックφ１に従って巡回するように構成されている。

【００２８】図２（Ｂ）は（Ａ）のシリアル−パラレル
変換回路１１１の動作タイミング波形を示す。ループカ
ウンタＬＰＣのフリップフロップＦＦ１が「１」を保持
している状態でハイレベルの不良信号ＩＮが入力される
とそれがラッチ回路ＬＴ１に取り込まれてその出力ＯＵ
Ｔ０がハイレベルに変化する。そして、その状態はフリ
ップフロップＦＦ１の保持データ「１」がループカウン
タＬＰＣを一巡する間すなわち４サイクルだけ維持され
る。また、巡回データ「１」が第３のフリップフロップ
ＦＦ３に保持されている状態でハイレベルの不良信号Ｉ
Ｎが入力されるとそれがラッチ回路ＬＴ１に取り込まれ
てその出力ＯＵＴ０がハイレベルに変化する。そして、
その状態はフリップフロップＦＦ３の保持データ「１」
がループカウンタＬＰＣを一巡する間だけ維持される。

【００２９】図１の不良情報編集回路１１０において
は、図２（Ａ）のシリアル−パラレル変換回路１１１の
出力ＯＵＴ０〜ＯＵＴ３が出力選択回路１１２により選
択されて出力端子１４３より出力されることにより、外
部のテスタは比較判定回路１０７から出力されるチップ
内部の８００ＭＨｚのような不良信号は検出することは
できなくても、それが図２（Ｂ）の（ｂ）〜（ｅ）のよ
うに４倍に引き伸ばされた出力ＯＵＴ０〜ＯＵＴ３であ
れば充分に検出することができる。ただし、上記不良情
報編集回路１１０の出力ＯＵＴ０〜ＯＵＴ３は同時には
出力できないので、出力選択回路１１２における選択状
態をそれぞれ変えて同一のテストを４回繰り返す必要が
ある。

【００３０】図３は上記不良情報編集回路１１０の他の
実施例を示すブロック図である。この実施例の不良情報
編集回路１１０は、比較判定回路１０７からの不良信号
をラッチするためのラッチ回路ＬＴ０と、このラッチ回
路ＬＴ０に対してラッチを許可するイネーブル信号ＥＮ
０を生成するループカウンタＬＰＣと、ループカウンタ
ＬＰＣの各フリップフロップＦＦ１〜ＦＦ４の出力を入
力とするＯＲ論理ゲートＧ０と、初段のフリップフロッ
プＦＦ１に比較判定回路１０７からの不良信号か最終段
のフリップフロップＦＦ４の出力の帰還信号のいずれか
を選択して供給するセレクタＳＥＬ１と、ラッチ回路Ｌ
Ｔ０の出力または最終段のフリップフロップＦＦ４の出
力のいずれかを選択して出力端子１４３へ出力するセレ
クタＳＥＬ２とから構成されている。

【００３１】ループカウンタＬＰＣは図２（Ａ）の回路
と同様に４個のフリップフロップＦＦ１〜ＦＦ４がルー
プ状に接続されてなる。図２（Ａ）の回路との違いは、
図３の回路のループカウンタＬＰＣはコントロール回路
１０１から初期状態を設定することができるように構成
されている点にある。ただし、設定される初期状態は、
４つのフリップフロップＦＦ１〜ＦＦ４のいずれかの保
持データが「１」にされ、他の３つは「０」とされる状
態である。

【００３２】また、上記セレクタＳＥＬ１，ＳＥＬ２の
選択状態は互いに関連されており、セレクタＳＥＬ１が
比較判定回路１０７からの不良信号を選択しているとき
はセレクタＳＥＬ２はＯＲ論理ゲートＧ０の出力を選択
し、セレクタＳＥＬ１が最終段のフリップフロップＦＦ
４の出力の帰還信号を選択しているときはセレクタＳＥ
Ｌ２はラッチ回路ＬＴ０の出力を選択する。

【００３３】次に、図３の実施例の動作を説明するが、
まず、セレクタＳＥＬ１が比較判定回路１０７からの不
良信号を選択しセレクタＳＥＬ２がＯＲ論理ゲートＧ０
の出力を選択する第１の動作モードを説明する。この動
作モードでは、不良情報編集回路１１０は図４（Ａ）の
ような回路とみなすことができる。図４（Ａ）の回路に
おいて、ループカウンタＬＰＣの初期状態を「１００
０」として「１」を巡回させて図４（Ｂ）の（ａ）のよ
うな不良信号が入力されたときのラッチ回路ＬＴ０の出
力は図４（Ｂ）の（ｂ）のようになる。同様にして、ル
ープカウンタＬＰＣの初期状態を「０１００」、「００
１０」、「０００１」として「１」を巡回させて図４
（Ｂ）の（ａ）のような不良信号が入力されたときのラ
ッチ回路ＬＴ０の出力は図４（Ｂ）の（ｃ），（ｄ），
（ｅ）のようになる。

【００３４】図４（Ｂ）の波形と図２（Ｂ）の波形を比
較すると明らかなように、両者は同一である。従って、
図３の実施例では、ループカウンタＬＰＣの初期状態を
異ならしめて４回同一のテストを行なうことで、図１の
実施例の不良情報編集回路１１０における出力選択回路
１１２を設けることなく、同一のテスト結果を得ること
ができる。

【００３５】次に、セレクタＳＥＬ１が最終段のフリッ
プフロップＦＦ４の出力の帰還信号を選択しセレクタＳ
ＥＬ２がラッチ回路ＬＴ０の出力を選択する第２の動作
モードを説明する。この動作モードでは、不良情報編集
回路１１０は図５（Ａ）のような回路とみなすことがで
きる。図５（Ａ）の回路において、フリップフロップＦ
Ｆ１，ＦＦ２，ＦＦ３は、図３の実施例においてループ
カウンタＬＰＣを構成しているフリップフロップであ
る。

【００３６】図５（Ｂ）に（Ａ）の回路の動作タイミン
グ波形を示す。同図より、この回路においては、入力信
号ＩＮとしての内部クロックφ１の１周期（例えば２．
５ｎＳ）に相当する不良信号が入ってくると、図５
（Ｂ）の（ｂ）のようにそれが４倍すなわち１０ｎＳに
引き伸ばされてＯＲ論理ゲートＧ０から出力される。従
って、外部のテスタは比較判定回路１０７から出力され
る２．５ｎＳのような不良信号は検出することはできな
くても、それが図５（Ｂ）の（ｂ）のように４倍に引き
伸ばされた出力ＯＵＴであれば充分に検出することがで
きる。ただし、この場合には、不良信号のタイミングは
曖昧となり正確な不良位置情報を知ることはできない。

【００３７】以上の説明から類推されるように、図３の
実施例の不良情報編集回路１１０によれば、先ずセレク
タＳＥＬ１が最終段のフリップフロップＦＦ４の出力の
帰還信号を選択しセレクタＳＥＬ２がラッチ回路ＬＴ０
の出力を選択する第２の動作モードでテストを行なっ
て、その結果不良が検出された場合にだけ第１の動作モ
ードによるテストを行なうことによって、トータルのテ
スト時間を短縮することができ、しかも正確な不良情報
を得ることができる。

【００３８】なお、図３の実施例では、不良信号をルー
プカウンタのタイミングの違いにより検出する回路と不
良信号を４倍に引き伸ばす回路を組み合わせるように構
成された回路について説明したが、いずれか一方の機能
のみ有する回路としても良い。これによって、回路規模
を小さくすることができる。また、不良信号を４倍に引
き伸ばす機能のみを有する回路であっても、アドレスを
Ｘ方向へ更新しながら行なうテストとアドレスをＹ方向
へ更新しながら行なうテストとを行なってそれぞれのテ
スト結果からより正確な不良位置を知ることができる。

【００３９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
１におけるシリアル−パラレル変換回路は図２のような
構成のものに限定されず同一機能を有する回路であれば
どのようなものであってもよい。

【００４０】また、第１の実施例のシリアル−パラレル
変換回路１１１と出力選択回路１１２とからなる不良情
報編集回路に、第２の実施例（図３）における第１のセ
レクタＳＥＬ１とＯＲ論理ゲートＧ０と第２のセレクタ
ＳＥＬ２とを組み合わせた構成とすることも可能であ
る。

【００４１】さらに、前記実施例においては、内部クロ
ックφ１の周波数が外部のクロックφ０の周波数の４倍
の場合について説明したが、２倍あるいは８倍以上であ
っても良い。さらに、実施例においては、チップ内にク
ロック逓倍回路を設けているが、チップ内部に設けるク
ロック逓倍回路を設ける代わりに外部でそのような周波
数の高いクロックを生成して与えるように構成しても良
い。

【００４２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＲＡＭ
およびＲＡＭのテスト回路を内蔵した半導体集積回路に
適用した場合について説明したが、この発明はそれに限
定されるものでなく、ＲＯＭあるいはＥＰＲＯＭ等他の
メモリを内蔵した半導体集積回路にも利用することがで
きる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４４】すなわち、本発明に係る内蔵メモリのテス
ト回路を備えた半導体集積回路においては、比較的短時
間に内部メモリ回路のテストを行なうことができるとと
もに、リアルタイムで正確な不良情報を得ることができ
る。さらに、本発明の自己テスト回路は比較的小規模な
回路で実現することができるため、チップサイズの増大
を抑え、低コスト化が可能となる。

【図面の簡単な説明】

【図１】本発明に係るメモリ回路の自己テスト回路の一
実施例の概略構成を示すブロック図である。

【図２】図２（Ａ）は不良情報編集回路のシリアル−パ
ラレル変換回路の構成例を示すブロック図、（Ｂ）はそ
の入出力信号のタイミングを示す波形図である。

【図３】不良情報編集回路の他の実施例を示すブロック
図である。

【図４】図４（Ａ）は図３の不良情報編集回路のセレク
タＳＥＬ１が比較判定回路１０７からの不良信号を選択
しセレクタＳＥＬ２がＯＲ論理ゲートＧ０の出力を選択
する第１の動作モードにおける等価回路図、（Ｂ）はそ
の入出力信号のタイミングを示す波形図である。

【図５】図５（Ａ）は図３の不良情報編集回路のセレク
タＳＥＬ１が最終段のフリップフロップＦＦ４の出力の
帰還信号を選択しセレクタＳＥＬ２がラッチ回路ＬＴ０
の出力を選択する第２の動作モードおける等価回路図、
（Ｂ）はその入出力信号のタイミングを示す波形図であ
る。

【符号の説明】

１０１ コントロール回路 １０２ メモリアレイ １０３ テストパターン発生器（ＡＰＧ） １０４ テスト対象選択回路 １０５ 一般論理回路 １０６ セレクタ回路 １０７ 比較判定回路 １１０ 圧縮器 １０５ 解析器 １０６ 圧縮器 １０７ テスト範囲選択用レジスタ １１０ 不良情報編集回路 １１１ シリアル−パラレル変換回路 １１２ 出力選択回路 １２０ クロック逓倍回路

フロントページの続き (72)発明者 日下田 恵一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 中原 茂 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 木場 孝 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 大島 直美 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 2G132 AA08 AB01 AG01 AH00 AH07 AK07 AK29 AL09 5B018 GA03 JA21 NA01 QA13 5L106 DD22 DD23 DD25 GG03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリ回路と、該メモリ回路をテストす
   るアドレスおよびデータを生成するテストパターン生成
   手段と、上記メモリ回路から読み出されたデータと該デ
   ータに対する期待値データとを比較する比較判定手段
   と、該比較判定手段により出力された不良を示す信号を
   内部クロックの周波数と外部のテスト装置の動作クロッ
   クの周波数との比に応じてパラレル信号に変換するシリ
   アル−パラレル変換手段とを備えたことを特徴とする半
   導体集積回路。
2. 【請求項２】 上記シリアル−パラレル変換手段により
   変換された信号を選択して共通の外部端子より出力させ
   る選択手段を備えていることを特徴とする請求項１に記
   載の半導体集積回路。
3. 【請求項３】 メモリ回路と、該メモリ回路をテストす
   るアドレスおよびデータを生成するテストパターン生成
   手段と、上記メモリ回路から読み出されたデータと該デ
   ータに対する期待値データとを比較する比較判定手段
   と、該比較判定手段より出力された不良を示す信号をラ
   ッチ可能なラッチ手段と、内部クロックの周波数と外部
   のテスト装置の動作クロックの周波数との比に応じて上
   記ラッチ手段におけるラッチタイミングを制御するラッ
   チタイミング制御手段とを備えたことを特徴とする半導
   体集積回路。
4. 【請求項４】 上記ラッチタイミング制御手段は、複数
   のフリップフロップがループ状に接続されたループカウ
   ンタであり、該ループカウンタの初期値が変更可能に構
   成されていることを特徴とする請求項３に記載の半導体
   集積回路。
5. 【請求項５】 上記比較判定手段より出力された不良信
   号または上記ループカウンタの最終段のフリップフロッ
   プの出力帰還信号を選択的に上記ループカウンタの初段
   のフリップフロップに入力可能な第１の選択手段と、上
   記ループカウンタの複数のフリップフロップの出力の論
   理和をとることにより上記不良信号を引き伸ばした信号
   を形成する論理回路と、該論理回路の出力信号または上
   記ラッチ手段の出力信号のいずれかを選択して外部端子
   へ出力可能な第２の選択手段とを有することを特徴とす
   る請求項４に記載の半導体集積回路回路。