JP2007035672A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 合理的な構成で高速化及び高集積化を実現した２種類の入出力回路を備えた半導体集積回路装置を提供する。
【解決手段】 第１電源電圧で動作する第１入出力回路と、上記第１電源電圧よりも低い第２電源電圧で動作する内部回路及び上記第１電源電圧よりも低い第３電源電圧で動作する第２入出力回路とを備える。上記第１入出力回路の出力回路では、上記第２電源電圧に対応した信号振幅をレベル変換回路で上記第１電源電圧に対応した信号振幅に変換し、出力回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを駆動する。上記第２入出力回路の出力回路では、上記同様にレベル変換回路で駆動信号を形成し、上記第３電源電圧に対応した信号振幅の出力信号を形成する第２及び第３ＮチャネルＭＯＳＦＥＴを駆動する。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、半導体集積回路装置における入出力回路に利用して好適な技術に関するものである。

半導体記憶装置の出力バッファとして、ＮチャネルＭＯＳＦＥＴからなるプッシュプル出力回路を用いた例として特開平１１−１１１９４６号公報がある。この出力バッファを駆動するために内部昇圧回路が設けられるものである。
特開平１１−１１１９４６号公報

マイクロプロセッサのような半導体集積回路装置では、周辺回路との信号授受のために例えば３．３Ｖのような比較的高い電圧で動作するインターフェイスを設けるのが一般的である。一方、マイクロプロセッサの内部論理回路として、高速化や低消費電力化に向けて例えば１．２Ｖのような低電圧で動作させるものがある。そして、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）のような高速メモリでは、高速、高集積化に向けて電源電圧が１．８Ｖのような低電圧化される傾向にある。このような低電圧で動作する半導体集積回路装置と直結できるインターフェイスも上記マイクロプロセッサに搭載することの技術的検討において本願発明に至った。

本発明の目的は、合理的な構成で高速化及び高集積化を実現した２種類の入出力回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１電源電圧で動作する第１入出力回路と、上記第１電源電圧よりも低い第２電源電圧で動作する内部回路及び上記第１電源電圧よりも低い第３電源電圧で動作する第２入出力回路とを備える。上記第１入出力回路の出力回路では、上記第２電源電圧に対応した信号振幅をレベル変換回路で上記第１電源電圧に対応した信号振幅に変換し、出力回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを駆動する。上記第２入出力回路の出力回路では、上記同様にレベル変換回路で駆動信号を形成し、上記第３電源電圧に対応した信号振幅の出力信号を形成するプッシュプル出力回路のＮチャネルＭＯＳＦＥＴを駆動する。

上記第１電源電圧に対応した第１入出力回路の出力回路を流用して、第３電源電圧に対応した第２入出力回路の出力回路の出力ＭＯＳＦＥＴ部分だけを変更するだけで高速化及び高集積化を実現できる。

図１には、この発明に係る半導体集積回路装置の一実施例の概略構成図が示されている。半導体集積回路装置ＬＳＩは、公知のＣＭＯＳ集積回路の製造技術によって、シリコン基板等のような半導体基板上において形成される。この半導体集積回路装置は、その周辺部に入出力回路が設けられ、かかる入出力回路に囲まれたコア領域に内部回路が設けられる。この実施例では、特に制限されないが、３．３Ｖ、１．２Ｖ及び１．８Ｖのような３種類の電源電圧で動作させられる。これらの電源電圧は、外部端子を通して半導体集積回路装置ＬＳＩに供給される。

上記入出力回路は、上記３．３Ｖに対応した出力信号を形成するＣＭＯＳ出力回路を備えた入出力回路と、上記１．８に対応した出力信号を形成するＮチャネルＭＯＳＦＥＴによるプッシュプル出力回路を備えた入出力回路とを備える。これらの２種類の出力回路は、その入力側回路としてのレベル変換回路、３状態出力制御回路及びプリバッファが同様な回路で構成され、出力ＭＯＳＦＥＴも同様な耐圧構造のＭＯＳＦＥＴが用いられる。

上記３．３Ｖに対応した出力信号を形成するＣＭＯＳ出力回路を備えた入出力回路は、その全部が３．３Ｖ領域に形成され、例えば３．３Ｖ系ＩＣと接続される。これに対して、上記１．８に対応した出力信号を形成するＮチャネルＭＯＳＦＥＴによるプッシュプル出力回路を備えた入出力回路は、前段部が上記３．３Ｖ領域に含まれ、出力回路と入力回路のような一部が１．８Ｖ領域に形成される。この１．８Ｖの信号は、１．８Ｖ系ＩＣと直結されて伝えられる。この１．８Ｖ系ＩＣの例としては、ＤＤＲ２ ＳＤＲＡＭのような高速メモリがある。そして、上記のような入出力回路を構成する３．３Ｖ領域に囲まれたコア領域は、半導体集積回路装置ＬＳＩに接続される外部ＩＣの信号レベルとは無関係な例えば１．２Ｖ又はそれ以下の低電圧領域とされる。

上記入出力回路部は、その一部が拡大して示されているように、３．３Ｖ系の入出力回路と１．８Ｖ系の入出力回路からなる。詳細には３．３Ｖ系の入出力回路は、レベル変換回路がコア領域に対応した１．２Ｖで動作する部分を含み、かかる部分を除いて３．３Ｖのような電源電圧で動作するＣＭＯＳ回路から構成される。上記１．８Ｖ系の入出力回路は、３．３Ｖ系の入出力回路と同様な前段回路が用いられ、出力ＭＯＳＦＥＴのみがＮチャネルＭＯＳＦＥＴによるプッシュプル出力回路で構成される。さらに、かかるプッシュプル出力回路を構成するＭＯＳＦＥＴのゲート耐圧構造は、上記３．３Ｖ系の入出力回路のＭＯＳＦＥＴと同じ耐圧構造のＭＯＳＦＥＴが用いられる。

図２には、図１の入出力回路の一実施例の電源配線レイアウト図が示されている。３．３Ｖ系ＩＯＢ（入出力回路）と１．８Ｖ系ＩＯＢ（入出力回路）とは半導体チップの周辺部に沿って設けられたパッドＰＡＤに対応して並んで設けられる。半導体チップの最外周側、つまりはパッドＰＡＤ側に３．３Ｖの電源供給線及び１．８Ｖの電源供給線が配置される。上記３．３Ｖの電源供給線は、図１のチップ最外周を取り込むように配置され、上記１．８Ｖ系ＩＯＢが設けられる部分が、上記１．８Ｖの電源供給線に置き換えられる。それ故、上記２つの電源供給線３．３Ｖと１．８Ｖの延長方向が直線上に並ぶようにされる。

上記半導体チップの最外周側の電源供給線３．３Ｖ及び１．８Ｖの内側に隣接してリング状態に回路の接地線ＧＮＤが設けられる。この接地線ＧＮＤは、上記電源供給線３．３Ｖ及び１．８Ｖに対して共通に用いられる。この接地線ＧＮＤの内側に隣接してリング状態に３．３Ｖの電源供給線が設けられる。この電源供給線３．３Ｖは、後述するようなレベル変換回路、プリバッファ等の動作電圧であり、上記３．３Ｖ系ＩＯＢ及び１．８Ｖ系ＩＯＢに共通に用いられる。それ故、接地線ＧＮＤと同様にリング状に構成される。この３．３Ｖの電源供給線に対しても上記接地線ＧＮＤは共通に用いられる。そして、最も内側にはレベルシフト変換回路に向けた１．２Ｖのようなコア領域に対応した電源供給線ＶＤＤが上記同様にリング状に配置される。

上記３．３Ｖ電源供給線及び１．８Ｖ電源供給線は、図示しない電源用パッドＰＡＤと接続されており、かかる電源用パッドＰＡＤを介して３．３Ｖ及び１．８Ｖのような電源電圧が供給される。上記レベル変換回路、プリバッファ等の動作電圧である電源供給線３．３Ｖは、最外周の電源供給線３．３Ｖに接続してもよいし、出力回路の出力動作時に電源線に発生するノイズの影響を回避するために、独立した電源用バッドＰＡＤを設けて上記３．３Ｖのような電源電圧を供給してもよい。

図３には、図１の入出力回路の一実施例のレイアウト図が示されている。３．３Ｖ系ＩＯＢと１．８Ｖ系ＩＯＢとは、レベル変換回路Ｌ／Ｓ、プリバッファＰＢＡ、３状態出力制御回路３ＳＴＣ及び入力回路ＩＮＢは、同様な回路で構成される。ただし、入力回路ＩＮＢは、３．３Ｖ系ＩＯＢの入力回路ＩＮＢは３．３Ｖで動作し、１．８Ｖ系ＩＯＢの入力回路ＩＮＢは１．８Ｖで動作する。また、上記３．３Ｖ系ＩＯＢと１．８Ｖ系ＩＯＢとは、共に外部端子に対応したパッドＰＡＤとの間に同様なＥＳＤ（静電）保護素子が設けられる。

３．３Ｖ系ＩＯＢの出力回路はＰチャネル出力ＭＯＳＦＥＴ（出力ＰＭＯＳ）とＮチャネル出力ＭＯＳＦＥＴ（出力ＮＭＯＳ）からなるＣＭＯＳ回路で構成される。１．８Ｖ系ＩＯＢの出力回路はＮチャネル出力ＭＯＳＦＥＴ（出力ＮＭＯＳ）からなるプッシュプル出力回路で構成される。また、後述するように１．８Ｖ系ＩＯＢの出力回路に設けてられるＰチャネルＭＯＳＦＥＴ（出力ＰＭＯＳ）は、出力レベル補償用のものであり電流駆動能力が小さくてよいので、３．３Ｖ系ＩＯＢの出力ＰＭＯＳに比べて小さなサイズに形成される。

上記出力回路を構成するＭＯＳＦＥＴは、同図に例示的に示されているように縦方向に延長されるゲート電極が、横方向に複数個が並んで配置される。ゲート電極に挟まれる半導体領域が、ソース、ドレインを交互に構成するように配置されて、上記１つのゲート電極に対応した単位ＭＯＳＦＥＴが複数個並列接続されて、１つの出力ＭＯＳＦＥＴが形成される。上記ゲート電極に挟まれる半導体領域は、２つの単位ＭＯＳＦＥＴの共通のソース又はドレインとされる。特に制限されないが、１．８Ｖ系ＩＯＢでは、その信号振幅が小さことに対応して、出力ＮＭＯＳの単位ＭＯＳＦＥＴのゲート幅、上記３．３Ｖ系ＩＯＢの出力ＮＭＯＳに比べて短く形成されて電流能力が小さくされる。そして、電源電圧側の出力ＭＯＳＦＥＴもＮチャネルＭＯＳＦＥＴで構成されており、３．３Ｖ系ＩＯＢの出力ＰＭＯＳ及び出力ＮＭＯＳに比べて小さな占有面積とすることができる。このことを除いて、上記１．８Ｖ系ＩＯＢの出力回路と３．３Ｖ系ＩＯＢの出力回路を構成するＭＯＳＦＥＴとは同じ製造プロセスで形成されるＭＯＳＦＥＴとされる。

このように上記３．３Ｖ系ＩＯＢと１．８Ｖ系ＩＯＢとは、出力回路部分がＣＭＯＳ出力回路かＮチャネルＭＯＳＦＥＴによるプッシュプル出力回路であるかを除いて前段側回路及びＥＳＤ保護素子のように大半の回路的要素が共通化されるものであり、素子の製造プロセスは完全に同じであることから設計及び製造が容易になるものである。

図４には、上記３．３Ｖ系入出力回路の一実施例の回路図が示されている。特に制限されないが、この実施例では内部回路が１．２Ｖ程度の低い電圧で動作するのに対して、入出力回路は３．３Ｖ程度の高い電圧レベルの信号の入力及び出力動作を行う。このため、この実施例の入出力回路としては入出力回路の内部回路側にはレベルシフタＬ／Ｓが設けられる。出力回路は、レベルシフト回路（又はレベル変換回路）Ｌ／Ｓ（ＵＰ）と、３状態出力制御回路３ＳＴＣ、プリバッファＰＢＡ及び出力ＮチャネルＭＯＳＦＥＴＱ１と出力ＰチャネルＭＯＳＦＥＴＱ２から構成される。この出力ＭＯＳＦＥＴＱ１とＱ２の共通接続されたドレインは、抵抗Ｒ１、ダイオードＤ１，Ｄ２等からなるＥＳＤ保護素子を介して外部端子Ｐｉに接続される。

上記レベルシフト回路Ｌ／Ｓ（ＵＰ）は、１．２Ｖのような内部電源電圧ＶＤＤ及び３．３Ｖのような電源電圧ＶＣＣＰで動作し、他の回路は全て上記３．３Ｖのような電源電圧ＶＣＣＰで動作するようにされる。出力回路は出力制御信号ｏｅにより、出力ハイインピーダンス状態を含む３状態出力機能を持つようにされる。共通の外部端子Ｐｉから信号出力動作と信号入力動作を行う入出力回路においては、上記信号入力動作を行うために出力回路を出力ハイインピーダンス状態にする必要がある。

上記３状態出力制御回路３ＳＴＣは、上記出力制御信号ｏｅがハイレベル（論理１）のときに、レベルシフト回路Ｌ／Ｓ（ＵＰ）によりノアゲート（ＮＯＲ）回路Ｇ１及びナンドゲート（ＮＡＮＤ）回路Ｇ２の出力信号を強制的にロウレベル及びハイレベルにする。これらの信号は、インバータ回路ＩＶ２及びＩＶ３により反転されて、プリバッファＰＢＡを構成するＣＭＯＳインバータ回路ＩＶ４及びＩＶ５に伝えられるので、Ｎチャネル出力ＭＯＳＦＥＴＱ１及びＰチャネル出力ＭＯＳＦＥＴＱ２が共にオフ状態にされる。

上記３状態出力制御回路３ＳＴＣは、上記出力制御信号ｏｅがロウレベル（論理０）のときには、レベルシフト回路Ｌ／Ｓ（ＵＰ）によりノアゲート（ＮＯＲ）回路Ｇ１及びナンドゲート（ＮＡＮＤ）回路Ｇ２が出力信号ｄｏｕｔのロウレベル／ハイレベルに対応して、ハイレベル／ロウレベルを形成する。これらゲート回路Ｇ１とＧ２のハイレベル／ロウレベル信号は、インバータ回路ＩＶ２及びＩＶ３により反転されて、プリバッファＰＢＡを構成するＣＭＯＳインバータ回路ＩＶ４及びＩＶ５に伝えられる。したがって、プリバッファＰＢＡの出力信号がハイレベルのときには、Ｎチャネル出力ＭＯＳＦＥＴＱ１がオン状態にＰチャネル出力ＭＯＳＦＥＴＱ２がオフ状態となって外部端子Ｐｉをロウレベル出力とする。また、プリバッファＰＢＡの出力信号がロウレベルのときには、Ｎチャネル出力ＭＯＳＦＥＴＱ１がオフ状態にＰチャネル出力ＭＯＳＦＥＴＱ２がオン状態となって外部端子Ｐｉをハイレベル出力とする。

上記出力ＭＯＳＦＥＴＱ１とＱ２の出力ノードは、入力バッファＩＮＢの入力端子に接続される。この入力バッファＩＮＢはＣＭＯＳインバータ回路ＩＶ６から構成されており、その出力信号は、レベルシフト回路Ｌ／Ｓ（ＤＯＷＮ）により１．２Ｖのような低振幅信号にレベルシフトされて、内部回路に伝えられる。上記レベルシフト回路（ＤＯＷＮ）を通した信号ｄｉｎが内部回路に伝えられる。

図５には、上記１．８Ｖ系出力回路の一実施例の回路図が示されている。この発明に係る半導体集積回路装置の入出力回路では、前記説明したように３．３Ｖ系ＩＯＢと１．８Ｖ系ＩＯＢは、レベルシフト回路ＬＳ（ＵＰ）及び３状態出力制御回路３ＳＴＣとＥＳＤ保護素子が同様な回路で構成されるものであるので、同図にはかかるレベルシフト回路ＬＳ（ＵＰ）及び３状態出力制御回路３ＳＴＣとＥＳＤ保護素子を省略して、プルバッファＰＢＡ及び出力ＭＯＳが例示的に示されている。

出力ＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴＱ１１とＱ１２により構成される。上記ＭＯＳＦＥＴＱ１１とＱ１２を相補的にスイッチング制御して、前記１．８Ｖのような電源電圧ＶＣＣＱに対応したハイレベルと、回路の接地電位に対応したロウレベルを形成するために次のようなプリバッファＰＢＡにより駆動信号が形成される。上記電源電圧ＶＣＣＱ側の出力ＭＯＳＦＥＴＱ１２のゲートに伝えられる駆動信号は、次のようなＣＭＯＳインバータ回路で形成される。図示しない前記レベルシフト回路で形成された入力信号Ｄ０は、ＮチャネルＭＯＳＦＥＴＱ５とＰチャネルＭＯＳＦＥＴＱ６からなるＣＭＯＳインバータ回路及びＮチャネルＭＯＳＦＥＴＱ７とＰチャネルＭＯＳＦＥＴＱ８からなるＣＭＯＳインバータ回路を通して上記出力ＭＯＳＦＥＴＱ１２のゲートに供給される。上記回路の接地電位側の出力ＭＯＳＦＥＴＱ１１のゲートに伝えられる駆動信号は、図示しない前記レベルシフト回路で形成された入力信号Ｄ１を受けるＮチャネルＭＯＳＦＥＴＱ３とＰチャネルＭＯＳＦＥＴＱ４からなるＣＭＯＳインバータ回路で形成される。

前記出力ハイインピーダンス状態にするときには、プリバッファＰＢＡの入力信号Ｄ０はロウレベルに、入力信号Ｄ１はハイレベルにされる。これにより、プリバッファＰＢＡでは、ＭＯＳＦＥＴＱ１１及びＱ１２のゲート電圧を共にロウレベルにするので、両出力ＭＯＳＦＥＴＱ１１及びＱ１２をオフ状態にして出力ハイインピーダンス状態にする。ロウレベル出力信号を形成するときには、プリバッファＰＢＡの入力信号Ｄ０とＤ１がロウレベルにされる。プリバッファＰＢＡは、上記入力信号Ｄ０とＤ１のロウレベルに対応してＭＯＳＦＥＴＱ１１をオン状態にし、ＭＯＳＦＥＴＱ１２をオフ状態にしてロウレベル出力信号を形成する。ハイレベル出力信号を形成するときには、プリバッファＰＢＡの入力信号Ｄ０とＤ１がハイレベルにされる。プリバッファＰＢＡは、上記入力信号Ｄ０とＤ１のハイレベルに対応してＭＯＳＦＥＴＱ１１をオフ状態にし、ＭＯＳＦＥＴＱ１２をオン状態にしてハイレベル出力信号を形成する。

上記のようにＮチャネル出力ＭＯＳＦＥＴＱ１１は、回路の接地電位側の出力信号を形成し、Ｎチャネル出力ＭＯＳＦＥＴＭＯＳＦＥＴＱ１２は１．８Ｖのような電源電圧側ＶＣＣＱの出力信号を形成する。つまり、電源電圧側ＶＣＣＱのＭＯＳＦＥＴＱ１２はソースフォロワ出力動作を行う。このようなソースフォロワ出力ＭＯＳＦＥＴにおいては、ゲート電圧に対してしきい値電圧分だけソース出力信号のレベルが低下する。この実施例では、上記ＭＯＳＦＥＴＱ１２には、ゲートにプリバッファＰＢＡを構成するＣＭＯＳインバータ回路（Ｑ７、Ｑ８）により前記３．３Ｖのように上記電源電圧ＶＣＣＱよりも高い電源電圧ＶＣＣＰに対応した駆動信号が供給されるので、ソース出力を上記電源電圧ＶＣＣＱのようなハイレベルにまで立ち上げることができる。また、回路の接地電位のような出力信号を形成するＮチャネル出力ＭＯＳＦＥＴＱ１１も、前記のようなプリバッファＰＢＡを構成するＣＭＯＳインバータ回路（Ｑ３，Ｑ４）により駆動されるので、そのゲートには前記３．３Ｖのように上記電源電圧ＶＣＣＱよりも高い電源電圧ＶＣＣＰに対応した大きな駆動信号が供給されるので、より小さなサイズのＭＯＳＦＥＴにより大きな駆動電流を形成することができる。

更に、この実施例では上記電源電圧ＶＣＣＱ側の出力ＭＯＳＦＥＴＱ１２の基板ゲート（チャネル又はウェル）部には、プリバッファＰＢＡを構成する前段側ＣＭＯＳインバータ回路（Ｑ５，Ｑ６）の出力信号をゲートに受けるＮチャネルＭＯＳＦＥＴＱ９とＰチャネルＭＯＳＦＥＴＱ１０からなるＣＭＯＳインバータ回路の出力信号が供給される。これにより、出力ＭＯＳＦＥＴＱ１２をオン状態にするとき、基板ゲートとソース間に正電圧を印加し、基板効果によるしきい値電圧の増加を減少させる。

特に制限されないが、上記出力ＭＯＳＦＥＴＱ１２には、並列形態にＰチャネルＭＯＳＦＥＴＱ１３が接続される。このＭＯＳＦＥＴＱ１３のゲートには、上記プリバッファＰＢＡを構成する前段側ＣＭＯＳインバータ回路（Ｑ５，Ｑ６）の出力信号が供給される。これにより、ＭＯＳＦＥＴＱ１１がオン状態となるときに、ＰチャネルＭＯＳＦＥＴＱ１３もオン状態となって出力信号を電源電圧ＶＣＣＱにプルアップする。

このＰチャネルＭＯＳＦＥＴＱ１３によるプルアップ動作は、前記電源電圧ＶＣＣＰが３．３Ｖのような電圧であるときには殆ど問題ない。しかし、電源電圧ＶＣＣＰが変動許容範囲内での最低電圧のとき、上記電源電圧ＶＣＣＱとの電位差が上記ＭＯＳＦＥＴＱ１２のしきい値電圧よりも小さくなると、上記ＮチャネルＭＯＳＦＥＴＱ１２自体では出力信号を電源電圧ＶＣＣＱまで持ち上げることができなくなる。つまり、上記電源変動許容範囲とＭＯＳＦＥＴＱ１２のしきい値電圧のバラツキを含めて、より確実に所望の出力信号レベルを確保するため上記ＭＯＳＦＥＴＱ１３が設けられる。このＰチャネルＭＯＳＦＥＴＱ１３のオン状態によって、上記レベル不足分を補うような動作を行わせるものである。上記のようにＰチャネルＭＯＳＦＥＴＱ１３は、上記レベル不足分を補う補助的な動作しか行わないから、前記図３に示した出力ＰＭＯＳのように、３．３Ｖ系ＩＯＢの出力ＰＭＯＳに比べて小さなサイズにより形成される。

この実施例では、プリバッファＰＢＡにおいて、前記電源電圧ＶＣＣＰに対応した大きな信号振幅にされた駆動信号によりＮチャネルＭＯＳＦＥＴＱ１１及びＱ１２をスイッチ制御してＶＣＣＱに対応した出力信号を形成するものであり、小さなサイズの出力ＭＯＳＦＥＴにより大きな電流供給能力を持つ出力信号を形成することができる。これにより、高速信号な信号によりＤＤＲ２ ＳＤＲＡＭのような高速メモリをアクセスすることができる。

図６には、上記１．８Ｖ系出力回路の他の一実施例の回路図が示されている。この実施例は、前記図５の実施例の変形例であり、ＭＯＳＦＥＴＱ１２の基板ゲートは、前記プリバッファＰＢＡのＣＭＯＳインバータ回路（Ｑ９，Ｑ１０）の出力信号が抵抗Ｒを介して伝えられる。この抵抗Ｒは、上記ＭＯＳＦＥＴＱ１２をオン状態にさせるときに、上記ＭＯＳＦＥＴＱ１２の基板ゲート（ウェル）からソースに向けて流れる直流電流を制限するよう動作する。本願発明では、１．８Ｖ系ＩＯＢは、上記のようにＮチャネルＭＯＳＦＥＴにより出力回路が形成されているので、基板ゲートとソース間に順バイアスにしても、３．３Ｖ系ＩＯＢのＣＭＯＳ出力回路のようなＣＭＯＳラッチアップが生じない。しかしながら、定常的に電流が流れて消費電流を増加させてしまうので、上記抵抗Ｒを挿入することによってかかる直流電流を阻止又は削減することができる。

図７には、上記１．８Ｖ系出力回路の更に他の一実施例の回路図が示されている。この実施例は、前記図６の実施例の変形例であり、電流制限動作を行う抵抗Ｒが並列形態のＭＯＳＦＥＴＱ１４とＱ１５により構成される。ＭＯＳＦＥＴＱ１４は、ＮチャネルＭＯＳＦＥＴであり、ゲートに定常的に電源電圧ＶＣＣＱが供給される。ＭＯＳＦＥＴＱ１５は、ＰチャネルＭＯＳＦＥＴであり、ゲートに定常的に回路の接地電位が供給される。このように抵抗Ｒは、拡散抵抗やポリシコン抵抗のような抵抗素子に代えてＭＯＳＦＥＴのオン抵抗値を利用することもできる。

図８には、上記１．８Ｖ系出力回路の更に他の一実施例の回路図が示されている。この実施例は、前記図６の実施例の変形例であり、ＭＯＳＦＥＴＱ１２の基板ゲート電圧を制御するプリパッファＰＢＡとして、ＮチャネルＭＯＳＦＥＴＱ１７、Ｑ１７及びＰチャネルＭＯＳＦＥＴＱ１８、Ｑ１９からなるノアゲート（ＮＯＲ）回路が設けられる。つまり、前記図６のインバータ回路（Ｑ９とＱ１０）が上記２入力のＮＯＲゲートに置き換えられる。このようなノアゲート回路（ＮＯＲ）を用いた場合には、入力信号Ｄ２が追加される。

図９には、図８の１．８Ｖ系出力回路の動作の一例を説明するためのタイミング図が示されている。入力信号Ｄ０がロウレベルからハイレベルに変化し、出力ＭＯＳＦＥＴＱ１２をオン状態にするとき、入力信号Ｄ２を一時的にロウレベルにする。これにより、上記入力信号Ｄ２がロウレベルの期間だけ出力ＭＮＯＳのウェル電位がハイレベル（ＶＣＣＰ）となって、出力をロウレベルからハイレベルに立ち上げるときのＭＯＳＦＥＴＱ１２のしきい値電圧を小さくして、大きな駆動電流により出力の立ち上げるようにする。そして、出力がハイレベルに立ち上がると、上記入力信号Ｄ２がハイレベルになって、出力ＭＮＯＳのウェル電位をロウレベルに戻してリーク電流（直流電流）を低減させるものである。このように入力信号Ｄ２をハイレベルにする期間ｔは、上記出力がロウレベルからハイレベルの立ち上がり時間よりも若干長くなるように設定される。

図１０には、上記１．８Ｖ系出力回路の更に他の一実施例の回路図が示されている。この実施例は、前記図６の実施例の変形例であり、ＭＯＳＦＥＴＱ１２に並列形態に前記図５に示したようなプルアップ用のＰチャネルＭＯＳＦＥＴＱ１３が設けられる。このようなプルアップ用のＰチャネルＭＯＳＦＥＴＱ１３は、図７及び図８の実施例回路にも設けにようにしてもよい。特に、図８の実施例では、負荷側に流れるリーク電流が大きいときにもハイレベルを維持するために作用するものとなる。

図１１には、上記１．８Ｖ系出力回路に設けられる３状態出力制御回路の一実施例のブロック図が示されている。この実施例では、前記のようなレベルシフト回路Ｌ／Ｓの出力信号を受ける３状態出力制御回路３ＳＴＣのゲート回路が、前記図４のゲート回路と逆にされる。つまり、Ｎチャネル出力ＭＯＳＦＥＴＱ１１の駆動信号Ｄ１を形成するゲート回路としてナンドゲート（ＮＡＮＤ）回路Ｇ３が用いられ、Ｎチャネル出力ＭＯＳＦＥＴＱ１２の駆動信号Ｄ０を形成するゲート回路としてノアゲート（ＮＯＲ）回路Ｇ４が用いられる。これに応じて、コア側領域で形成される出力制御信号ｏｅｎが前記図４の出力制御信号ｏｅの反転信号とされる。また、前記インバータ回路が省略されて、ゲート回路Ｇ３及びＧ４の出力信号が前記プリバッファＰＢＡの入力信号として伝えられる。

図１２には、上記１．８Ｖ系出力回路の一実施例の概略素子断面図が示されている。同図においては、前記６に示した各回路素子の例が示されている。シリコン等からなる支持基板の表面にシリコン酸化膜ＳｉＯ２が設けられ、その上にＮ型半導体領域Ｎと、Ｐ型半導体領域Ｐが形成されている。このＮ型及びＰ型半導体領域は、底面側が酸化膜ＳｉＯ２により、周囲がＵ溝とそこに形成された酸化膜からなる絶縁性分離手段によって分離されるというＳＯＩ構造とされる。

上記Ｎ型半導体領域は、ＰチャネルＭＯＳＦＥＴが形成される。このＰチャネルＭＯＳＦＥＴは、Ｐ層からなる一対のソース，ドレイン領域と、かかるソース，ドレイン領域間のＮ型半導体領域表面に形成されたゲート絶縁膜及びその上に形成された導電性ポリシコンからなるようなゲート電極によって構成される。また、Ｐ型半導体領域が形成された部分にＮチャネルＭＯＳＦＥＴが形成される。このＮチャネルＭＯＳＦＥＴは、Ｎ層からなる一対のソース，ドレイン領域と、かかるソース，ドレイン領域間のＰ型半導体領域表面に形成されたゲート絶縁膜及びその上に形成された導電性ポリシコンからなるようなゲート電極によって構成される。

電源電圧（１．８Ｖ）側の出力ＭＯＳは、ソースを構成するＮ層の外側にＰ型半導体領域にバイアス電圧を供給する抵抗の接続点が設けられる。ＣＭＯＳインバータ回路ＩＮＶ−Ｄは、前記図６のＣＭＯＳインバータ回路（Ｑ３、Ｑ４）に対応し、ＩＮＶ−Ｃは、前記図６のＣＭＯＳインバータ回路（Ｑ９，Ｑ１０に対応し、ＩＮＶ−ＡとＩＮＶ−Ｂは、前記図６のＣＭＯＳインバータ回路（Ｑ５，Ｑ６）と（Ｑ７，Ｑ８）に対応している。なお、これらのＣＭＯＳインバータ回路を構成するＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴのソースのコンタクト部には、ゲート電極下の基板ゲート部から延びる拡散層によってソースと電気的に接続されてバイアス電圧が与えられる。このようなＳＯＩ構造においては、個々のＭＯＳＦＥＴを分離して形成することができるので、前記出力ＭＯＳＦＥＴＱ１２のように基板ゲートの電圧をゲート電圧に対応して変化させて、基板効果の影響を無くす上で簡便な素子構造である。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、コア領域において、必要に応じて１．８Ｖ又は３．３Ｖで動作する回路ブロックを設けるものであってもよい。上記コア領域の電源電圧ＶＤＤ（１．２Ｖ又はそれ以下の電圧）は、上記１．８Ｖ又は３．３Ｖを内部電源回路で降圧して形成するものであってもよい。この発明は、高い電圧と低い電圧のような２種類の電源電圧に対応した入出力回路を持つ半導体集積回路装置に広く利用することができる。

この発明に係る半導体集積回路装置の一実施例を示す概略構成図である。 図１の入出力回路の一実施例を示す電源配線レイアウト図である。 図１の入出力回路の一実施例を示すレイアウト図である。 図１の３．３Ｖ系入出力回路の一実施例を示す回路図である。 図１の１．８Ｖ系出力回路の一実施例を示す回路図である。 図１の１．８Ｖ系出力回路の他の一実施例を示す回路図である。 図１の１．８Ｖ系出力回路の更に他の一実施例を示す回路図である。 図１の１．８Ｖ系出力回路の更に他の一実施例を示す回路図である。 図８の１．８Ｖ系出力回路の動作の一例を説明するためのタイミング図である。 図１の１．８Ｖ系出力回路の更に他の一実施例を示す回路図である。 図１の１．８Ｖ系出力回路に設けられる３状態出力制御回路の一実施例を示すブロック図である。 図１の１．８Ｖ系出力回路の一実施例を示す巣概略素子断面図である。

符号の説明

ＩＯＢ…入出力回路、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、Ｌ／Ｓ…レベルシフト（レベル変換）回路、ＩＮＢ…入力バッファ、３ＳＴＣ…３状出力制御回路、ＰＢＡ…プリバッファ、Ｇ１〜Ｇ４…ゲート回路、ＩＶ１〜ＩＶ７…ＣＭＯＳインバータ回路、ＩＮＶ−Ａ〜Ｄ…ＣＭＯＳインバータ回路、ＰＡＤ…パッド、Ｒ１，Ｒ…抵抗、Ｄ１，Ｄ２…ダイオード。

Claims (14)

1. 第１電源電圧で動作する第１入出力回路と、
   上記第１電源電圧よりも低い第２電源電圧で動作する内部回路と、
   上記第１電源電圧よりも低い第３電源電圧で動作する第２入出力回路とを備え、
   上記第１入出力回路は、上記第２電源電圧に対応した信号振幅の信号を上記第１電源電圧に対応した信号振幅の第１信号に変換する第１レベル変換回路と、上記第１レベル変換回路で形成された第１信号に応答して上記第１電源電圧に対応した信号振幅の出力信号を形成する第１ＰチャネルＭＯＳＦＥＴと第１ＮチャネルＭＯＳＦＥＴからなる第１出力回路とを含み、
   上記第２入出力回路は、上記第２電源電圧に対応した信号振幅の信号を上記第１電源電圧に対応した信号振幅の第２信号に変換する第２レベル変換回路と、この第２レベル変換回路で形成された第２信号に応答して上記第３電源電圧に対応した信号振幅の出力信号を形成する第２及び第３ＮチャネルＭＯＳＦＥＴで形成された第２出力回路とを含むことを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記第１入出力回路は、第１レベル変換回路の出力信号を受けて３状態出力制御信号を形成する第１出力制御回路と、上記第１出力制御回路の出力信号を受けて上記第１出力回路の第１ＰチャネルＭＯＳＦＥＴ及び第１ＮチャネルＭＯＳＦＥＴのゲートに供給される駆動信号を形成する第１プリバッファを更に備え、
   上記第１出力制御回路及び第１プリバッファは、上記第１電源電圧で動作するものであることを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記第２入出力回路は、第２レベル変換回路の出力信号を受けて３状態出力制御信号を形成する第２出力制御回路と、上記第２出力制御回路の出力信号を受けて上記第２出力回路を構成する上記第２及び第３ＮチャネルＭＯＳＦＥＴのゲートに供給される駆動電圧を形成する第２プリバッファを更に備え、
   上記第２出力制御回路及び第２プリバッファは、上記第１電源電圧で動作するものであることを特徴とする半導体集積回路装置。
4. 請求項３において、
   上記第２出力回路を構成する上記第２ＮチャネルＭＯＳＦＥＴは、上記回路の接地電位に対応した出力信号を形成し、上記第３ＮチャネルＭＯＳＦＥＴは上記第３電源電圧に対応した出力信号を形成し、
   上記第３ＮチャネルＭＯＳＦＥＴには、上記第１ＰチャネルＭＯＳＦＥＴよりも小さなサイズの第２ＰチャネルＭＯＳＦＥＴが並列形態に接続され、
   上記第２ＰチャネルＭＯＳＦＥＴのゲートには、上記第２プリバッファにより上記第３ＮチャネルＭＯＳＦＥＴのゲートに供給される駆動信号とは逆相の駆動信号が供給されることを特徴とする半導体集積回路装置。
5. 請求項４において、
   上記第３ＮチャネルＭＯＳＦＥＴの基板ゲートには、上記第２プリバッファにより上記第３ＮチャネルＭＯＳＦＥＴのゲートに供給される駆動信号とは同相の駆動信号が供給されることを特徴とする半導体集積回路装置。
6. 請求項４において、
   上記第３ＮチャネルＭＯＳＦＥＴの基板ゲートに供給される駆動信号は、抵抗素子を介して伝えられることを特徴とする半導体集積回路装置。
7. 請求項５において、
   上記第３ＮチャネルＭＯＳＦＥＴの基板ゲートに供給される駆動信号は、上記第３ＭＯＳＦＥＴの出力信号が回路の接地電位に対応したロウレベルから上記第３電源電圧に対応したハイレベルに変化するまでの信号変化時に一時的に上記第１電源電圧に対応した電圧レベルにされることを特徴とする半導体集積回路装置。
8. 請求項３において、
   ３電源電圧は、上記第２電源電圧よりも高く、
   上記第１入出力回路は、上記第１電源電圧で動作する入力回路を含み、
   上記第２入出力回路は、上記第３電源電圧で動作する入力回路を含むことを特徴とする半導体集積回路装置。
9. 請求項８において、
   上記第１入出力回路及び第２入出力回路は、同じ耐圧構造のＭＯＳＦＥＴで構成されるものであることを特徴とする半導体集積回路装置。
10. 第１電源電圧、上記第１電源電圧よりもＭＯＳＦＥＴのしきい値電圧以上低い第２電源電圧及び第３電源電圧で動作する半導体集積回路装置であって、
    上記第３電源電圧で動作する入出力回路を備え、
    上記入出力回路は、上記第２電源電圧に対応した信号振幅の信号を上記第１電源電圧に対応した信号振幅の信号に変換するレベル変換回路と、このレベル変換回路で形成された信号に応答して上記第３電源電圧に対応した信号振幅の出力信号を形成するＮチャネル出力ＭＯＳＦＥＴにより構成されたプッシュプル出力回路を含むことを特徴とする半導体集積回路装置。
11. 請求項１０において、
    上記プッシュプル出力回路構成する電源電圧側出力ＭＯＳＦＥＴには、ＰチャネルＭＯＳＦＥＴが並列形態に接続され、
    上記ＰチャネルＭＯＳＦＥＴのゲートには、上記電源電圧側出力ＭＯＳＦＥＴのゲートに供給される駆動信号とは逆相の駆動信号が供給されることを特徴とする半導体集積回路装置。
12. 請求項１１において、
    上記電源電圧側出力ＭＯＳＦＥＴの基板ゲートには、上記電源電圧側出力ＭＯＳＦＥＴのゲートに供給される駆動信号とは同相の駆動信号が供給されることを特徴とする半導体集積回路装置。
13. 請求項１２において、
    上記電源電圧側出力ＭＯＳＦＥＴの基板ゲートに供給される駆動信号は、抵抗素子を介して伝えられることを特徴とする半導体集積回路装置。
14. 請求項１３において、
    上記電源電圧側出力ＭＯＳＦＥＴの基板ゲートに供給される駆動信号は、上記電源電圧側出力ＭＯＳＦＥＴによる出力信号が回路の接地電位に対応したロウレベルから上記第３電源電圧に対応したハイレベルに変化するまでの信号変化時に一時的に上記第１電源電圧に対応した電圧レベルにされることを特徴とする半導体集積回路装置。
    

Images