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JP2002300025A - レベルシフト回路 - Google Patents

レベルシフト回路

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Publication number
JP2002300025A
JP2002300025A JP2001098051A JP2001098051A JP2002300025A JP 2002300025 A JP2002300025 A JP 2002300025A JP 2001098051 A JP2001098051 A JP 2001098051A JP 2001098051 A JP2001098051 A JP 2001098051A JP 2002300025 A JP2002300025 A JP 2002300025A
Authority
JP
Japan
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transistor
level shift
shift circuit
transistors
nmos
Prior art date
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Withdrawn
Application number
JP2001098051A
Other languages
English (en)
Inventor
Seiichiro Yamaguchi
清一郎 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001098051A priority Critical patent/JP2002300025A/ja
Priority to US09/988,616 priority patent/US20020140455A1/en
Priority to TW090129319A priority patent/TW517346B/zh
Priority to KR1020010075297A priority patent/KR100757283B1/ko
Publication of JP2002300025A publication Critical patent/JP2002300025A/ja
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches

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  • Computing Systems (AREA)
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  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】より高速に動作するレベルシフト回路を提供す
る。 【解決手段】ＶＤＤ１＜ＶＤＤ２なる電源電位ＶＤＤ２
と基準電位ＶＳＳとの間に接続された第１のインバータ
を構成するＰＭＯＳトランジスタＰ１とＮＭＯＳトラン
ジスタＮ１Ｓとの間にさらに、ＮＭＯＳトランジスタＮ
３及びＮＳ３が直列接続され、同様に第２のインバータ
を構成するＰＭＯＳトランジスタＰ２とＮＭＯＳトラン
ジスタＮ２Ｓとの間にさらに、ＮＭＯＳトランジスタＮ
４及びＮ４４Ｓが直列接続されている。ＰＭＯＳトラン
ジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ３及びＮ
４のゲート絶縁膜はＮＭＯＳトランジスタＮ１Ｓ〜Ｎ４
Ｓのそれらよりも厚い。ＮＭＯＳトランジスタＮ３及び
Ｎ４のゲートはＶＤＤ２に接続され、ＮＭＯＳトランジ
スタＮ３Ｓ及びＮ４ＳのゲートはＶＤＤ１に接続され、
これらのトランジスタは常時オンである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、レベルシフト回路
に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路では、動作電圧がＭＯ
Ｓトランジスタの最小サイズにほぼ比例してスケーリン
グされるのに対し、この集積回路に接続されるメモリや
ハードディスクなどのデバイスの電源仕様はトランジス
タのスケーリングと無関係に高く維持されるので、外部
から供給される電源電圧と内部で使用される電源電圧と
が異なる場合が多い。このような場合、集積回路の入出
力部と内部回路でのデータ信号の振幅が異なるので、集
積回路内にレベルシフト回路を備える必要がある。
【０００３】図５は、レベルシフト回路を備えた従来の
ＣＭＯＳ集積回路１０の概略構成を示す。
【０００４】ＣＭＯＳ集積回路１０には、外部から電源
電圧ＶＤＤ２が供給され、これが降圧回路２０で電源電
圧ＶＤＤ１に降圧されて低電圧動作回路３０に供給され
る。例えば、ＶＤＤ２及びＶＤＤ１はそれぞれ３．３Ｖ
及び１．２Ｖである。低電圧動作回路３０の回路から出
力される振幅ＶＤＤ１のデータ信号ＳＩを振幅ＶＤＤ２
のデータ信号ＳＯに変換して外部に出力するために、レ
ベルシフト回路４０が備えられている。
【０００５】低電圧動作回路３０とレベルシフト回路４
０とではトランジスタサイズが異なり、異なるテクノロ
ジーでこれらの回路が形成される。すなわち、低電圧動
作回路３０及びレベルシフト回路４０にはそれぞれ、電
源電圧ＶＤＤ１及びＶＤＤ２の動作に最適化されたゲー
ト絶縁膜厚やゲート長を有したトランジスタが用いられ
る。これにより、レベルシフト回路４０のトランジスタ
のゲート絶縁膜厚は低電圧動作回路３０のそれよりも厚
く、レベルシフト回路４０のＮＭＯＳトランジスタＮ１
及びＮ２の閾値電圧Ｖthnは低電圧動作回路３０内のそ
れよりも高い。
【０００６】
【発明が解決しようとする課題】このため、低電圧動作
回路３０のトランジスタの微小化に伴い電源電圧ＶＤＤ
１が低下すると、ＶＤＤ１がＮＭＯＳトランジスタＮ１
及びＮ２の閾値電圧Ｖthnに近づき、低電圧動作回路３
０でＮＭＯＳトランジスタＮ１又はＮ２をオンにしたと
き、オン抵抗が大きく流れる電流値が小さいために、レ
ベルシフト回路４０の動作速度が低下する。
【０００７】本発明の目的は、このような問題点に鑑
み、より高速に動作するレベルシフト回路を提供するこ
とにある。
【０００８】
【課題を解決するための手段及びその作用効果】本発明
によるレベルシフト回路の一態様では、第１電源電位Ｖ
ＤＤ１より高い第２電源電位ＶＤＤ２と基準電位ＶＳＳ
との間に、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タとが直列接続された第１及び第２のインバータを有
し、該第１及び第２のインバータのＰＭＯＳトランジス
タがクロス接続されてフリップフロップが構成されてい
る。該第１及び第２のインバータのＮＭＯＳトランジス
タのゲート絶縁膜厚は、該第１及び第２のインバータの
ＰＭＯＳトランジスタのそれより小さい。
【０００９】この構成によれば、該第１及び第２のイン
バータのＮＭＯＳトランジスタの同一入力レベルに対す
る電流駆動能力が高くなるので、該第１電源電位と基準
電位との間の電圧で動作する回路により該第１及び第２
のインバータのＮＭＯＳトランジスタが高速にオン／オ
フされ、これによりレベルシフト回路の動作が従来より
も高速になる。
【００１０】本発明によるレベルシフト回路の他の態様
では、上記構成においてさらに、上記第１及び第２のイ
ンバータのＰＭＯＳトランジスタとＮＭＯＳトランジス
タとの間に、常時オンになるようにゲートに所定電位Ｖ
ＡＡ（ＶＤＤ１≦ＶＡＡ≦ＶＤＤ２）が印加されたＮＭ
ＯＳトランジスタが挿入されている。
【００１１】この構成によれば、該挿入ＮＭＯＳトラン
ジスタにより該第１及び第２のインバータのＮＭＯＳト
ランジスタのドレイン・ゲート間電圧の最大値がＶＤＤ
Ａ−Ｖthniと低くなるので、より低い第１電源電位に対
し適用可能となる。ここにＶthniは、該挿入ＮＭＯＳト
ランジスタの閾値電圧である。
【００１２】本発明によるレベルシフト回路のさらに他
の態様では、上記構成において、上記挿入ＮＭＯＳトラ
ンジスタはそのゲート絶縁膜厚が上記第１及び第２のイ
ンバータのＰＭＯＳトランジスタのそれにほぼ等しく且
つゲートが上記第２電源電位に接続され、さらに、該挿
入ＮＭＯＳトランジスタと該第１及び第２のインバータ
のＮＭＯＳトランジスタとの間にそれぞれ第２のＮＭＯ
Ｓトランジスタが挿入されている。この第２の挿入ＮＭ
ＯＳトランジスタは、ゲート絶縁膜厚が該第１及び第２
のインバータのＮＭＯＳトランジスタのそれにほぼ等し
く且つゲートが第１電源電位に接続されている。
【００１３】この構成によれば、ゲート絶縁膜厚が小さ
い方の挿入ＮＭＯＳトランジスタのドレイン・ゲート間
電圧が、ゲート絶縁膜厚が大きい方の挿入ＮＭＯＳトラ
ンジスタにより低下され、ゲート絶縁膜厚が小さい第１
及び第２のインバータのＮＭＯＳトランジスタのドレイ
ン・ゲート間電圧が、ゲート絶縁膜厚が小さい方の挿入
ＮＭＯＳトランジスタにより低下されるので、ゲート絶
縁膜厚が小さい方のトランジスタ耐圧に対するマージン
が大きくなり、より低い第１電源電位に対し適用可能と
なる。
【００１４】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
【００１６】［第１実施形態］図１は、本発明の第１実
施形態のレベルシフト回路４０Ａが適用されたＣＭＯＳ
集積回路１０Ａの概略構成を示す。
【００１７】レベルシフト回路４０Ａでは、電源電位Ｖ
ＤＤ２と基準電位ＶＳＳ＝０Ｖとの間に、ＰＭＯＳトラ
ンジスタＰ１とＮＭＯＳトランジスタＮ１Ｓとが直列接
続されて第１のインバータが構成され、ＰＭＯＳトラン
ジスタＰ２とＮＭＯＳトランジスタＮ２Ｓとが直列接続
されて第２のインバータが構成されている。また、ＰＭ
ＯＳトランジスタＰ１とＰ２とがクロス接続されてフリ
ップフロップが構成されている。すなわち、ＰＭＯＳト
ランジスタＰ１及びＰ２のゲートがそれぞれＮＭＯＳト
ランジスタＮ２Ｓ及びＮ１Ｓのドレインに接続されてい
る。ＮＭＯＳトランジスタＮ２Ｓのゲートには低電圧動
作回路３０の回路からデータ信号ＳＩが供給され、ＮＭ
ＯＳトランジスタＮ１Ｓのゲートにはデータ信号ＳＩの
論理値をインバータ３２で反転した信号＊ＳＩが供給さ
れる。
【００１８】ＮＭＯＳトランジスタＮ１Ｓ及びＮ２Ｓは
低電圧動作回路３０と同一ＣＭＯＳ製造プロセスで形成
され、ＮＭＯＳトランジスタＮ１Ｓ及びＮ２Ｓのゲート
絶縁膜厚は、ばらつきを無視すれば低電圧動作回路３０
のそれに等しい。これに対しＰＭＯＳトランジスタＰ１
及びＰ２は、そのゲート絶縁膜厚がＮＭＯＳトランジス
タＮ１Ｓ及びＮ２Ｓのそれよりも厚い。したがって、Ｎ
ＭＯＳトランジスタＮ１Ｓ及びＮ２Ｓの閾値電圧Ｖthns
は図５のそれＶthnよりも低く、また、入力信号ＳＩ、
＊ＳＩに対する駆動能力も高くなる。
【００１９】上記構成において、トランジスタオン時の
そのゲート電圧と閾値電圧との差ＶＤＤ１−Ｖthnsが図
５の場合の値ＶＤＤ１−Ｖthnより大きいので、信号Ｓ
Ｉが低レベルから高レベルに遷移すると、すなわち、Ｎ
ＭＯＳトランジスタＮ２Ｓ及びＮ１Ｓのゲート電圧がそ
れぞれＶＤＤ１及び０Ｖに変化すると、ＮＭＯＳトラン
ジスタＮ２Ｓ及びＮ１Ｓがそれぞれ高速にオン及びオフ
状態に遷移する。これにより、信号出力端子ＳＯからＮ
ＭＯＳトランジスタＮ２Ｓへ電流が高速に流れ込み、動
作の高速化が達成される。
【００２０】ＮＭＯＳトランジスタＮ２Ｓのオンにより
信号ＳＯが低レベルになるので、ＰＭＯＳトランジスタ
Ｐ１がオンになり、これによりＰＭＯＳトランジスタＰ
２のゲート電位がＶＤＤ２になってＰＭＯＳトランジス
タＰ２がオフになる。
【００２１】次に信号ＳＩが低レベルに遷移すると、す
なわち、ＮＭＯＳトランジスタＮ２Ｓ及びＮ１Ｓのゲー
ト電圧がそれぞれ０及びＶＤＤ１に変化すると、ＮＭＯ
ＳトランジスタＮ１Ｓ及びＮ２Ｓがそれぞれ高速にオン
及びオフ状態に遷移する。これにより、ＰＭＯＳトラン
ジスタＰ２のゲートが低レベルになってＰＭＯＳトラン
ジスタＰ２が高速にオンになり、ＶＤＤ２からＰＭＯＳ
トランジスタＰ２を通って信号出力端子ＳＯへ電流が流
出し、動作の高速化が達成される。
【００２２】ＰＭＯＳトランジスタＰ２のオンによりＰ
ＭＯＳトランジスタＰ１のゲート電位がＶＤＤ２になっ
て、ＰＭＯＳトランジスタＰ１がオフになる。
【００２３】［第２実施形態］図２は、本発明の第２実
施形態のレベルシフト回路４０Ｂが適用されたＣＭＯＳ
集積回路１０Ｂの概略構成を示す。
【００２４】図１において、＊ＳＩ＝ＶＳＳのときＰＭ
ＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１Ｓ
がそれぞれオン及びオフでＮＭＯＳトランジスタＮ１Ｓ
のドレイン・ゲート間電圧が最大値ＶＤＤ２になる。こ
のため、電源電圧ＶＤＤ２がＮＭＯＳトランジスタＮ１
Ｓ及びＮ２Ｓのゲート絶縁膜を破壊する程度に大きい場
合には、レベルシフト回路４０Ａを使用することができ
ないという制約がある。
【００２５】そこで、この制約を緩和するために図２の
レベルシフト回路４０Ｂでは、ＰＭＯＳトランジスタＰ
１のドレインとＮＭＯＳトランジスタＮ１Ｓのドレイン
との間にＮＭＯＳトランジスタＮ３が接続され、ＰＭＯ
ＳトランジスタＰ２のドレインとＮＭＯＳトランジスタ
Ｎ２Ｓのドレインとの間にＮＭＯＳトランジスタＮ４が
接続され、ＮＭＯＳトランジスタＮ３及びＮ４のゲート
がＶＤＤ２に接続されている。これにより、ＮＭＯＳト
ランジスタＮ３及びＮ４は常時オンになっている。ＮＭ
ＯＳトランジスタＮ３及びＮ４はＰＭＯＳトランジスタ
Ｐ１及びＰ２と同一ＣＭＯＳ製造プロセスで形成され、
これらのゲート絶縁膜厚は、ばらつきを無視すれば互い
に等しい。ＮＭＯＳトランジスタＮ３及びＮ４のバック
ゲートはＶＳＳに接続されている。
【００２６】ＮＭＯＳトランジスタＮ３及びＮ４が常時
オンであるので、信号ＳＩに対するレベルシフト回路４
０Ｂの論理動作は図１の場合と同一である。
【００２７】ＮＭＯＳトランジスタＮ１Ｓのドレイン電
位Ｖ１は、ＮＭＯＳトランジスタＮ１Ｓ及びＰＭＯＳト
ランジスタＰ１がそれぞれオン及びオフのとき０Ｖ、Ｎ
ＭＯＳトランジスタＮ１Ｓ及びＰＭＯＳトランジスタＰ
１がそれぞれオフ及びオンのときＶＤＤ２−Ｖthnにな
り、ここにＶthnはＮＭＯＳトランジスタＮ３の閾値電
圧である。したがって、Ｖ１の範囲は次式で表される。
【００２８】０≦Ｖ１≦ＶＤＤ２−Ｖthn ＮＭＯＳトランジスタＮ３のソース・バックゲート間に
逆電圧−Ｖ１が印加されるので、閾値電圧Ｖthnはソー
ス・バックゲート間電圧が０の場合のそれＶthn 0よりも
高くなり、結果としてＶ１がさらに低下し、ＮＭＯＳト
ランジスタＮ１Ｓのドレイン・ゲート間電圧Ｖdgがより
低くなる。この電圧Ｖdgは、信号＊ＳＩがＶＳＳのとき
最大値Ｖdgmax＝ＶＤＤ２−Ｖthnになり、図１の場合よ
りもＶthnだけ低くなって、上記制約が緩和される。例
えば、ＶＤＤ２＝３．３Ｖ、ＶＤＤ１＝１．１Ｖ、Ｖth
n0＝１．５ＶのときＶthn＝２．０Ｖになり、Ｖdgmax＝
１．３Ｖになる。ＮＭＯＳトランジスタＮ２Ｓのドレイ
ン・ゲート間電圧についても同様である。
【００２９】Ｖthn0＜ＶthnによりＮＭＯＳトランジス
タＮ３及びＮ４のオン抵抗が増加するが、レベルシフト
回路４０Ｂの動作は図５のレベルシフト回路４０のそれ
よりも遙かに高速（ＶＤＤ１＝１．２Ｖ及びＶＤＤ２＝
３．３Ｖの条件で約１０，０００倍高速）であることが
シミュレーションにより確かめられた。
【００３０】［第３実施形態］図３は、本発明の第３実
施形態のレベルシフト回路４０Ｃが適用されたＣＭＯＳ
集積回路１０Ｃの概略構成を示す。
【００３１】この回路では、図２のＮＭＯＳトランジス
タＮ３及びＮ４の替わりに、低電圧動作回路３０と同一
ＣＭＯＳ製造プロセスで形成されるＮＭＯＳトランジス
タＮ３Ｓ及びＮ４Ｓが用いられている。したがって、Ｎ
ＭＯＳトランジスタＮ３Ｓ及びＮ４Ｓのゲート絶縁膜厚
は、ばらつきを無視すればＮＭＯＳトランジスタＮ１Ｓ
及びＮ２Ｓのそれに等しい。ＮＭＯＳトランジスタＮ３
Ｓ及びＮ４ＳのゲートにはＶＤＤ１が印加されて、ＮＭ
ＯＳトランジスタＮ３Ｓ及びＮ４Ｓは常時オンになって
いる。ＮＭＯＳトランジスタＮ３Ｓ及びＮ４Ｓのバック
ゲートはＶＳＳに接続されている。
【００３２】ＮＭＯＳトランジスタＮ１Ｓのドレイン・
ゲート間最大電圧Ｖdgmax＝ＶＤＤ１−Ｖthnsは、図３
の場合よりも低くなる。ここにＶthnsは、ＮＭＯＳトラ
ンジスタＮ１Ｓの閾値電圧である。例えば、ＶＤＤ２＝
３．３Ｖ、ＶＤＤ１＝１．７Ｖ、Ｖthns＝０．８Ｖのと
き、Ｖdgmax＝０．９Ｖになる。ＮＭＯＳトランジスタ
Ｎ２Ｓのドレイン・ゲート間電圧についても同様であ
る。
【００３３】シミュレーションの結果、このレベルシフ
ト回路４０Ｃは図２のレベルシフト回路４０Ｂよりも動
作が高速であることが確かめられた。
【００３４】［第４実施形態］図４は、本発明の第４実
施形態のレベルシフト回路４０Ｄが適用されたＣＭＯＳ
集積回路１０Ｄの概略構成を示す。
【００３５】図３のレベルシフト回路４０Ｃの場合、Ｎ
ＭＯＳトランジスタＮ３Ｓのドレイン・ゲート間電圧最
大値がＶＤＤ２−ＶＤＤ１となるので、ＮＭＯＳトラン
ジスタＮ３Ｓ及びＮ４Ｓの耐圧条件として一般に、ＶＤ
Ｄ２−ＶＤＤ１≦ＶＤＤ１、すなわちＶＤＤ２／２≦Ｖ
ＤＤ１を満たさなければならないという制約がある。
【００３６】そこで、この制約を緩和するために図４の
レベルシフト回路４０Ｄでは、ＰＭＯＳトランジスタＰ
１のドレインとＮＭＯＳトランジスタＮ１Ｓのドレイン
との間に図２のＮＭＯＳトランジスタＮ３と図３のＮＭ
ＯＳトランジスタＮ３Ｓとが直列に接続され、ＰＭＯＳ
トランジスタＰ２のドレインとＮＭＯＳトランジスタＮ
２Ｓのドレインとの間に図２のＮＭＯＳトランジスタＮ
４と図３のＮＭＯＳトランジスタＮ４Ｓとが直列に接続
されている。ＮＭＯＳトランジスタＮ３及びＮ４のゲー
トはＶＤＤ２に接続され、ＮＭＯＳトランジスタＮ３Ｓ
及びＮ４ＳのゲートはＶＤＤ１に接続されている。ＮＭ
ＯＳトランジスタＮ３、Ｎ４、Ｎ３Ｓ及びＮ４Ｓのバッ
クゲートはいずれもＶＳＳに接続されている。
【００３７】ＮＭＯＳトランジスタＮ３Ｓのドレイン電
位Ｖ２はＶＤＤ２−Ｖthnであり、ＮＭＯＳトランジス
タＮ３Ｓのドレイン・ゲート間電圧ＶdgはＶＤＤ２−Ｖ
thn−ＶＤＤ１である。すなわち、Ｖdgは図３の場合よ
りもＮＭＯＳトランジスタＮ３の閾値電圧Ｖthnだけ低
くなる。例えば、ＶＤＤ２＝３．３Ｖ、ＶＤＤ１＝１．
２Ｖの場合、Ｖthnを０．８Ｖ程度にすればＶdgが０．
３Ｖ程度になるので、ＮＭＯＳトランジスタＮ３Ｓのゲ
ート絶縁膜破壊を充分防止することができる。また、Ｎ
ＭＯＳトランジスタＮ３Ｓのソース電位Ｖ１がＶＤＤ１
−Ｖthnsであるので、ＮＭＯＳトランジスタＮ３Ｓのド
レイン・ソース間電圧Ｖ２−Ｖ１は、ＶＤＤ２−Ｖthn
−ＶＤＤ１＋Ｖthnsとなる。上記の例でさらにＶthns＝
０．２Ｖとした場合、Ｖ２−Ｖ１＝３．３−０．８−
１．２＋０．２＝１．５Ｖ程度と少々高めになる。しか
し、通常、ドレイン・ソース間耐圧はゲート絶縁膜のそ
れよりもかなり大きいので、この程度の値はなんら問題
はない。
【００３８】本第４実施形態のレベルシフト回路４０Ｄ
によれば、トランジスタ耐圧に対するマージンが第２及
び第３実施形態の場合よりも大きいので、ＶＤＤ２に対
しＶＤＤ１をかなり低く設定することが可能である。例
えばＶＤＤ２＝３．３Ｖに対し、ＶＤＤ１＝０．６〜
０．８Ｖと設定しても耐圧上問題は生じない。
【００３９】レベルシフト回路４０Ｄの動作速度は、図
３のレベルシフト回路４０Ｃよりも少し遅いが、シミュ
レーションの結果、ほぼ同じであることが確かめられ
た。
【００４０】なお、本発明には外にも種々の変形例が含
まれる。例えば、挿入されたＮＭＯＳトランジスタＮ３
及びＮ４、又は、Ｎ３Ｓ及びＮ４Ｓのゲートに印加され
る電位は、上記値に限定されず、耐圧上問題がない値で
且つ低電圧動作ＮＭＯＳトランジスタのドレイン・ゲー
ト間電圧を低下させるものであればよい。
【００４１】（付記１） 第１電源電位と基準電位との
間の電圧で動作するＣＭＯＳ回路の相補出力信号ＳＩ及
び＊ＳＩを、該第１電源電位より高い第２電源電位と該
基準電位との間の電圧で動作する回路の信号ＳＯに変換
するレベルシフト回路であって、ソースがそれぞれ該第
２電源電位に接続された第１及び第２ＰＭＯＳトランジ
スタと、ドレインがそれぞれ該第１及び第２ＰＭＯＳト
ランジスタのドレインに接続され、ソースが該基準電位
に接続された第１及び第２ＮＭＯＳトランジスタと、を
有し、該第１ＰＭＯＳトランジスタのゲート及びドレイ
ンがそれぞれ該第２ＰＭＯＳトランジスタのドレイン及
びゲートに結合され、該第１及び第２ＮＭＯＳトランジ
スタのゲートにそれぞれ該相補出力信号ＳＩ及び＊ＳＩ
が供給され、該第２ＰＭＯＳトランジスタのドレインか
ら該信号ＳＯが取り出されるレベルシフト回路におい
て、該第１及び第２ＮＭＯＳトランジスタのゲート絶縁
膜厚が該第１及び第２ＰＭＯＳトランジスタのそれより
小さいことを特徴とするレベルシフト回路。
【００４２】（付記２） 上記第１ＰＭＯＳトランジス
タのドレインと上記第１ＮＭＯＳトランジスタとの間及
び上記第２ＰＭＯＳトランジスタのドレインと上記第２
ＮＭＯＳトランジスタとの間にそれぞれ結合された第３
及び第４ＮＭＯＳトランジスタをさらに有し、該第３及
び第４ＮＭＯＳトランジスタのゲートが上記第２電源電
位以下かつ上記第１電源電位以上の所定電位に接続され
ていることを特徴とする付記１記載のレベルシフト回
路。
【００４３】（付記３） 上記所定電位は上記第２電源
電位であり、上記第３及び第４ＮＭＯＳトランジスタの
ゲート絶縁膜厚は上記第１及び第２ＰＭＯＳトランジス
タのそれにほぼ等しいことを特徴とする付記２記載のレ
ベルシフト回路。
【００４４】（付記４） 上記所定電位は上記第１電源
電位であり、上記第３及び第４ＮＭＯＳトランジスタの
ゲート絶縁膜厚は上記第１及び第２ＮＭＯＳトランジス
タのそれにほぼ等しいことを特徴とする付記２記載のレ
ベルシフト回路。
【００４５】（付記５） 上記第３及び第４ＮＭＯＳト
ランジスタのバックゲートには上記基準電位が印加され
ていることを特徴とする付記２乃至４のいずれか１つに
記載のレベルシフト回路。
【００４６】（付記６） 上記第３ＮＭＯＳトランジス
タのドレインと上記第１ＮＭＯＳトランジスタとの間及
び上記第４ＮＭＯＳトランジスタのドレインと上記第２
ＮＭＯＳトランジスタとの間にそれぞれ結合された、ゲ
ート絶縁膜厚が上記第１及び第２ＮＭＯＳトランジスタ
のそれにほぼ等しい第５及び第６ＮＭＯＳトランジスタ
をさらに有し、該第５及び第６ＮＭＯＳトランジスタの
ゲートが上記第１電源電位に接続されていることを特徴
とする付記３記載のレベルシフト回路。
【００４７】（付記７） 上記第１及び第２ＰＭＯＳト
ランジスタと上記第３及び第４ＮＭＯＳトランジスタと
は同一ＣＭＯＳ製造プロセスで形成されたものであり、
上記第１及び第２ＮＭＯＳトランジスタは上記ＣＭＯＳ
回路と同一ＣＭＯＳ製造プロセスで形成されたものであ
ることを特徴とする付記３記載のレベルシフト回路。
【００４８】（付記８） 上記第１及び第２ＰＭＯＳト
ランジスタは同一ＭＯＳ製造プロセスで形成されたもの
であり、上記第１乃至第４ＮＭＯＳトランジスタは上記
ＣＭＯＳ回路と同一ＣＭＯＳ製造プロセスで形成された
ものであることを特徴とする付記４記載のレベルシフト
回路。
【００４９】（付記９） 上記第１及び第２ＰＭＯＳト
ランジスタと上記第３及び第４ＮＭＯＳトランジスタと
は同一ＣＭＯＳ製造プロセスで形成されたものであり、
上記第１、第２、第５及び第６ＮＭＯＳトランジスタは
上記ＣＭＯＳ回路と同一ＣＭＯＳ製造プロセスで形成さ
れたものであることを特徴とする付記６記載のレベルシ
フト回路。
【００５０】（付記１０） 付記１乃至９のいずれか１
つに記載のレベルシフト回路が半導体チップに形成され
ていることを特徴とするＣＭＯＳ集積回路装置。
【図面の簡単な説明】
【図１】本発明の第１実施形態のレベルシフト回路が適
用されたＣＭＯＳ集積回路の概略回路図である。
【図２】本発明の第２実施形態のレベルシフト回路が適
用されたＣＭＯＳ集積回路の概略回路図である。
【図３】本発明の第３実施形態のレベルシフト回路が適
用されたＣＭＯＳ集積回路の概略回路図である。
【図４】本発明の第４実施形態のレベルシフト回路が適
用されたＣＭＯＳ集積回路の概略回路図である。
【図５】レベルシフト回路を備えた従来のＣＭＯＳ集積
回路の概略回路図である。
【符号の説明】
１０、１０Ａ〜１０Ｄ ＣＭＯＳ集積回路 ２０ 降圧回路 ３０ 低電圧動作回路 ３１ 回路 ３２ インバータ ４０、４０Ａ〜４０Ｄ レベルシフト回路 Ｐ１、Ｐ２ ＰＭＯＳトランジスタ Ｎ１、Ｎ２、Ｎ１Ｓ、Ｎ２Ｓ、Ｎ３、Ｎ４、Ｎ３Ｓ、Ｎ
４Ｓ ＮＭＯＳトランジスタ ＳＩ、＊ＳＩ、ＳＯ 信号

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１電源電位と基準電位との間の電圧で
    動作するＣＭＯＳ回路の相補出力信号ＳＩ及び＊ＳＩ
    を、該第１電源電位より高い第２電源電位と該基準電位
    との間の電圧で動作する回路の信号ＳＯに変換するレベ
    ルシフト回路であって、 ソースがそれぞれ該第２電源電位に接続された第１及び
    第２ＰＭＯＳトランジスタと、 ドレインがそれぞれ該第１及び第２ＰＭＯＳトランジス
    タのドレインに接続され、ソースが該基準電位に接続さ
    れた第１及び第２ＮＭＯＳトランジスタと、 を有し、該第１ＰＭＯＳトランジスタのゲート及びドレ
    インがそれぞれ該第２ＰＭＯＳトランジスタのドレイン
    及びゲートに結合され、該第１及び第２ＮＭＯＳトラン
    ジスタのゲートにそれぞれ該相補出力信号ＳＩ及び＊Ｓ
    Ｉが供給され、該第２ＰＭＯＳトランジスタのドレイン
    から該信号ＳＯが取り出されるレベルシフト回路におい
    て、 該第１及び第２ＮＭＯＳトランジスタのゲート絶縁膜厚
    が該第１及び第２ＰＭＯＳトランジスタのそれより小さ
    いことを特徴とするレベルシフト回路。
  2. 【請求項２】 上記第１ＰＭＯＳトランジスタのドレイ
    ンと上記第１ＮＭＯＳトランジスタとの間及び上記第２
    ＰＭＯＳトランジスタのドレインと上記第２ＮＭＯＳト
    ランジスタとの間にそれぞれ結合された第３及び第４Ｎ
    ＭＯＳトランジスタをさらに有し、該第３及び第４ＮＭ
    ＯＳトランジスタのゲートが上記第２電源電位以下かつ
    上記第１電源電位以上の所定電位に接続されていること
    を特徴とする請求項１記載のレベルシフト回路。
  3. 【請求項３】 上記所定電位は上記第２電源電位であ
    り、上記第３及び第４ＮＭＯＳトランジスタのゲート絶
    縁膜厚は上記第１及び第２ＰＭＯＳトランジスタのそれ
    にほぼ等しいことを特徴とする請求項２記載のレベルシ
    フト回路。
  4. 【請求項４】 上記所定電位は上記第１電源電位であ
    り、上記第３及び第４ＮＭＯＳトランジスタのゲート絶
    縁膜厚は上記第１及び第２ＮＭＯＳトランジスタのそれ
    にほぼ等しいことを特徴とする請求項２記載のレベルシ
    フト回路。
  5. 【請求項５】 上記第３及び第４ＮＭＯＳトランジスタ
    のバックゲートには上記基準電位が印加されていること
    を特徴とする請求項２乃至４のいずれか１つに記載のレ
    ベルシフト回路。
  6. 【請求項６】 上記第３ＮＭＯＳトランジスタのドレイ
    ンと上記第１ＮＭＯＳトランジスタとの間及び上記第４
    ＮＭＯＳトランジスタのドレインと上記第２ＮＭＯＳト
    ランジスタとの間にそれぞれ結合された、ゲート絶縁膜
    厚が上記第１及び第２ＮＭＯＳトランジスタのそれにほ
    ぼ等しい第５及び第６ＮＭＯＳトランジスタをさらに有
    し、該第５及び第６ＮＭＯＳトランジスタのゲートが上
    記第１電源電位に接続されていることを特徴とする請求
    項３記載のレベルシフト回路。
  7. 【請求項７】 請求項１乃至６のいずれか１つに記載の
    レベルシフト回路が半導体チップに形成されていること
    を特徴とするＣＭＯＳ集積回路装置。
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