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JP4306821B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

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JP4306821B2
JP4306821B2 JP27443797A JP27443797A JP4306821B2 JP 4306821 B2 JP4306821 B2 JP 4306821B2 JP 27443797 A JP27443797 A JP 27443797A JP 27443797 A JP27443797 A JP 27443797A JP 4306821 B2 JP4306821 B2 JP 4306821B2
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Description

【0001】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、記憶データに対応する信号を出力する出力バッファ回路を備える半導体記憶装置の構成に関する。
【0002】
【従来の技術】
半導体記憶装置の高速化が進行するに伴い、半導体記憶装置の出力バッファ回路の駆動能力を大きくする必要が生じている。
【0003】
図14は、従来の半導体記憶装置に用いられる出力バッファ回路の基本構成を示す第1例の回路図である。
【0004】
図14に示す出力バッファ回路は、出力端子OUTと、出力される記憶データに応じて生成される第1の内部制御信号HOUTを受けて、その“H”レベルを外部電源電位Vddから降圧された内部降圧電位Vccから、半導体装置内部で作られる内部昇圧電位Vppにするレベル変換回路220と、レベル変換回路220の出力を受ける直列に接続されたインバータ216、218と、インバータ218の出力をゲートに受け外部電源電位Vddと出力端子OUTの間に結合されたNチャネルMOSトランジスタ210と、出力される記憶データに応じて生成される第2の内部制御信号LOUTをゲートに受け、出力端子OUTと接地電位Vssとの間に結合されたNチャネルMOSトランジスタ212を備える。
【0005】
レベル変換回路220は、第1の内部制御信号HOUTをゲートに受けるNチャネルMOSトランジスタ206と、第1の内部制御信号HOUTを受け反転するインバータ214と、インバータ214の出力をゲートに受けるNチャネルMOSトランジスタ208を含む。
【0006】
NチャネルMOSトランジスタ206、208のソースは、ともに、接地電位Vssに結合されている。
【0007】
レベル変換回路220は、内部昇圧電位VppとNチャネルMOSトランジスタ206のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ208のドレインの電位を受けるPチャネルMOSトランジスタ202と、内部昇圧電位VppとNチャネルMOSトランジスタ208のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ206のドレインの電位を受けるPチャネルMOSトランジスタ204をさらに含む。
【0008】
レベル変換回路220は、NチャネルMOSトランジスタ208のドレインが接続されるノードN102から出力信号、すなわち、第1の内部制御信号HOUTと同相で“H”レベルが内部昇圧電位Vppとなる信号をインバータ216に対して出力する。
【0009】
次に図14に示す従来の出力バッファ回路の出力トランジスタであるNチャネルMOSトランジスタ210、212の構造を説明する。
【0010】
図15は、図14の従来の出力バッファ回路の出力トランジスタ210、212の断面構造を説明するための概念図である。
【0011】
図15を参照して、従来の半導体記憶装置ではP型シリコン基板270の主表面上に第1のPウェル領域266と、第2のPウェル領域268が形成され、第1のPウェル領域266内と第2のPウェル領域268内にはそれぞれNチャネルMOSトランジスタ212、210がそれぞれ形成されている。
【0012】
NチャネルMOSトランジスタ212はN型不純物領域であるソース252、ドレイン256とゲート電極254とを含む。NチャネルMOSトランジスタ210はN型不純物領域であるソース258、ドレイン262とゲート電極260とを含む。
【0013】
通常、ダイナミックランダムアクセスメモリ(以降DRAMと称する)においては、P型シリコン基板に接地電位より低い電位が与えられている。図15では、P型シリコン基板270の主表面上にP型不純物領域264が形成されており、P型不純物領域264を介してP型シリコン基板270には負電位Vbbが供給されている。
【0014】
DRAMにおいては、P型シリコン基板を負電圧とすることは、入力信号のアンダーシュート時に電荷が基板に流入するのを防ぎ、メモリセルのデータ破壊を防ぐ働きを持つ点や、ビット線の浮遊容量となるPN接合容量を小さくし回路の高速動作をさせる働きを持つ点で極めて重要である。
【0015】
図16は、図14に示す出力バッファ回路の動作を説明する動作波形図である。
【0016】
図14、図16を参照して、第2の内部制御信号LOUT=“L”状態である場合を考える。このとき、NチャネルMOSトランジスタ212は非導通状態である。
【0017】
出力端子OUTのレベルが初期に0Vのときを考えると時刻t1において、第1の内部制御信号HOUTは“L”レベルであり、NチャネルMOSトランジスタ206は非導通状態である。
【0018】
このときインバータ214によって第1の内部制御信号HOUTの反転信号がゲートに与えられるのでNチャネルMOSトランジスタ208は導通状態となりノードN102は“L”レベルとなる。
【0019】
ノードN102の電位をゲートに受けたPチャネルMOSトランジスタ202は導通状態となりPチャネルMOSトランジスタ204のゲートに昇圧電位Vppを与える。その結果PチャネルMOSトランジスタ204は非導通状態となり、レベル変換回路の出力であるノードN102の電位は“L”レベルに確定する。その結果直列に接続されたインバータ216、218によりNチャネルMOSトランジスタ210のゲート電位VGは“L”レベルとなる。
【0020】
時刻t2において、第1の内部制御信号HOUTが0Vから内部降圧電位Vccまで立上がると、それに応じてNチャネルMOSトランジスタ206が導通状態となり、また第1の内部制御信号HOUTはインバータ214により反転されるので、これをゲートに受けるNチャネルMOSトランジスタ208は非導通状態となる。したがってPチャネルMOSトランジスタ204のゲートにはNチャネルMOSトランジスタ206を通じて“L”レベルが与えられ、PチャネルMOSトランジスタ204は導通状態となり、ノードN102の電位は、内部昇圧電位Vppに引き上げられる。
【0021】
PチャネルMOSトランジスタ202はゲート電位であるノードN102の電位が“H”レベルとなるため、非導通状態となる。その結果レベル変換回路220の出力であるノードN102の電位は内部昇圧電位Vppに確定し、第1の内部制御信号HOUTの“H”レベルが内部降圧電位Vccから内部昇圧電位Vppに変換される。この電位がインバータ216、218によって伝達されNチャネルMOSトランジスタ210のゲート電位VGは0Vから内部昇圧電位Vppに立上がる。これに応じてNチャネルMOSトランジスタ210は導通し、出力端子OUTの電位を引き上げ始める。
【0022】
時刻t3においては半導体記憶装置外部にて出力端子OUTに接続される負荷容量が十分に充電され、出力端子OUTの電位が安定した状態となる。
【0023】
【発明が解決しようとする課題】
ここで、時刻t2〜t3において出力端子OUTを通じて半導体記憶装置が外部に接続された負荷容量を充電する電流は、NチャネルMOSトランジスタ210によって供給され、
IDS=K′(Vgs−Vth)2 …(1)
にて与えられる(Vgs:ゲート−ソース間電位差,Vth:しきい値電圧,K′:定数)。したがって、出力端子OUTから半導体記憶装置外部に供給される電流は、NチャネルMOSトランジスタ210のしきい値電圧Vthの影響を受け、Vthが大きくなれば供給電流IDSは小さくなってしまう。
【0024】
しかしながら、時刻t3においては、NチャネルMOSトランジスタ210のしきい値Vthは、基板バイアス効果によって大きくなってしまう。
【0025】
その理由を以降説明する。時刻t3においてはNチャネルMOSトランジスタ210のソース電位は出力端子OUTの電位であり、Voutであるのに対して、NチャネルMOSトランジスタ210の基板部は、先に説明したように、負電圧電位Vbbとなっているので、t3におけるNチャネルMOSトランジスタ210のソース−基板間電位差Vsbは極めて大きくなる。
【0026】
一般にMOSトランジスタのソース−基板間電位差Vsbが大きければ基板バイアス効果により、MOSトランジスタのしきい値電圧Vthは大きくなる。そのため、ソース−基板間電位差Vsbが大きい時刻t3においては、NチャネルMOSトランジスタ210のVthは大きくなる。以上がその理由である。
【0027】
ここで、式(1)からしきい値電圧Vthが大きい場合でも、MOSトランジスタのゲート−ソース間電位差Vgsをその分大きくとれば出力電流IDSは大きくすることができる。そこで、従来は、出力端子OUTが“H”レベルを出力する際にNチャネルMOSトランジスタ210のゲート電位VGを十分高くする、つまり昇圧電位Vppを十分高く設定することで出力端子OUTの出力電流を大きくとれるようにしてきた。
【0028】
しかし、最近の半導体記憶装置の高集積化によりMOSトランジスタの微細化が進み、それに伴いMOSトランジスタのゲート酸化膜の厚さも年々減少する方向にある。このため、ゲート酸化膜の耐圧が下がり、ゲート電圧を高く設定すると、MOSトランジスタの信頼性に影響を及ぼす可能性がある。したがって、昇圧電位Vppは今後はあまり高くすることができない。
【0029】
一方、内部昇圧電位Vppは、半導体記憶装置内部で外部電源電位Vddを基準にチャージポンプ回路で作られている。
【0030】
このチャージポンプ回路は、半導体記憶装置上に形成したキャパシタを用いて、所定の周波数で内部昇圧ノードに電荷をくみ上げることで高電位を得る。
【0031】
したがって内部昇圧電位Vppにて消費される消費電流が増加すると、上記キャパシタの容量を大きくするか、もしくは上記所定の周波数をより高い周波数としなければならない。しかし、キャパシタの容量を大きくするには半導体基板上に大きな面積を必要とし、半導体記憶装置のコストの増大につながる。一方、所定の周波数を高くするにも限界があり、電荷の転送効率が悪くなってしまう。
【0032】
そこで、特開平9−139077においては、外部電源と内部昇圧ノードの両方から電流を負荷に供給するプレブースト回路が提案されている。
【0033】
図17は、上記プレブースト回路の構成を示す回路図である。
図17を参照して、NチャネルMOSトランジスタQN1は外部電源電位VddとノードOUT1との間に結合され、ゲートに内部制御信号IN1が入力されている。また、PチャネルMOSトランジスタQN2は内部昇圧電位VppとノードOUT1との間に結合され、ゲートに内部制御信号IN2が入力されており、基板部は内部昇圧電位Vppに結合されている。
【0034】
この回路はノードOUT1を内部昇圧電位Vppまで昇圧する際に、PチャネルMOSトランジスタQN2を導通状態とする前にNチャネルMOSトランジスタQN1を導通し、ノードOUT1を外部電源電位Vddまでプレブーストしておき、しかる後にPチャネルMOSトランジスタQN2を導通状態とすることで、内部昇圧電位VppからノードOUT1に流れる電流を減らし、内部昇圧電位Vppでの消費電流を抑えることを目的とするものである。
【0035】
しかしながら、図17の回路においては、特にDRAMに使用するにあたり電源立上げ時等において昇圧電位Vppのレベルが不安定な状態では、動作が不安定となる可能性がある。以下、この状態について説明する。
【0036】
図18は図17のプレブースト回路をDRAMに使用した際の構造を示す断面図である。
【0037】
図18を参照して、P型シリコン基板370上にNウェル領域366とPウェル領域368が形成され、Nウェル領域366内にはPチャネルMOSトランジスタQN2が形成され、Pウェル領域368内にはNチャネルMOSトランジスタQN1が形成されている。
【0038】
P型シリコン基板370は、P型不純物領域364を介して負電位Vbbが供給され、Nウェル領域366はN型不純物領域372を通じて内部昇圧電位Vppが供給されている。PチャネルMOSトランジスタQN2のソースであるP型不純物領域352は内部昇圧電位Vppと結合され、PチャネルMOSトランジスタQN2のドレインであるP型不純物領域356は、NチャネルMOSトランジスタQN1のソースであるN型不純物領域358とともにノードOUT1に接続される。
【0039】
PチャネルMOSトランジスタQN2のゲートであるゲート電極354には、内部制御信号IN2が入力され、NチャネルMOSトランジスタQN1のゲートであるゲート電極360には内部制御信号IN1が入力される。
【0040】
ここで、半導体記憶装置の電源立上げ直後や、端子に外乱が与えられた場合には内部昇圧電位Vppを発生しているチャージポンプ回路が不安定となり、外部電源電位Vddより内部昇圧電位Vppが低くなる場合が考えられる。
【0041】
かかる場合に内部制御信号IN1がNチャネルMOSトランジスタQN1を導通させるような状態であるならば、ノードOUT1は外部電源電位VddとなりP型不純物領域356とNウェル領域366の間のPN接合に順方向のバイアスがかかる。するとP型不純物領域356とNウェル領域366とP型シリコン基板370によって形成されている寄生PNP型バイポーラトランジスタが導通しP型不純物領域356からP型シリコン基板370に向けて電流が流れる可能性があり得る。このような状態はDRAMにおいてはメモリセルのデータが失われる可能性につながるとともに、ラッチアップを起こす可能性にもつながる。
【0042】
このように、ウェルの電位を半導体装置内部で発生する電位にする際は、不測の事態に備えて、回路構成上においても対策をしておくことが重要である。
【0043】
この発明の第1の目的は、内部昇圧電位Vppを高くすることを抑制しつつ、出力端子から十分な電流を供給できる半導体記憶装置を提供することである。
【0044】
この発明の第2の目的は、出力バッファ回路部において出力トランジスタを駆動する際に内部昇圧電位Vppでの消費電流を抑える実用的な手段を用いることによりチャージポンプ回路部を小型化でき、チップ面積がより小さい半導体記憶装置を提供することである。
【0045】
【課題を解決するための手段】
請求項1記載の半導体記憶装置は、出力端子と、出力端子に外部電源から電流を供給する第1のMOSトランジスタと、第1のMOSトランジスタのゲート電位を第1の内部制御信号に応じて駆動する第1の駆動手段と、第1のMOSトランジスタの基板部の電位を第1の内部制御信号に応じて駆動する第2の駆動手段を備える。
【0046】
2の駆動手段は、第1のMOSトランジスタが非導通時には、第1のMOSトランジスタの基板−ソース間の電位差が所定の電位差となるように、第1のMOSトランジスタの基板部の電位を駆動し、第1のMOSトランジスタが導通時には、第1のMOSトランジスタの基板−ソース間の電位差が、所定の電位差より小さくなるように、第1のMOSトランジスタの基板部の電位を駆動する。
【0047】
請求項記載の半導体記憶装置は、請求項記載の半導体記憶装置の構成において、外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、第1の駆動手段は、第1の内部制御信号の高電位レベルを、第1のMOSトランジスタのゲートに与えられる高電位レベルである昇圧電位に変換するレベル変換手段を含む。
【0049】
請求項記載の半導体記憶装置は、請求項記載の半導体記憶装置の構成に加えて、出力端子と接地ノードとの間に接続され、第2の内部制御信号に応じて出力端子の電位を駆動する、第2のスイッチング手段をさらに備え、第2のスイッチング手段は、第2のMOSトランジスタを含み、第1のMOSトランジスタは、半導体基板の主表面に形成された第1導電型の第1のウェル領域に配置され、第2のMOSトランジスタは、半導体基板の主表面に形成された第1導電型の第2のウェル領域に配置され、第1のウェル領域は、第2のウェル領域と電気的に分離されており、第2の駆動手段は、第1のMOSトランジスタの導通と同時に、第1のウェル領域の電位を駆動する。
【0055】
請求項記載の半導体記憶装置は、出力端子と、外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段と、出力端子に第1の内部制御信号に応じて外部電源から電流を供給する第1のMOSトランジスタと、昇圧手段から電流供給を受け、第1のMOSトランジスタのゲートに第1の内部制御信号に応じた電流を供給する、第3のスイッチング手段と、外部電源からの電流を供給する電流制限手段と、第1のMOSトランジスタのゲートが昇圧電位となる際に電流手段の電流を受け、第1の内部制御信号に応じて、前記第1のMOSトランジスタのゲートに電流を供給する第4のスイッチング手段とを備える。
【0058】
請求項記載の半導体記憶装置は、請求項記載の半導体記憶装置の構成において、外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、第1の駆動手段は、昇圧手段から電流供給を受け、第1のMOSトランジスタのゲートに第1の内部制御信号に応じた電流を供給する第3のスイッチング手段と、外部電源からの電流を供給する電流制限手段と、第1のMOSトランジスタのゲートが前記昇圧電位となる際に、電流制限手段の電流を受け、第1の内部制御信号に応じて第1のMOSトランジスタのゲートに電流を供給する第4のスイッチング手段とを備える。
【0059】
請求項記載の半導体記憶装置は、請求項に記載の半導体記憶装置の構成において、電流制限手段は、昇圧電位をゲートに受けて外部電源からの電流を供給する、第2のMOSトランジスタを含む。
請求項7記載の半導体記憶装置は、請求項5に記載の半導体記憶装置の構成において、電流制限手段は、昇圧電位をゲートに受けて外部電源からの電流を供給する、第3のMOSトランジスタを含む。
【0060】
請求項記載の半導体記憶装置は、請求項記載の半導体記憶装置の構成において、外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、第2の駆動手段は、第1の内部制御信号の高電位レベルを外部電源電位に変換する第1のレベル変換手段と、第1のレベル変換手段の出力を受け、第1のMOSトランジスタの基板部の電位を駆動する基板部駆動手段とを含み、第1の駆動手段は、第1の内部制御信号の高電位レベルを昇圧電位に変換する第2のレベル変換手段と、第2のレベル変換手段の出力を受ける遅延手段と、遅延手段の出力を受け第1のMOSトランジスタのゲート電位を駆動するプレブースト手段とを含み、プレブースト手段は、昇圧手段から電流供給を受けて、第1のMOSトランジスタのゲートに遅延手段の出力に応じて電流を供給する第2のMOSトランジスタと、外部電源からの電流を供給する電流制限手段と、第1のMOSトランジスタのゲートが昇圧電位となる際に、電流制限手段の電流を受け、第1のレベル変換手段の出力に応じて、第1のMOSトランジスタのゲートに電流を供給する第3のMOSトランジスタを含む。
【0061】
【発明の実施の形態】
[実施の形態1]
以下、本発明の実施の形態1の半導体記憶装置1000について説明する。なお以後は同じ構成要素には同じ符号および同じ記号を記し、その説明は繰返さない。
【0062】
図1は、本発明における半導体記憶装置全体の構成を示す概略ブロック図である。この全体構成は以降説明する実施の形態すべてに当てはめることができる代表的な一例である。
【0063】
図1を参照して、この半導体記憶装置1000は、制御信号入力端子1002〜1006と、アドレス信号入力端子群1008と、データ信号入出力端子群1016と、接地端子1018と、電源端子1020とを備える。
【0064】
また、この半導体記憶装置1000は、クロック発生回路1022と、行および列アドレスバッファ1024と、行デコーダ1026と、列デコーダ1028と、メモリマット1032と、データ入力バッファ1040およびデータ出力バッファ1042とを備え、メモリマット1032はメモリセルアレイ1034、およびセンスアンプ+入出力制御回路1038とを含む。
【0065】
クロック発生回路1022は、制御信号入力端子1002、1004を介して外部から与えられる外部行アドレスストローブ信号EXT./RAS,外部列アドレスストローブ信号EXT./CASに基づいて所定の動作モードを選択し、半導体記憶装置全体の動作を制御する。
【0066】
行および列アドレスバッファ1024は、アドレス信号入力端子群1008を介して外部から与えられるアドレス信号A0〜Ai(ただし、iは自然数である)に基づいて行アドレス信号RA0〜RAiおよび列アドレス信号CA0〜CAiを生成し、生成した信号RA0〜RAiおよびCA0〜CAiをそれぞれ行デコーダ1026および列デコーダ1028に与える。
【0067】
メモリマット1032は、それぞれが1ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【0068】
行デコーダ1026は、メモリセルアレイ1034の列アドレスを指定する。センスアンプ+入出力制御回路1038は、行デコーダ1026および列デコーダ1028によって指定されたアドレスのメモリセルをデータ信号入出力線対IDPの一端に接続する。データ信号入出力線対IDPの他端は、データ入力バッファ1040およびデータ出力バッファ1042に接続される。
【0069】
データ入力バッファ1040は、書込モード時に、制御信号入力端子1006を介して外部から与えられる信号EXT./WEに応答して、データ信号入力端子群1016から入力されたデータをデータ信号入出力線対IDPを介して、選択されたメモリセルに与える。
【0070】
データ出力バッファ1042は、読出モード時に、選択されたメモリセルからの読出データをデータ入出力端子群1016に出力する。
【0071】
電源回路1050は、外部電源電位Vddと接地電位Vssとを受けて、半導体記憶装置の動作に必要な種々の内部電源電位を供給する。
【0072】
すなわち、電源回路1050は、外部電源電位Vddと接地電位Vssとを受けて、外部電源電位Vddを降圧した内部降圧電位Vccと、昇圧した内部昇圧電位Vppとを出力する内部電源回路1054と、メモリセルアレイ1034中に含まれるビット線対に対するプリチャージ電位VBLを供給するプリチャージ電位発生回路1052とを含む。
【0073】
図2は、図1に示した半導体記憶装置1000に備えられた、内部電源1054の構成を示す回路図である。
【0074】
図2を参照して、内部電源1054は、外部電源電位Vddから内部昇圧電位Vppを発生するチャージポンプ回路318と、外部電源電位Vddから内部降圧電位Vccを発生するVcc発生回路320を含む。
【0075】
チャージポンプ回路318は、半導体記憶装置上のクロック発生回路1022で発生されたクロック信号φを受けるインバータ302、304と、インバータ304の出力を受けるインバータ306を有する。
【0076】
インバータ302、306の出力は、キャパシタ308、310の電極にそれぞれ接続される。キャパシタ308の他方の電極は、トランジスタ312によってノードNGAにて外部電源とダイオード接続される。トランジスタ314のゲートはノードNGAの電位を受ける。キャパシタ310の他方の電極は、ノードNDRにて内部昇圧電位Vppとトランジスタ316によってダイオード接続される。トランジスタ314は、外部電源電位VddとノードNDRの間に接続される。
【0077】
ノードNGAの電位はクロック信号φが“H”から“L”に変化するに応じて外部電源電位Vddよりキャパシタ308の働きで高い電位に押し上げられ、その結果トランジスタ314は導通状態となりノードNDRの電位は外部電源電位Vddとなる。
【0078】
次にクロック信号φが“L”から“H”に変化すると、その変化に応じてトランジスタ314は非導通状態になるとともにキャパシタ310の働きでノードNDRの電位はさらに外部電源電位Vdd分押し上げられる。このときダイオードの役割を果たすトランジスタ316を介して内部昇圧電位Vppに向けてチャージポンプ回路318は電流を供給する。
【0079】
この回路においては、チャージポンプ回路のキャパシタ310の容量をC、ポンピング周波数をf、トランジスタ316のしきい値電圧をVthとすると発生電流Ippは
Ipp=fC(2Vdd−Vth−Vpp) …(2)
で与えられる。
【0080】
式(2)より、必要な発生電流Ippが小さければチャージポンプ回路のCは小さくすることができることがわかる。
【0081】
図3は、本発明の実施の形態1の半導体記憶装置1000に用いられる出力バッファ回路2000の基本構成を示す回路図である。
【0082】
出力バッファ回路2000は、図1におけるデータ出力バッファ1042の1ビット分として設けられ、入力信号として、クロック発生回路1022からの制御信号や入出力制御回路1038からの読出データをもとに生成された互いに相補な第1の内部信号HOUTと第2の内部信号LOUTとを受ける。
【0083】
図3を参照して、出力バッファ回路2000は、出力端子DQrと、外部電源電位Vddと出力端子DQrとの間に結合されるNチャネルMOSトランジスタ18と、接地電位Vssと出力端子DQrの間に結合され、ゲートに第2の内部制御信号LOUTを受けるNチャネルMOSトランジスタ20と第1の内部制御信号HOUTを受けて、NチャネルMOSトランジスタ18のゲートを駆動する信号VGを出力する駆動回路36と、第1の内部制御信号HOUTを受けてNチャネルMOSトランジスタ18の基板部を駆動する信号VBを出力する基板電位駆動回路38とを備える。
【0084】
駆動回路36は、第1の内部制御信号HOUTの“H”レベルを内部降圧電位Vccから内部昇圧電位Vppにするレベル変換回路34と、レベル変換回路34の出力を受け、NチャネルMOSトランジスタ18のゲートを駆動する直列に接続されたインバータ24、26を含む。
【0085】
レベル変換回路34は、第1の内部制御信号HOUTをゲートに受けるNチャネルMOSトランジスタ6と、第1の内部制御信号HOUTを受け、反転するインバータ22と、インバータ22の出力をゲートに受けるNチャネルMOSトランジスタ8を有する。
【0086】
NチャネルMOSトランジスタ6,8のソースは、ともに接地電位Vssに結合されている。
【0087】
レベル変換回路34は、内部昇圧電位VppとNチャネルMOSトランジスタ6のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ8のドレインの電位を受けるPチャネルMOSトランジスタ2と、内部昇圧電位VppとNチャネルMOSトランジスタ8のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ6のドレインの電位を受けるPチャネルMOSトランジスタ4をさらに有する。
【0088】
レベル変換回路34はNチャネルMOSトランジスタ8のドレインが接続されるノードN32から出力信号すなわち、内部制御信号HOUTと同相で“H”レベルが内部昇圧電位Vppとなる信号をインバータ24に対して出力する。
【0089】
基板電位駆動回路38は、第1の内部制御信号HOUTの“H”レベルを内部降圧電位Vccから外部電源電位Vddにするレベル変換回路40と、レベル変換回路40の出力を受け、NチャネルMOSトランジスタ18の基板部を駆動する直列に接続されたインバータ30,32を含む。
【0090】
レベル変換回路40は、第1の内部制御信号HOUTをゲートに受けるNチャネルMOSトランジスタ14と、第1の内部制御信号HOUTを受け、反転するインバータ28と、インバータ28の出力をゲートに受けるNチャネルMOSトランジスタ16を有する。
【0091】
NチャネルMOSトランジスタ14,16のソースは、ともに接地電位Vssに結合されている。
【0092】
レベル変換回路40は、外部電源電位VddとNチャネルMOSトランジスタ14のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ16のドレインの電位を受けるPチャネルMOSトランジスタ10と、外部電源電位VddとNチャネルMOSトランジスタ16のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ14のドレインの電位を受けるPチャネルMOSトランジスタ12をさらに有する。
【0093】
レベル変換回路40はNチャネルMOSトランジスタ16のドレインが接続されるノードN34から出力信号すなわち、第1の内部制御信号HOUTと同相で“H”レベルが外部電源電位Vddとなる信号をインバータ30に対して出力する。
【0094】
次に出力バッファ2000の出力トランジスタであるNチャネルMOSトランジスタ18,20の断面構造を説明する。
【0095】
図4は、NチャネルMOSトランジスタ18,20の断面構造を説明するための概念図である。
【0096】
図4を参照して、実施の形態1の半導体記憶装置では、P型シリコン基板76の主表面上には、第1のPウェル領域70とNウェル領域74が形成されNウェル領域74内には第2のPウェル領域72が形成されている。
【0097】
Pウェル領域70,72内にはそれぞれNチャネルMOSトランジスタ20,18が形成されている。
NチャネルMOSトランジスタ20は、N型不純物領域であるソース52,ドレイン56とゲート電極54とを含む。NチャネルMOSトランジスタ18はN型不純物領域であるソース58,ドレイン62とゲート電極60を含む。
【0098】
NチャネルMOSトランジスタ20のソース52は接地電位Vssに結合され、ゲート電極54には第2の内部制御信号LOUTが入力されている。NチャネルMOSトランジスタ20のドレイン56はNチャネルMOSトランジスタ18のソース58とともに出力端子DQrと接続されている。NチャネルMOSトランジスタ18のドレインは外部電源電位Vddと結合される。
【0099】
P型シリコン基板76の主表面上には、P型不純物領域68が形成され、P型不純物領域68を介してP型シリコン基板76には負電位Vbbが供給されている。
【0100】
また図4においては、Nウェル領域74はN型不純物領域66を介して外部電源電位Vddと結合されており、このためPウェル領域72は、Pウェル領域70およびP型シリコン基板76と電気的に分離される。
【0101】
図5は、図3に示す出力バッファ回路2000の動作を説明する動作波形図である。
【0102】
図3、図4および図5を参照して、内部制御信号LOUTが“L”状態である場合を考える。このとき、NチャネルMOSトランジスタ20は非導通状態である。
【0103】
出力端子OUTのレベルが初期に0Vのときを考える。
時刻t1において、第1の内部制御信号HOUTは“L”レベルであり、NチャネルMOSトランジスタ6は非導通状態である。このときインバータ22によって内部制御信号HOUTの反転信号がゲートに与えられるのでNチャネルMOSトランジスタ8は導通状態となり、ノードN32は“L”レベルとなる。ノードN32の電位をゲートに受けたPチャネルMOSトランジスタ2は導通状態となり、PチャネルMOSトランジスタ4のゲートに昇圧電位Vppを与える。その結果PチャネルMOSトランジスタ4は非導通状態となり、レベル変換回路34の出力であるノードN32の電位は“L”レベルに確定する。そして直列に接続されたインバータ24,26により、NチャネルMOSトランジスタ18のゲート電極60の電位VGは、“L”レベルとなる。
【0104】
一方、基板電位駆動回路38においては、内部制御信号HOUT=“L”であるのでNチャネルMOSトランジスタ14は非導通状態であり、インバータ28によりその反転信号がゲートに入力されているNチャネルMOSトランジスタ16は導通状態となる。そして、ノードN34は“L”レベルとなる。ノードN34の電位をゲートに受けたPチャネルMOSトランジスタ10は導通状態となり、PチャネルMOSトランジスタ12のゲートに外部電源電位Vddを与える。その結果PチャネルMOSトランジスタ12は非導通状態となり、レベル変換回路40の出力であるノードN34の電位は“L”レベルに確定する。そして、直列に接続されたインバータ30,32により、NチャネルMOSトランジスタ18の基板部の電位(Pウェル領域72の電位)VBは、“L”レベル、つまり接地電位Vssとなる。
【0105】
以上により、時刻t1においてはNチャネルMOSトランジスタ18は非導通状態となり、出力端子DQrの電位は初期状態である0Vのままである。
【0106】
次に、時刻t2において第1の内部制御信号HOUTが0Vから内部降圧電位Vccまで立上がると、それに応じて駆動回路36においてNチャネルMOSトランジスタ6が導通状態となり、また、第1の内部制御信号HOUTはインバータ22により反転されるので、これをゲートに受けるNチャネルMOSトランジスタ8は非導通状態となる。したがって、PチャネルMOSトランジスタ4のゲートにはNチャネルMOSトランジスタ6を通じて“L”レベルが与えられ、PチャネルMOSトランジスタ4は導通状態となりノードN32の電位は内部昇圧電位Vppに引き上げられる。ノードN32にゲートが接続されているPチャネルMOSトランジスタ2は、これに応じて非導通状態となる。
【0107】
したがって、レベル変換回路34の出力であるノードN32の電位は“H”レベルに確定し、昇圧電位Vppとなる。つまり、第1の内部制御信号HOUTの“H”レベルが内部降圧電位Vccから内部昇圧電位Vppに変換される。この電位がインバータ24,26によってNチャネルMOSトランジスタ18のゲート電極60に入力され、そのゲート電位VGは、0Vから内部昇圧電位Vppに立上がる。これに応じてNチャネルMOSトランジスタ18は導通し、出力端子DQrの電位を引き上げ始めるのは従来技術で説明した図14の出力バッファ回路の場合と同様である。
【0108】
本発明の実施の形態1の場合では、時刻t2において、同時に基板電位駆動回路38によってNチャネルMOSトランジスタ18の基板部(Pウェル領域72)の電位が駆動される点で従来技術の出力バッファ回路の場合と異なる。以下、その動作について説明する。
【0109】
第1の内部制御信号HOUTの立上がりに応じて、基板電位駆動回路38において、NチャネルMOSトランジスタ14が導通状態となり、また、第1の内部制御信号HOUTはインバータ28によって反転されるので、これをゲートに受けるNチャネルMOSトランジスタ16は非導通状態となる。したがって、PチャネルMOSトランジスタ12のゲートにはNチャネルMOSトランジスタ14を通じて“L”レベルが与えられ、PチャネルMOSトランジスタ12は導通状態となり、ノードN34の電位は外部電源電位Vddに引き上げられる。ノードN34にゲートが接続されているPチャネルMOSトランジスタ10はこれに応じて非導通状態となる。
【0110】
したがって、レベル変換回路40の出力であるノードN34の電位は、“H”レベルに確定し、外部電源電位Vddとなる。つまり、第1の内部制御信号HOUTの“H”レベルが内部降圧電位Vccから外部電源電位Vddに変換される。この電位がインバータ30,32によってNチャネルMOSトランジスタ18の基板部(Pウェル領域72)に与えられ、その基板電位VBは0Vから外部電源電位Vddに立上がる。
【0111】
時刻t3においては、半導体記憶装置外部にて出力端子DQrに接続される負荷容量がNチャネルMOSトランジスタ18の導通により十分に充電され出力DQrの電位が安定した状態となる。
【0112】
さて、ここでt2〜t3において、NチャネルMOSトランジスタ18が出力端子に供給する電流は式(1)で与えられるが、本発明の実施の形態1の場合では、NチャネルMOSトランジスタ18の基板部(Pウェル領域72)の電位は、外部電源電位Vddになるので基板バイアス効果の影響が、図14の従来例の場合より小さく、その結果電流IDSを大きくすることが可能となる。その結果内部昇圧電位Vppを従来以上に上げる必要がなくなる。
【0113】
さらには、図4において、基板電位VBが外部電源電位VddとなっているためPウェル領域72の電位は外部電源電位Vddとなり、N型不純物領域58との間が順方向となるため、この部分のPN接合により、NチャネルMOSトランジスタ18とは別に、さらに電流を出力端子DQrに向けて供給することとなる。その結果、出力端子DQrから半導体記憶装置外部に向け、より大きな電流を供給することが可能となる。
【0114】
[実施の形態1の第1の変形例]
本発明の実施の形態1の第1の変形例の半導体記憶装置では、図3に示すNチャネルMOSトランジスタ18とNチャネルMOSトランジスタ20の基板部を電気的に分離する方法が実施の形態1の場合と異なる。
【0115】
図6は、実施の形態1の第1の変形例におけるNチャネルMOSトランジスタ18,20の断面構造を説明するための概念図である。
【0116】
図6では、P型シリコン基板76上に形成されたNウェル領域74がNチャネルMOSトランジスタ18の基板電位を与えているPウェル領域72と不純物領域64,66を介して接続されており、その電位が基板電位VBとなっている点が実施の形態1の場合と異なる。
【0117】
この場合でも実施の形態1の場合と同様の効果が期待できる。
[実施の形態1の第2の変形例]
本発明の実施の形態1の第2の変形例も、第1の変形例と同様図3に示すNチャネルMOSトランジスタ18とNチャネルMOSトランジスタ20の基板部を電気的に分離する方法が異なる場合である。
【0118】
図7は、実施の形態1の第2の変形例におけるNチャネルMOSトランジスタ18,20の断面構造を説明するための概念図である。
【0119】
図7では、半導体記憶装置の基板にN型シリコン基板124を使用している。NチャネルMOSトランジスタ20,18がそれぞれ形成されている領域であるPウェル領域70,72はともにN型シリコン基板124上に設けられている。そして、N型シリコン基板124には、N型不純物領域118を通じて外部電源電位Vddが供給されており、また、Pウェル領域70にはP型不純物領域102を通じて、接地電位Vssが供給されている。以上の点で、実施の形態1の場合と異なっている。
【0120】
この場合でも実施の形態1の場合と同様の効果が期待できる。
[実施の形態1の第3の変形例]
図8は、実施の形態1の第3の変形例におけるNチャネルMOSトランジスタ18、20の断面構造を説明するための概念図である。
【0121】
実施の形態1の第3の変形例の半導体記憶装置は、第1の変形例同様、図3に示すNチャネルMOSトランジスタ18と、NチャネルMOSトランジスタ20の基板部とを電気的に分離する方法が異なる。
【0122】
具体的には、第3の変形例の半導体記憶装置は、以下の点で実施の形態1の場合と異なっている。
【0123】
図8では、第2のNウェル領域71がP型シリコン基板76の主表面上に形成されている。そしてNチャネルMOSトランジスタ20が形成されている領域であるPウェル領域70は、第2のNウェル領域71内に形成される。
【0124】
Pウェル領域70内に形成されたP型不純物領域55を介して、Pウェル領域70には接地電位Vssが与えられている。
【0125】
第2のNウェル領域71内にはN型不純物領域53が形成されており、第2のNウェル領域71にはN型不純物領域53を介して、外部電源電位Vddまたは、接地電位Vssが与えられている。
【0126】
この場合でも、実施の形態1の場合と同様の効果が期待できる。
なお、第2のNウェル領域71の電位を外部電源電位Vddに固定する場合は、Nウェル領域74と第2のNウェル領域71は、分離せず同一のNウェル領域とすることも可能である。
【0127】
[実施の形態1の第4の変形例]
図9は、実施の形態1の第4の変形例におけるNチャネルMOSトランジスタ18、20の断面構造を説明するための概念図である。
【0128】
実施の形態1の第4の変形例の半導体記憶装置は、第1の変形例同様、図3に示すNチャネルMOSトランジスタ18と、NチャネルMOSトランジスタ20の基板部とを電気的に分離する方法が異なる。
【0129】
具体的には、第4の変形例の半導体記憶装置は、以下の点で実施の形態1の場合と異なっている。
【0130】
図9では、第2のNウェル領域71がP型シリコン基板76の主表面上に形成されている。そして、NチャネルMOSトランジスタ20が形成されている領域であるPウェル領域70は、第2のNウェル領域71内に形成される。
【0131】
Pウェル領域70内に形成されたP型不純物領域55を介して、Pウェル領域70には、接地電位Vssが与えられている。
【0132】
第2のNウェル領域71内には、N型不純物領域53が形成されており、第2のNウェル領域71には、N型不純物領域53を介して外部電源電位Vddまたは、接地電位Vssが与えられている。(以上は図8に示す第3の変形例と同じである。)
さらに、図9では、P型シリコン基板76上に形成されたNウェル領域74がNチャネルMOSトランジスタ18の基板電位を与えているPウェル領域72と、不純物領域64、66を介して接続されており、その電位は基板電位VBとなっている。
【0133】
この場合でも、実施の形態1の場合と同様の効果が期待できる。
[実施の形態2]
本発明の実施の形態2の半導体記憶装置では、内部昇圧電位Vppを発生する回路とともに外部電源からもその出力バッファ回路部分の出力トランジスタのゲートを充電する電流を供給し、内部昇圧電位Vppの電圧を発生する回路の消費電流を抑えることを可能とすることを目的とする。
【0134】
図10は、本発明の実施の形態2の半導体記憶装置に用いられる出力バッファ回路3000の基本構成を示す回路図である。
【0135】
実施の形態2における半導体記憶装置の全体構成は実施の形態1の場合と同様であり、出力バッファ回路3000は、図1におけるデータ出力バッファ1042の1ビット分として設けられ、入力信号としてクロック発生回路1022や入出力制御回路1038からの読出データをもとに生成された互いに相補な第1の内部信号HOUTと第2の内部信号LOUTとを受ける点は実施の形態1の場合と同様である。
【0136】
図10を参照して、出力バッファ回路3000は、出力端子DQrと、外部電源電位Vddと出力端子DQrとの間に結合されるNチャネルMOSトランジスタ176と、接地電位Vssと出力端子DQrとの間に結合されゲートに第2の内部制御信号LOUTを受けるNチャネルMOSトランジスタ178と、第1の内部制御信号HOUTを受けてその“H”レベルを内部昇圧電位Vppにするレベル変換回路188と、レベル変換回路188の出力を受けるインバータ182と、インバータ182の出力である信号CLK3を受けそれに応じて出力トランジスタであるNチャネルMOSトランジスタ176のゲート電位を制御するプレブースト回路186とを備える。
【0137】
レベル変換回路188は、第1の内部制御信号HOUTをゲートに受けるNチャネルMOSトランジスタ156と、第1の内部制御信号HOUTを受け、反転するインバータ180と、インバータ180の出力をゲートに受けるNチャネルMOSトランジスタ158を有する。
【0138】
NチャネルMOSトランジスタ156、158のソースは、ともに接地電位Vssに結合されている。
【0139】
レベル変換回路188は、内部昇圧電位VppとNチャネルMOSトランジスタ156のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ158のドレインの電位を受けるPチャネルMOSトランジスタ152と、内部昇圧電位VppとNチャネルMOSトランジスタ158のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ156のドレインの電位を受けるPチャネルMOSトランジスタ154をさらに有する。
【0140】
NチャネルMOSトランジスタ158のドレインが接続されるノードN2はレベル変換回路188の出力となり、第1の内部制御信号HOUTと同相で“H”レベルが内部昇圧電位Vppとなる信号をインバータ182に対して出力する。
【0141】
プレブースト回路186は、第1の内部制御信号HOUTをゲートに受けるNチャネルMOSトランジスタ164と、第1の内部制御信号HOUTを受け、反転するインバータ184と、インバータ184の出力をゲートに受けるNチャネルMOSトランジスタ166を有する。
【0142】
NチャネルMOSトランジスタ164、166のソースは、ともに接地電位Vssに結合されている。
【0143】
プレブースト回路186は、外部電源ノードVddとNチャネルMOSトランジスタ164のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ166のドレインの電位を受けるPチャネルMOSトランジスタ160と、外部電源電位VddとNチャネルMOSトランジスタ166のドレインとの間に結合され、ゲートにNチャネルMOSトランジスタ164のドレインの電位を受けるPチャネルMOSトランジスタ162をさらに有する。
【0144】
NチャネルMOSトランジスタ166のドレインは第1の内部制御信号HOUTと同相で“H”レベルが外部電源電位Vddとなる信号CLK2を出力する。
【0145】
一方、NチャネルMOSトランジスタ164のドレインは第1の内部制御信号HOUTと逆相で、“H”レベルが外部電源電位Vddとなる信号CLK1を出力する。
【0146】
プレブースト回路186は、信号CLK1をゲートに受けプレブースト回路186の出力であるノードN1の電位と接地電位Vssとの間に結合されるNチャネルMOSトランジスタ170と、内部昇圧電位VppとノードN1の電位との間に結合され、ゲートに信号CLK3を受けるPチャネルMOSトランジスタ168と、外部電源電位VddとノードN1の電位との間に直列に結合され、それぞれゲートに内部昇圧電位Vppおよび信号CLK2を受けるNチャネルMOSトランジスタ172,174をさらに有する。
【0147】
図11は、図10に示す出力バッファ回路3000に含まれるプレブースト回路186の動作を説明する動作波形図である。
【0148】
図11を参照して、時刻t1において内部制御信号HOUTが“L”から“H”に立上がるとNチャネルMOSトランジスタ164は導通状態となり、信号CLK1はそれに応じて時刻t2に“H”から“L”へと立下がる。
【0149】
このとき、NチャネルMOSトランジスタ170は非導通状態になり、ノードN1は接地電位Vssから切り離される。
【0150】
次に、NチャネルMOSトランジスタ166が非導通状態となり、PチャネルMOSトランジスタ162が導通状態、PチャネルMOSトランジスタ160が非導通状態となるので、信号CLK2は時刻t3に“L”から“H”へと立上がる。これに応じてNチャネルMOSトランジスタ174が導通状態となるのでノードN1の電位は立上がる。
【0151】
NチャネルMOSトランジスタ172は内部昇圧電位Vppをゲートに受けて外部電源電位VddとNチャネルMOSトランジスタ174のドレインを結合しているので、ノードN1の電位は時刻t3において外部電源電位Vdd付近まで上昇する。しかし、このままでは出力トランジスタ176を駆動するのに十分な電位ではない。
【0152】
さらに時刻t4において、レベル変換回路188、インバータ182が動作した結果として信号CLK3が“H”から“L”へ立下がる。これに対応してPチャネルMOSトランジスタ168が導通状態となり、ノードN1の電位は、さらに内部昇圧電位Vppまで上昇する。
【0153】
以上より、ノードN1の電位を上昇させる際、予めNチャネルMOSトランジスタ172、174を通じて外部電源からノードN1に電流を供給し、一定電位までノードN1の電位を供給させ、その後にPチャネルMOSトランジスタ168を通じて内部昇圧電位Vppを与える昇圧電源からノードN1に電流供給されるので、内部昇圧電位Vppを与える昇圧電源の消費電流が小さくできる。
【0154】
本発明者が実施した回路シミュレーションによると、1回のノードN1の立上がりに際して内部昇圧電位Vppを与える昇圧電源から供給される電荷は本回路の適用により3.8pCから3.0pCに減少し、約21%程度消費電流を下げる効果があることがわかった。この効果は全出力端子に対応する出力バッファ回路において期待できるものであるので、半導体記憶装置全体としては昇圧電位Vppを発生する回路の低消費電流化に大きな効果を有し、内部昇圧電位Vppを発生するチャージポンプ回路の小型化に貢献できる。
【0155】
また、プレブースト回路186は、NチャネルMOSトランジスタ172の働きにより万一、昇圧電位Vppが外部電源電位Vddより低くなってしまった場合はそれに応じて外部電源からノードN1に供給される電流が制限されるので、実施の形態2の半導体記憶装置は信頼性が高いものとなる。
【0156】
[実施の形態3]
図12は、実施の形態3の半導体記憶装置に用いられる出力バッファ回路4000の基本構成を示す回路図である。
【0157】
実施の形態3の半導体記憶装置の全体構成は実施の形態1における半導体記憶装置の全体構成と同様であり、出力バッファ回路4000は、図1におけるデータ出力バッファ1042の1ビット分として設けられ、入力信号として、クロック発生回路1022からの制御信号や入出力制御回路1038からの読出データをもとに生成された互いに相補な第1の内部信号HOUTと第2の内部信号LOUTとを受ける点は実施の形態1の場合と同じである。
【0158】
図12の出力バッファ回路4000は、図3の実施の形態1の出力バッファ回路とは出力トランジスタであるNチャネルMOSトランジスタ18のゲート電圧を与えているインバータ26に代えて実施の形態2におけるプレブースト回路186を設けた構成となっている点で実施の形態1の場合と異なる。
【0159】
図12を参照して出力バッファ回路4000は、出力端子DQrと、外部電源電位Vddと出力端子DQrとの間に結合されるNチャネルMOSトランジスタ18と、接地電位Vssと出力端子DQrとの間に結合され、ゲートに第2の内部制御信号LOUTを受けるNチャネルMOSトランジスタ20と、第1の内部制御信号HOUTを受けて、NチャネルMOSトランジスタ18のゲートを駆動する信号VGを出力する駆動回路36と、第1の内部制御信号HOUTを受けてNチャネルMOSトランジスタ18の基板部を駆動する信号VBを出力する基板電位駆動回路38とを備える。
【0160】
駆動回路36は、第1の内部制御信号HOUTの“H”レベルを内部降圧電位Vccから内部昇圧電位Vppにするレベル変換回路34と、レベル変換回路34の出力を受けるインバータ24と、インバータ24の出力を受けNチャネルMOSトランジスタ18のゲートを駆動するプレブースト回路186を含む。
【0161】
レベル変換回路34と基板電位駆動回路38の構成は実施の形態1と同様であるので説明は繰返さない。
【0162】
この構成とすれば、実施の形態1と実施の形態2の双方の効果を同時に受けることができるので、基板バイアス効果を小さくでき、内部昇圧電位Vppを高くすることを抑制しつつ、出力端子から十分な電流を供給できるとともに、内部昇圧電位Vppを発生するチャージポンプ回路で消費される電流を減らすことができる。
【0163】
[実施の形態4]
図13は、実施の形態4の半導体記憶装置に用いられる出力バッファ回路5000の基本構成を示す回路図である。
【0164】
実施の形態4の半導体記憶装置の全体構成は実施の形態1における半導体記憶装置の全体構成と同様であり、出力バッファ回路5000は、図1におけるデータ出力バッファ1042の1ビット分として設けられ、入力信号として、クロック発生回路1022からの制御信号や入出力制御回路1038からの読出データをもとに生成された互いに相補な第1の内部信号HOUTと第2の内部信号LOUTとを受ける点は実施の形態1の場合と同じである。
【0165】
図13の出力バッファ回路5000は、図3の実施の形態1の出力バッファ回路において、出力トランジスタであるNチャネルMOSトランジスタ18のゲート電圧を与えているインバータ26に代えて、プレブースト回路187を設けた構成となっている。そしてさらに、出力バッファ回路5000では、プレブースト回路187は基板電位駆動回路38中に含まれるレベル変換回路40の出力信号を使用する構成となっている。このような構成とすることで実施の形態3に用いられる出力バッファ回路4000と比べて素子数を低減している。
【0166】
図13を参照して、出力バッファ回路5000は、出力端子DQrと、外部電源電位Vddと出力端子DQrとの間に結合されるNチャネルMOSトランジスタ18と、接地電位Vssと出力端子DQrとの間に結合され、ゲートに第2の内部制御信号LOUTを受けるNチャネルMOSトランジスタ20と、第1の内部制御信号HOUTを受けNチャネルMOSトランジスタ18のゲートの電位を駆動する駆動回路36と、第1の内部制御信号HOUTを受けNチャネルMOSトランジスタ18の基板部の電位を駆動する基板電位駆動回路38とを含む。
【0167】
基板電位駆動回路38は、第1の内部制御信号HOUTの“H”レベルを内部降圧電位Vccから外部電源電位Vddにするレベル変換回路40と、レベル変換回路40の出力を受ける直列に接続されインバータ30、32とを含む。駆動回路34は、第1の内部制御信号HOUTの“H”レベルを内部降圧電位Vccから内部昇圧電位Vppにするレベル変換回路34と、レベル変換回路34の出力を受けるインバータ24と、インバータ24の出力を受けるとともにレベル変換回路40の出力を受けNチャネルMOSトランジスタ18のゲートを駆動するプレブースト回路187とを含む。
【0168】
つまり、第1の内部制御信号HOUTと同相であるレベル変換回路40の出力信号CLK2を基板駆動回路38中のインバータ30が受けるとともに、プレブースト回路187中のNチャネルMOSトランジスタ174がゲートに受ける。さらに、第1の内部制御信号HOUTと逆相であるレベル変換回路40の出力信号CLK1をプレブースト回路187中のNチャネルMOSトランジスタ170がゲートに受ける構成となっている。
【0169】
レベル変換回路3440と、基板電位駆動回路38の個別の構成は実施の形態1と同様であり、また、プレブースト回路187に含まれるMOSトランジスタ168〜174の構成は、実施の形態2におけるプレブースト回路186と同様であるので説明は繰返さない。
【0170】
図13の構成とすれば、実施の形態1と実施の形態2の双方の効果を同時に奏することができるので、基板バイアス効果を小さくでき、内部昇圧電位Vppを高くすることを抑制しつつ、十分な電流を供給できるとともに内部昇圧電位Vppを発生するチャージポンプ回路で消費される電流を減らすことができる。
【0171】
さらに、実施の形態3と比べて素子数を低減しているため半導体記憶装置のチップサイズをより小さくすることができる。
【0172】
【発明の効果】
以上のように、請求項1記載の半導体記憶装置は、出力バッファ回路の出力トランジスタが電流を供給する際に、出力トランジスタの基板部の電位を適切に制御することにより出力トランジスタのしきい値電圧の増加を防ぎ、出力トランジスタの出力電流をより大きくすることができる。
【0173】
また、請求項記載の半導体記憶装置は、さらに出力バッファ回路の出力トランジスタが電流を供給する際に出力トランジスタの基板部の電位を、基板バイアス効果を小さくするように与えることにより、出力トランジスタのしきい値電圧の増加を防ぎ、出力トランジスタの出力電流をより大きくすることができる。
【0174】
請求項記載の半導体記憶装置は、出力バッファ回路の出力トランジスタが電流を供給する際に出力トランジスタの基板部の電位を、基板バイアス効果を小さくするように与えることにより、出力トランジスタのしきい値電圧の増加を防ぎ、出力トランジスタの出力電流をより大きくすることができる。
【0176】
請求項記載の半導体記憶装置は、請求項に係る半導体記憶装置が奏する効果に加えて、接地ノード側に出力端子の電位を駆動できるので、“H”,“L”レベルを出力端子に出力可能である。
【0182】
請求項記載の半導体記憶装置は、出力端子より“H”レベルを出力する際に出力トランジスタのゲートを駆動する電流を内部昇圧電位Vpp発生回路とともに外部電源からも供給する。そのため内部昇圧電位Vpp発生回路での消費電流を小さくできる。
【0185】
請求項記載の半導体記憶装置は、請求項記載の半導体記憶装置が奏する効果に加えて、出力端子より“H”レベルを出力する際に出力トランジスタのゲートを駆動する電流を内部昇圧電位Vpp発生回路とともに外部電源からも供給する。そのため内部昇圧電位Vpp発生回路での消費電流を小さくできる。
【0187】
請求項記載の半導体記憶装置は、請求項載の半導体記憶装置が奏する効果に加えて、出力端子より“H”レベルを出力する際に出力トランジスタのゲートを駆動する電流を内部昇圧電位Vpp発生回路とともに外部電源からも供給する。そのため内部昇圧電位Vpp発生回路での消費電流を小さくできる。また、プレブースト回路中に含まれるレベル変換部と基板駆動回路中に含まれるレベル変換回路とを共用する構成となっているので、回路素子数が低減できる。
【図面の簡単な説明】
【図1】 本発明の半導体記憶装置1000の全体構成を示す概略ブロック図である。
【図2】 図1の半導体記憶装置1000における内部電源1054の詳細を示す回路図である。
【図3】 本発明の実施の形態1における出力バッファ回路2000の回路図である。
【図4】 図3の出力バッファ回路2000の出力トランジスタ部の実施の形態1における断面構造を説明するための概念図である。
【図5】 図3の出力バッファ回路2000の動作を説明する動作波形図である。
【図6】 図3の出力バッファ回路2000の出力トランジスタ部の実施の形態1の第1の変形例における断面構造を説明するための概念図である。
【図7】 図3の出力バッファ回路2000の出力トランジスタ部の実施の形態1の第2の変形例における断面構造を説明するための概念図である。
【図8】 図3の出力バッファ回路2000の出力トランジスタ部の実施の形態1の第3の変形例における断面構造を説明するための概念図である。
【図9】 図3の出力バッファ回路2000の出力トランジスタ部の実施の形態1の第4の変形例における断面構造を説明するための概念図である。
【図10】 本発明の実施の形態2における出力バッファ回路3000の回路図である。
【図11】 図10の出力バッファ回路3000の動作を説明する動作波形図である。
【図12】 本発明の実施の形態3における出力バッファ回路4000の回路図である。
【図13】 本発明の実施の形態4における出力バッファ回路5000の回路図である。
【図14】 従来の半導体記憶装置における出力バッファ回路の回路図である。
【図15】 図14の出力バッファ回路の出力トランジスタ部の断面構造を説明するための概念図である。
【図16】 図14の出力バッファ回路の動作を説明する動作波形図である。
【図17】 従来のプレブースト回路の回路図である。
【図18】 図17のプレブースト回路の断面構造を説明するための概念図である。
【符号の説明】
18,20,176,178,210,212 NチャネルMOSトランジスタ、34,40,188,220 レベル変換回路、36 駆動回路、38 基板電位駆動回路、186 プレブースト回路、1000 半導体記憶装置、2000,3000,4000 出力バッファ回路。

Claims (8)

  1. 半導体基板上に形成される半導体記憶装置であって、
    出力端子と、
    前記出力端子に外部電源から電流を供給する第1のMOSトランジスタと、
    前記第1のMOSトランジスタのゲート電位を第1の内部制御信号に応じて駆動する第1の駆動手段と、
    前記第1のMOSトランジスタの基板部の電位を前記第1の内部制御信号に応じて駆動する第2の駆動手段を備え
    前記第2の駆動手段は、
    前記第1のMOSトランジスタが非導通時には、前記第1のMOSトランジスタの基板−ソース間の電位差が所定の電位差となるように、前記第1のMOSトランジスタの基板部の電位を駆動し、
    前記第1のMOSトランジスタが導通時には、前記第1のMOSトランジスタの基板−ソース間の電位差が、前記所定の電位差より小さくなるように、前記第1のMOSトランジスタの基板部の電位を駆動する、半導体記憶装置。
  2. 外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、
    前記第1の駆動手段は、
    前記第1の内部制御信号の高電位レベルを前記第1のMOSトランジスタのゲートに与えられる高電位レベルである前記昇圧電位に変換するレベル変換手段を含む、請求項記載の半導体記憶装置。
  3. 前記出力端子と接地ノードとの間に接続され、第2の内部制御信号に応じて前記出力端子の電位を駆動する第2のスイッチング手段をさらに備え、
    前記第2のスイッチング手段は、
    第2のMOSトランジスタを含み、
    前記第1のMOSトランジスタは、
    第2導電型であり、前記半導体基板の主表面に形成された第1導電型の第1のウェル領域に配置され、
    前記第2のMOSトランジスタは、
    前記第2導電型であり、前記半導体基板の主表面に形成された前記第1導電型の第2のウェル領域に配置され、
    前記第1のウェル領域は、
    前記第2のウェル領域と電気的に分離されており、
    前記第2の駆動手段は、前記第1のMOSトランジスタの導通と同時に、前記第1のウェル領域の電位を駆動する、請求項記載の半導体記憶装置。
  4. 出力端子と、
    外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段と、
    前記出力端子に、第1の内部制御信号に応じて外部電源から電流を供給する第1のMOSトランジスタと、
    前記昇圧手段から電流供給を受け、前記第1のMOSトランジスタのゲートに前記第1の内部制御信号に応じた電流を供給する、第3のスイッチング手段と、
    前記外部電源からの電流を供給する電流制限手段と、
    前記第1のMOSトランジスタのゲートが前記昇圧電位となる際に前記電流制限手段の電流を受け、前記第1の内部制御信号に応じて、前記第1のMOSトランジスタのゲートに電流を供給する第4のスイッチング手段とを備える、半導体記憶装置。
  5. 外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、
    前記第1の駆動手段は、前記昇圧手段から電流供給を受け、前記第1のMOSトランジスタのゲートに前記第1の内部制御信号に応じた電流を供給する第3のスイッチング手段と、
    前記外部電源からの電流を供給する電流制限手段と、
    前記第1のMOSトランジスタのゲートが前記昇圧電位となる際に、前記電流制限手段の電流を受け、前記第1の内部制御信号に応じて、前記第1のMOSトランジスタのゲートに電流を供給する第4のスイッチング手段とを備える、請求項記載の半導体記憶装置。
  6. 前記電流制限手段は、
    前記昇圧電位をゲートに受けて前記外部電源からの電流を供給する、第2のMOSトランジスタを含む、請求項に記載の半導体記憶装置。
  7. 前記電流制限手段は、
    前記昇圧電位をゲートに受けて前記外部電源からの電流を供給する、第3のMOSトランジスタを含む、請求項5に記載の半導体記憶装置。
  8. 外部電源電位よりさらに高電位である昇圧電位を発生する昇圧手段をさらに備え、
    前記第2の駆動手段は、
    前記第1の内部制御信号の高電位レベルを前記外部電源電位に変換する第1のレベル変換手段と、
    前記第1のレベル変換手段の出力を受け、前記第1のMOSトランジスタの基板部の電位を駆動する基板部駆動手段とを含み、
    前記第1の駆動手段は、
    前記第1の内部制御信号の高電位レベルを前記昇圧電位に変換する第2のレベル変換手段と、
    前記第2のレベル変換手段の出力を受ける遅延手段と、
    前記遅延手段の出力を受け、前記第1のMOSトランジスタのゲート電位を駆動するプレブースト手段とを含み、
    前記プレブースト手段は、
    前記昇圧手段から電流供給を受けて、前記第1のMOSトランジスタのゲートに前記遅延手段の出力に応じて電流を供給する第2のMOSトランジスタと、
    前記外部電源からの電流を供給する電流制限手段と、
    前記第1のMOSトランジスタのゲートが前記昇圧電位となる際に、前記電流制限手段の電流を受け、前記第1のレベル変換手段の出力に応じて、前記第1のMOSトランジスタのゲートに電流を供給する第3のMOSトランジスタを含む、請求項記載の半導体記憶装置。
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