JP2007005380A

JP2007005380A - 半導体装置

Info

Publication number: JP2007005380A
Application number: JP2005180731A
Authority: JP
Inventors: Kazuo Hatakeyama; 多生畠山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-06-21
Filing date: 2005-06-21
Publication date: 2007-01-11
Also published as: US20070007582A1; US20080171429A1; US7749839B2

Abstract

【課題】本発明は、二重ゲート構造を有する不揮発性のメモリセルにおいて、セル電流を減少させることなしに、隣接する浮遊ゲート電極間の容量結合の増加にともなう隣接セル間干渉効果を低減できるようにする。
【解決手段】たとえば、ｐ型シリコン基板１１の表面部に形成された、素子分離領域１４によって画定された複数の素子領域１５の上面に、それぞれトンネル酸化膜１６を介して、素子領域１５と同一幅を有する第１の電荷蓄積層１７ａと、第１の電荷蓄積層１７ａよりも幅の狭い第２の電荷蓄積層１７ｂとからなる浮遊ゲート電極１７を形成する。これにより、ゲート間絶縁膜１９が対応する、隣接する浮遊ゲート電極１７間の見かけ上の距離を大きくする構成となっている。
【選択図】図１

Description

本発明は、半導体装置に関するもので、特に、二重（積層）ゲート構造のＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによりメモリセルが構成されてなる、フラッシュメモリ（ＥＥＰＲＯＭ：ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）などの不揮発性半導体記憶装置に関する。

近年、電気的にデータの書き換え（書き込みおよび消去）が可能で、高密度化、大容量化に適した不揮発性半導体記憶装置として、フラッシュＥＥＰＲＯＭがよく知られている。フラッシュＥＥＰＲＯＭの場合、シリコン基板とコントロールゲートとの間にフローティングゲートを設けた、いわゆる二重ゲート構造を有するＭＯＳトランジスタ構造のメモリセルが用いられている。

さて、フラッシュＥＥＰＲＯＭなどの不揮発性の半導体記憶装置においては、ビット線方向に隣接するメモリセル間の距離が短くなると、隣接するフローティングゲート間の容量結合の増加にともなって隣接セル間干渉効果が発生するという問題がある。これは、メモリセルにおける書き込み消去特性など、セル特性の劣化を引き起こす。

この問題を解決する方法として、メモリセルのデザインピッチは変えずに、フローティングゲートのビット線方向の幅だけを細くし、隣接するメモリセル間の距離を稼ぐことが考えられる。しかしながら、フローティングゲートの幅だけを細くすると、トンネル酸化膜を介して、シリコン基板と接するフローティングゲートの断面積が小さくなるため、セル電流の減少が懸念される。つまり、この方法の場合には、隣接セル間干渉効果によるセル特性の劣化の問題は解決できるものの、セル電流の減少がセル特性の劣化を引き起こす新たな原因になるという問題があった。

このような問題は、今後、９０ｎｍ以下のデザインルールが適用される次世代メモリや多値データを記憶する多値メモリのような、高密度で、大容量のＮＡＮＤ型フラッシュＥＥＰＲＯＭなどにおいて、特に顕著となる。

上記したように、不揮発性半導体記憶装置は、益々、微細化により隣接するメモリセル間の距離が短くなる傾向にあり、セル電流を減少させることなしに、隣接するフローティングゲート間の容量結合の増加にともなう隣接セル間干渉効果を低減でき、微細化にともなうセル特性の劣化を回避することが可能な技術が求められていた。

なお、隣接するフローティングゲート間の容量結合の増加を抑えるために、メモリセル間に設けられた素子分離絶縁膜に凹部を形成し、この凹部内にコントロールゲート線（ワード線）を形成する方法が既に提案されている。その中で、素子分離溝の幅が狭くなっても、素子分離絶縁膜の凹部内にコントロールゲート線を確実に形成することができ、フローティングゲート間の容量結合を効果的に抑制できるようにしたものがある（たとえば、特許文献１参照）。この先行例においては、フローティングゲートが単層の膜により均一の幅を有して形成され、コントロールゲート線が素子分離絶縁膜の深部にまで延在されている。
特開２００５−８５９９６

本発明は、上記の問題点を解決すべくなされたもので、セル電流を減少させることなしに、隣接する浮遊ゲート電極間の容量結合の増加にともなう隣接セル間干渉効果を低減でき、微細化にともなうセル特性の劣化を回避することが可能な半導体装置を提供することを目的としている。

本願発明の一態様によれば、表面部に、素子分離用溝によって画定された複数の素子領域を有する半導体層と、前記複数の素子領域上に第１のゲート絶縁膜を介してそれぞれ形成された、前記複数の素子領域のそれぞれと同一幅を有する第１の電荷蓄積層、および、前記第１の電荷蓄積層上にそれぞれ積層された、前記第１の電荷蓄積層よりも幅の狭い第２の電荷蓄積層からなる複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上に、第２のゲート絶縁膜を介して形成された制御ゲート電極と、上面の位置が、前記複数の浮遊ゲート電極における前記第１の電荷蓄積層と前記第２の電荷蓄積層との積層面の位置よりも高くなるようにして、前記素子分離用溝内に埋め込まれた素子分離用絶縁膜とを具備したことを特徴とする半導体装置が提供される。

また、本願発明の一態様によれば、表面部に、素子分離用溝が形成された半導体層と、前記素子分離用溝内に素子分離用絶縁膜を埋め込んでなる素子分離領域と、前記素子分離領域によって電気的に分離された複数の素子領域と、前記複数の素子領域上に、第１のゲート絶縁膜を介してそれぞれ形成された複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上に、第２のゲート絶縁膜を介して形成された制御ゲート電極とを具備し、前記複数の浮遊ゲート電極は２層以上の電荷蓄積層を積層してなる積層構造を有し、そのうちの最下層の電荷蓄積層の幅は前記複数の素子領域のそれぞれの幅と同一であり、上層の電荷蓄積層の幅は前記最下層の電荷蓄積層の幅よりも狭く、前記素子分離用絶縁膜は、その上面の位置が、前記複数の浮遊ゲート電極における前記最下層の電荷蓄積層の上面の位置よりも上方に位置することを特徴とする半導体装置が提供される。

上記の構成により、隣接するメモリセル間の、見かけ上の距離を広げることが可能となる結果、セル電流を減少させることなしに、隣接する浮遊ゲート電極間の容量結合の増加にともなう隣接セル間干渉効果を低減でき、微細化にともなうセル特性の劣化を回避することが可能な半導体装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体装置の基本構成を示すものである。ここでは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭなどの二重ゲート構造を有する不揮発性半導体記憶装置のメモリセルを例に、その構造について説明する。なお、同図（ａ）は平面図であり、同図（ｂ）は図（ａ）の１ｂ−１ｂ線に沿う断面図である。

たとえば、半導体層としてのｐ型シリコン基板（あるいは、ｐウェル）１１の表面部には、複数の素子分離用溝であるトレンチ１２が形成されている。各トレンチ１２は、第１の方向に並行して設けられている。各トレンチ１２内には、素子分離用絶縁膜（たとえば、シリコン酸化膜（以下、ＳｉＯ₂膜と略記する））１３が埋め込まれている。これにより、後述する素子領域の相互を電気的に分離する、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造の素子分離領域１４が形成されている。

一方、ｐ型シリコン基板１１の表面部には、上記トレンチ１２によって画定された複数の素子領域１５が形成されている。チャネル領域となる素子領域１５の上面には、それぞれ、トンネル酸化膜（第１のゲート絶縁膜）１６を介して、浮遊ゲート電極（フローティングゲート）１７が形成されている。トンネル酸化膜１６は、たとえば１５０オングストローム以下の膜厚を有するＳｉＯ₂膜により形成されている。

本実施形態の場合、上記浮遊ゲート電極１７は、第１の電荷蓄積層（最下層の電荷蓄積層）１７ａおよび第２の電荷蓄積層（上層の電荷蓄積層）１７ｂからなる、２層以上の電荷蓄積層を積層してなる積層構造を有して構成されている。また、第１の電荷蓄積層１７ａは、上記第１の方向と直交する第２の方向（ワード線方向）の幅が、素子領域１５のそれぞれとほぼ同一の幅を有して形成されている。これに対し、上記第１の電荷蓄積層１７ａ上に積層された第２の電荷蓄積層１７ｂは、第２の方向の幅が、上記第１の電荷蓄積層１７ａの幅よりも狭くなっている。

ここで、上記素子分離用絶縁膜１３は、その上面が、上記第１の電荷蓄積層１７ａの上面（第１の電荷蓄積層１７ａと第２の電荷蓄積層１７ｂとの積層面）よりも上方に位置している。また、上記第２の電荷蓄積層１７ｂを除く、上記第１の電荷蓄積層１７ａの上部には、上記素子分離用絶縁膜１３の上面に一致する高さを有して、たとえばＴＥＯＳ（ＴｅｔｒａＥｔｈｏｘｙＳｉｌａｎｅ）膜１８が設けられている。そして、これら素子分離用絶縁膜１３、ＴＥＯＳ膜１８、および、第２の電荷蓄積層１７ｂの上部には、それぞれ、第２のゲート絶縁膜であるゲート間絶縁膜（インターポリ絶縁膜）１９を介して、制御ゲート電極２０が形成されている。この制御ゲート電極２０は、第２の方向に隣接する、複数の浮遊ゲート電極１７上に連続して設けられてワード線となる。

上記浮遊ゲート電極１７および上記制御ゲート電極２０は、たとえば図１（ａ）に示すように、第１の方向の端面が垂直方向に一致するように、それぞれ自己整合的に加工されている。また、上記制御ゲート電極２０の相互間に対応する上記素子領域１５の表面部にはそれぞれｎ型拡散層２１が形成されて、複数のメモリセルＭＣがマトリクス状に配置されている。

上記した構成によれば、隣接する浮遊ゲート電極１７間において、第１の電荷蓄積層１７ａの相互間の距離は従来のままで、ゲート間絶縁膜１９が対応する、第２の電荷蓄積層１７ｂの相互間の距離を、見かけ上、長くすることが可能となる。よって、セル電流を、素子領域１５のデザインピッチにより決定される従来と同様の値に保ちつつ、隣接する浮遊ゲート電極１７間の容量結合の増加にともなう隣接セル間干渉効果を大幅に低減させることができ、メモリセルＭＣの動作や書き込み消去特性などといった、微細化にともなうセル特性の劣化を容易に回避することが可能となる。

なお、このようなメモリセル構造を有する不揮発性半導体記憶装置において、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを構成する場合には、第１の方向に直列に接続された所定個（たとえば、１６個）のメモリセル列の、その一端が選択トランジスタを介してビット線に接続され、他端が選択トランジスタを介してソース線に接続されることになる。

以下に、図２〜図６を参照して、上記した構成の不揮発性半導体記憶装置（メモリセル構造）を得るための、製造方法について説明する。ここでは、ゲート先作り技術を用いた場合を例に説明する。なお、図２〜図６は、いずれも図１（ｂ）に対応する断面図である。

まず、ｐ型シリコン基板（あるいは、ｐウェル）１１の表面上に、トンネル酸化膜１６を形成した後、第１の電荷蓄積層１７ａとなる、不純物がドープされたポリシリコン層をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）法により堆積させる。次いで、上記第１の電荷蓄積層１７ａ上に、これら第１の電荷蓄積層１７ａおよびトンネル酸化膜１６を加工するためのマスク材３１を形成する。マスク材３１としては、上記ポリシリコン層や後述するＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａ）膜との間に十分な選択比が得られる材料、たとえばシリコン窒化膜（以下、ＳｉＮ膜と略記する）が用いられる。次いで、上記マスク材３１をマスクに、第１の電荷蓄積層１７ａ、トンネル酸化膜１６、および、ｐ型シリコン基板１１を自己整合的に加工して、トレンチ１２および素子領域１５を形成する（以上、図２参照）。

次に、トレンチ１２の側壁部分および第１の電荷蓄積層１７ａの側壁部分を必要に応じて酸化した後、素子分離用絶縁膜１３となるＨＤＰ膜を全面に堆積させて、上記トレンチ１２内を完全に埋め込む。次いで、ＨＤＰ膜の上面を、上記マスク材３１をストッパに、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法などにより平坦化させる。その後、たとえばホットリン酸により上記マスク材３１を除去する（以上、図３参照）。

次に、マスク材３１が除去された第１の電荷蓄積層１７ａの上部に、カバレジのよい、たとえばＴＥＯＳ膜１８をデポする。そして、第１の電荷蓄積層１７ａの上面が露出するまで、ＴＥＯＳ膜１８の一部を選択的にエッチングバックし、素子分離用絶縁膜１３の側壁部分にのみ、ＴＥＯＳ膜１８を残存させる（以上、図４参照）。

次に、第１の電荷蓄積層１７ａの露出面上に、第２の電荷蓄積層１７ｂとなる不純物がドープされたポリシリコン層を、たとえば選択エピタキシャル成長法により成長させる。その後、ＨＤＰ膜の上面と一致するように、第２の電荷蓄積層１７ｂとなるポリシリコン層の上面を、ＣＭＰ法などにより平坦化させる。これにより、２層のポリシリコン層（第１および第２の電荷蓄積層１７ａ，１７ｂ）からなり、２層目のポリシリコン層の側面が１層目のポリシリコン層の側面よりも内側にある、積層構造の浮遊ゲート電極１７が形成される（以上、図５参照）。

次に、ポリシシコン層との間に十分な選択比が得られ、かつ、ＴＥＯＳ膜１８およびＨＤＰ膜を同程度にエッチングできるエッチング材料を用いて、ＴＥＯＳ膜１８およびＨＤＰ膜をエッチングする。この場合、ＨＤＰ膜の上面が、第１の電荷蓄積層１７ａの上面よりも高い位置となるように、ＴＥＯＳ膜１８およびＨＤＰ膜を一緒にエッチングする（以上、図６参照）。

次に、ゲート間絶縁膜（たとえば、ＯＮＯ膜）１９を全面にデポした後、さらに、制御ゲート電極２０のゲート加工を自己整合的に行う。そして、制御ゲート電極２０の相互間に対応する素子領域１５の表面部に、それぞれｎ型拡散層２１の形成を行うことによって、図１に示したメモリセル構造を有する不揮発性半導体記憶装置が完成する。

上記したように、第１の電荷蓄積層１７ａと第２の電荷蓄積層１７ｂとからなる積層構造を有する浮遊ゲート電極１７の、第２の電荷蓄積層１７ｂの第２の方向の幅を、第１の電荷蓄積層１７ａの幅よりも狭くなるようにしている。また、素子分離用絶縁膜１３の上面が、第１の電荷蓄積層１７ａの上面よりも上方に位置するようにしている。これにより、第１の電荷蓄積層１７ａの幅は従来のデザインピッチそのままに、素子分離用絶縁膜１３上のゲート間絶縁膜１９が対応する、制御ゲート電極２０に沿う第２の方向に隣接するメモリセルＭＣ間の見かけ上の距離を広げることが可能となる。したがって、微細化によって浮遊ゲート電極１７間の距離が短くなったとしても、セル電流を減少させることなしに、隣接する浮遊ゲート電極１７間の容量結合の増加にともなう隣接セル間干渉効果を効果的に低減でき、微細化にともなうセル特性の劣化を改善することが容易に可能となるものである。

なお、上記した第１の実施形態においては、第２の電荷蓄積層１７ｂとなるポリシリコン層を、選択エピタキシャル成長法により成長させるようにした場合を例に説明した。これに限らず、たとえばＣＶＤ法などにより形成することも可能である。

また、ゲート先作り技術により製造される不揮発性半導体記憶装置に限らず、たとえば、ゲート後作り技術により製造される不揮発性半導体記憶装置にも同様に適用することが可能である。

また、積層構造を有する浮遊ゲート電極１７としては、第１の電荷蓄積層１７ａと第２の電荷蓄積層１７ｂとからなる二層構造に限らず、たとえば２層以上の電荷蓄積層を積層してなる構造のものであってもよい。その場合、２層以上の電荷蓄積層のうち、最下層の電荷蓄積層の幅は素子領域の幅と同一とし、たとえば、上層の各電荷蓄積層の幅を最下層の電荷蓄積層の幅よりも徐々に狭くなるようにすればよい。

さらには、ＮＡＮＤ型フラッシュＥＥＰＲＯＭに限らず、たとえばＮＯＲ型やＡＮＤ型などといった、二重ゲート構造を有するＭＯＳトランジスタ構造のメモリセルを備える各種の不揮発性半導体記憶装置に適用できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった不揮発性半導体記憶装置のメモリセル構造を示す構成図。図１の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。図１の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。図１の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。図１の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。図１の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。

符号の説明

１１…ｐ型シリコン基板（あるいは、ｐウェル）、１２…トレンチ、１３…素子分離用絶縁膜、１４…素子分離領域、１５…素子領域、１６…トンネル酸化膜、１７…浮遊ゲート電極、１７ａ…第１の電荷蓄積層、１７ｂ…第２の電荷蓄積層、１８…ＴＥＯＳ膜、１９…ゲート間絶縁膜、２０…制御ゲート電極、２１…ｎ型拡散層、３１…マスク材。

Claims

表面部に、素子分離用溝によって画定された複数の素子領域を有する半導体層と、
前記複数の素子領域上に第１のゲート絶縁膜を介してそれぞれ形成された、前記複数の素子領域のそれぞれと同一幅を有する第１の電荷蓄積層、および、前記第１の電荷蓄積層上にそれぞれ積層された、前記第１の電荷蓄積層よりも幅の狭い第２の電荷蓄積層からなる複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に、第２のゲート絶縁膜を介して形成された制御ゲート電極と、
上面の位置が、前記複数の浮遊ゲート電極における前記第１の電荷蓄積層と前記第２の電荷蓄積層との積層面の位置よりも高くなるようにして、前記素子分離用溝内に埋め込まれた素子分離用絶縁膜と
を具備したことを特徴とする半導体装置。
前記第２の電荷蓄積層は、選択エピタキシャル成長法により形成されるポリシリコン層からなることを特徴とする請求項１に記載の半導体装置。
表面部に、素子分離用溝が形成された半導体層と、
前記素子分離用溝内に素子分離用絶縁膜を埋め込んでなる素子分離領域と、
前記素子分離領域によって電気的に分離された複数の素子領域と、
前記複数の素子領域上に、第１のゲート絶縁膜を介してそれぞれ形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に、第２のゲート絶縁膜を介して形成された制御ゲート電極と
を具備し、
前記複数の浮遊ゲート電極は２層以上の電荷蓄積層を積層してなる積層構造を有し、そのうちの最下層の電荷蓄積層の幅は前記複数の素子領域のそれぞれの幅と同一であり、上層の電荷蓄積層の幅は前記最下層の電荷蓄積層の幅よりも狭く、
前記素子分離用絶縁膜は、その上面の位置が、前記複数の浮遊ゲート電極における前記最下層の電荷蓄積層の上面の位置よりも上方に位置することを特徴とする半導体装置。
前記上層の電荷蓄積層は、選択エピタキシャル成長法により形成されるポリシリコン層からなることを特徴とする請求項３に記載の半導体装置。
前記素子分離用溝は第１の方向に並行して設けられ、
前記制御ゲート電極は、前記素子分離用溝に直交する第２の方向の、前記複数の浮遊ゲート電極上に連続的に設けられており、
前記第１の方向に所定個の不揮発性メモリセルが直列に接続されて、ＮＡＮＤ型のメモリセルアレイを構成することを特徴とする請求項１または３に記載の半導体装置。