TWI627732B - 雙位元快閃記憶體記憶體結構及其製造方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000002131 composite material Substances 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000005192 partition Methods 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 148
- 239000000463 material Substances 0.000 claims description 128
- 238000000034 method Methods 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 30
- 239000011241 protective layer Substances 0.000 claims description 24
- 230000004308 accommodation Effects 0.000 claims description 10
- 239000002648 laminated material Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 125000006850 spacer group Chemical group 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000002210 silicon-based material Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一種雙位元快閃記憶體結構，包含位於基材上的選擇閘極氧化物層、容置於選擇閘極氧化物層中的選擇閘極，選擇閘極兩側各有一組複合閘極層。各別複合閘極層包含浮置閘極氧化層、浮置閘極、複合材料層、控制閘極與間隙壁。浮置氧化矽位於基材上。浮置閘極位於浮置氧化層上。複合材料層位於浮置閘極上。控制閘極位於複合材料層上。間隙壁位於控制閘極上。
Description
本發明大致上關於一種記憶體結構及其製造方法。特別是，本發明是針對一種在單一記憶胞中能夠儲存雙位元的快閃記憶體結構及其製造方法。
一般說來，記憶體可分成隨機存取記憶體(RAM-Random Access Memory)及唯讀記憶體(ROM-Read Only Memory)兩種，而唯讀記憶體亦可稱非揮發性記憶體(nonvolatile memory)。非揮發性記憶體在未供電下仍可保持所儲存的資訊。而且，有些非揮發性記憶體所儲存的資訊，還可以可編程與可抹除。非揮發性記憶體是現今各種電子裝置中用於儲存結構資料、程式資料等的記憶體元件。快閃記憶體(flash memory)即具有非揮發性、可編程與可抹除資訊的儲存能力，所以應用的層面十分廣泛。
快閃記憶體由於具有可進行多次資料之寫入、讀取、抹除(erase)等動作，且存入的資料在斷電後不會消失等優點，係成為個人電腦或電子設備所廣泛採用的一種非揮發性記憶體(non-volatile memory)元件。一般說來，快閃記憶體分為編碼型快閃記憶體(Nor Flash)與儲存型快閃記憶體(Nand Flash)兩種。
在一個快閃記憶體的單一記憶胞結構中，資訊係以電子群的方式儲存在位於源極與汲極之間的浮置閘極中。控制閘極則用來控制記憶胞。習知快閃記憶體元件係具有堆疊式的閘極。隨著各種電子產品朝小型化發展之趨勢以及半導體製程進入深次微米(deep sub-micron)之進程，記憶胞的設計
也必須符合高積集度、高密度之要求，因此半導體業界係致力於降低記憶體位元胞的尺寸。同時，隨著資訊電子產品處理與儲存資料量的增加，半導體產業一方面需顧及上述降低記憶體位元胞尺寸、提升積集度的需求，一方面更需要增加記憶體元件的記憶容量、確保元件的可靠度。由此可知，目前仍需要一種可兼顧上述要求的快閃記憶體結構及其製作方法。
有鑑於上述之需求，本發明即提出一種記憶體的結構及其製造方
法。本發明的記憶體結構，在單一記憶胞中能夠儲存雙位元，具體實現了記憶體高密度記憶容量的需求。此外，自行對準的浮置閘極，能夠將通道長度降低到大約20奈米左右。還有，傳統上浮置閘極與控制閘極的製程，則改以鑲嵌製程及自對準製程來應用於控制閘極。
本發明在第一方面，提出一種形成記憶體結構的方法。首先，提供疊層基材。疊層基材包含基材、浮置閘極氧化物與複數個浮置閘極材料片。定義出主動區域及填入溝渠中，溝渠氧化物即嵌入基材中，溝渠氧化物的功能是作為浮動閘極之隔離。複數個浮置閘極材料片各別置於溝渠氧化物之間，並高出於溝渠氧化物之表面上。其次，形成複合材料層，以共形的方式覆蓋複數個浮置閘極材料片與溝渠氧化物。然後，形成控制閘極材料層，覆蓋複合材料層並在複數個浮置閘極材料片之間延伸。然後，形成保護層，來覆蓋控制閘極材料層。然後，一次性的蝕刻保護層、控制閘極材料層、複合材料層、複數個浮置閘極材料片及基材，而暴露出基材並形成複數個疊層材料柱。然後，形成選擇閘極氧化物層，以共形的方式覆蓋複數個疊層材料柱與基材。相鄰之複數個疊層材料柱定義位於其間而容置選擇閘極的空間。然後，以選擇閘極材料填入容置選擇閘極的空間中。選擇閘極材料夾置於選擇閘極氧化物層之間。然後，移除保護層，而暴露出控制閘極材料層的垂直部分。然後，於每個疊層材料柱上形成一組間隙壁，而依附此垂直部分。一組間隙壁定義一間隙空間。繼續，以此組間隙壁作為蝕刻遮罩，經由間隙空間
以自行對準的方式一次蝕刻控制閘極材料層、複合材料層、複數個浮置閘極材料片，而形成複數個雙位元記憶體結構。
在本發明一實施方式中，形成記憶體結構的方法，更包含以下之
步驟來得到疊層基材。首先，提供基材。其次，形成閘極氧化物層來覆蓋基材。然後，形成浮置閘極材料層來覆蓋閘極氧化物層。然後，形成圖案化硬遮罩來覆蓋浮置閘極材料層。然後，使用圖案化硬遮罩，來蝕刻浮置閘極材料層、閘極氧化物層與基材，而形成複數條單向延伸之溝渠以及複數個浮置閘極材料片。然後，使用氧化物填入溝渠中形成溝渠氧化物。然後，移除圖案化硬遮罩，暴露出位於先前圖案化硬遮罩下方之複數個浮置閘極材料片。
繼續，以溼蝕刻的方式削減氧化物的高度，使得各別浮置閘極材料片不但嵌入溝渠氧化物之間，又凸出於溝渠氧化物之表面上，即形成疊層基材。
在本發明另一實施方式中，單向延伸之溝渠以及浮置閘極材料片交錯排列。
在本發明另一實施方式中，形成記憶體結構的方法可以調整蝕刻配方並以閘極氧化物層作為蝕刻停止層而得以次蝕刻保護層、控制閘極材料層、複合材料層、複數個浮置閘極材料片與浮置閘極氧化物層。
在本發明另一實施方式中，蝕刻配方的一次蝕刻使得複數個疊層材料柱具有垂直性質的側壁。
在本發明另一實施方式中，選擇閘極氧化物層包含選擇閘極氧化物與側壁氧化物。
在本發明另一實施方式中，選擇閘極覆蓋氧化物覆蓋選擇閘極區域。
在本發明另一實施方式中，選擇閘極材料與側壁氧化物之頂表面有大致相同的高度。
在本發明另一實施方式中，一組間隙壁之底部寬度介於20-40奈米。
在本發明另一實施方式中，個別雙位元記憶體結構之間距介於
30-40奈米。
本發明在第二方面，又提出一種雙位元記憶體結構。本發明的雙
位元記憶體結構，包含基材、選擇閘極氧化物層、選擇閘極與一組複合閘極層。選擇閘極氧化物層，位於基材上並包含選擇閘極氧化物、側壁氧化物。
選擇閘極氧化物、側壁氧化物共同定義一容置空間。選擇閘極即嵌入此容置空間中。一組複合閘極層位於浮置閘極氧化物上，並分別依附側壁氧化物。
各別複合閘極層包含浮置閘極氧化物、浮置閘極、複合材料層、控制閘極與控制閘極上之間隙壁。浮置閘極位於浮置閘極氧化物上，並依附側壁氧化物。
複合材料層位於浮置閘極上，並依附側壁氧化物。控制閘極位於複合材料層上，並依附側壁氧化物。間隙壁位於控制閘極上，並依附側壁氧化物。
在本發明一實施方式中，雙位元記憶體結構更包含複數個雙位元
記憶體結構。相鄰之雙位元記憶體結構以嵌入基材之淺溝渠隔離彼此電性隔離，使得相鄰之雙位元記憶體結構之間距介於30-40奈米。
在本發明另一實施方式中，雙位元記憶體結構底部之寬度不大於
100奈米。
在本發明另一實施方式中，雙位元記憶體結構的側壁氧化物為垂
直性質的絕緣壁。
在本發明另一實施方式中，雙位元記憶體結構更包含覆蓋選擇閘
極的側壁氧化物。
在本發明另一實施方式中，雙位元記憶體結構的各組複合閘極層
包含一對彼此絕緣之複合材料層，而因此成為雙位元記憶體結構。
在本發明另一實施方式中，雙位元記憶體結構的浮置閘極自行對
準於控制閘極。
本發明再提出一種雙位元記憶體結構。本發明的雙位元記憶體結
構，包含基材、選擇閘極氧化物層、選擇閘極與一組複合閘極層。選擇閘極
氧化物層，位於基材上並由選擇閘極氧化物、側壁氧化物所組成。選擇閘極氧化物、側壁氧化物共同定義一容置空間。選擇閘極即嵌入此容置空間中，而且選擇閘極的頂表面與側壁氧化物的頂表面大致上同高。一組複合閘極層位於浮置閘極氧化物上，並分別依附側壁氧化物之兩側。各別複合閘極層包含浮置閘極氧化物、浮置閘極、複合材料層、控制閘極與控制閘極上之間隙壁。浮置閘極位於選擇閘極氧化物上，並依附第一或第二側壁氧化物。複合材料層位於浮置閘極上，並依附第一或第二側壁氧化物。控制閘極位於複合材料層上，並依附第一或第二側壁氧化物。間隙壁位於控制閘極上，並依附第一或第二側壁氧化物。
100‧‧‧雙位元記憶體結構
101‧‧‧基材
102‧‧‧疊層基材
103‧‧‧硬遮罩層
104‧‧‧保護層
105‧‧‧疊層材料柱
110‧‧‧浮置閘極氧化物
111‧‧‧溝渠112溝渠氧化物
120‧‧‧浮置閘極材料片、浮置閘極
121‧‧‧浮置閘極材料層
130‧‧‧複合材料
131‧‧‧複合材料層
140‧‧‧控制閘極材料、控制閘極
141‧‧‧控制閘極材料層
151‧‧‧選擇閘極氧化物層
152‧‧‧選擇閘極材料
155‧‧‧容置空間
156、158‧‧‧側壁氧化物
157‧‧‧選擇閘極氧化物
159‧‧‧選擇閘極覆蓋氧化物
160‧‧‧間隙壁
161‧‧‧一組間隙壁
162‧‧‧間隙空間
170‧‧‧一組複合閘極層
171、172‧‧‧複合閘極層
第1圖至第10圖繪示形成本發明記憶體結構的一種可行方法的上視圖。
第1A圖至第10A圖的A系列圖繪示對應於第1圖至第10圖上視圖的剖視圖。
第1B圖、第2B圖、第3B圖、第4B圖、第6B圖、第7B圖、第8B圖、第9B圖至第10B圖繪示對應於第1圖至第10圖上視圖的剖視圖。
第7C圖與第9C圖繪示對應於第7圖與第9圖的替代性實施例的剖視圖。
第11圖、第11B圖與第11C圖繪示本發明雙位元快閃記憶體結構的示意圖。
本發明提出一種使用鑲嵌製程及自行對準製程來製造閘極的記憶
體結構。由於每個單一記憶胞中，包含一對彼此電性絕緣的浮置閘極，使得本發明的記憶體結構成為雙位元記憶體結構。另外，因為浮置閘極自行對準於控制閘極，即可省略黃光對準的過程，以蝕刻控制的方法建立本發明的雙位元記憶體結構。
本發明首先提出一種形成記憶體結構的方法。第1圖至第10圖繪
示形成本發明記憶體結構的一種可行方法的上視圖。第1A圖至第10A圖的A系列圖中，則繪示對應於第1圖至第10圖上視圖的剖視圖，其沿著一第一方向，例如字元線(WL)方向，展開。第1B圖、第2B圖、第3B圖、第4B圖、第6B圖、第7B圖、第8B圖、第9B圖至第10B圖的B系列圖中，則繪示對應於第1圖至第10圖上視圖的剖視圖，其沿著一第二方向，例如位元線(BL)方向，展開。
首先，請參考第5圖、第5A圖與第5B圖，提供疊層基材102。
疊層基材102包含基材101、浮置閘極氧化物110與複數個浮置閘極材料片120。浮置閘極氧化物110嵌入溝渠氧化物112中。複數個浮置閘極材料片120又各別嵌入填在複數個溝渠111中的溝渠氧化物112之間。由於複數個浮置閘極材料片120的底部各別位於浮置閘極氧化物110之上，因此，複數個浮置閘極材料片120的頂部會高出、亦可視為凸出於浮置閘極氧化物110氧化物之表面上。
基材101可以是一種經摻雜或未經摻雜的半導體基材-例如矽。經
摻雜的基材101即具有適當之摻質。溝渠氧化物112及浮置閘極氧化物110通常是矽氧化物，其可經由基材101的爐管氧化或是電漿法而製得。例如，溝渠氧化物112填在複數個溝渠111中而成為淺溝渠隔離(STI)。當溝渠氧化物112的表面不平時，可以進行一次化學機械研磨(CMP)的平坦化步驟。
位於浮置閘極氧化物110上的複數個浮置閘極材料片120，其可以是經摻雜的多晶矽材料。
疊層基材102可以使用傳統的製程來得到。例如請參考第1圖、
第1A圖與第1B圖，先以爐管氧化法形成浮置閘極氧化物110來整體覆蓋住基材101，然後形成浮置閘極材料層121來整體覆蓋住浮置閘極氧化物110，繼續以圖案化硬遮罩103來整體覆蓋住浮置閘極材料層121，即可得到堆疊的基材102、浮置閘極氧化物110、浮置閘極材料層121與硬遮罩層103。硬遮罩層103可以是氮化矽材料層。其次，請參考第2圖、第2A圖與第2B圖，
例如以傳統的黃光佐以蝕刻製程將硬遮罩103圖案化，再使用圖案化硬遮罩103，來蝕刻浮置閘極材料層121、浮置閘極氧化物110與基材101，而在基材101中形成複數條單向延伸之溝渠111以及位於複數條單向延伸溝渠111之間的複數個浮置閘極材料片120。在本發明一實施方式中，單向延伸之溝渠111以及浮置閘極材料片120即以彼此交錯的方式排列。
然後，請參考第3圖、第3A圖與第3B圖，例如以高密度電漿法
(HDP)將氧化物112填入溝渠111中，並與先前之浮置閘極氧化物110合併在一起，然後以圖案化硬遮罩103為停止層，使用例如化學機械研磨(CMP)的平坦化步驟來移除多餘的氧化物112，虛線區域即表示移除掉的多餘氧化物112。雖然溝渠氧化物112會與浮置閘極氧化物110合併在一起，但是各為品質不同的氧化物。再來，請參考第4圖、第4A圖與第4B圖，例如以磷酸的溼蝕刻的方式完全移除圖案化硬遮罩103，而暴露出位於圖案化硬遮罩103下方之複數個浮置閘極材料片120。繼續，請參考第5圖與第5A圖，例如以氫氟酸溼蝕刻的方式來整體地削減掉氧化物112的高度，使得各別浮置閘極材料片120的下半部嵌入溝渠氧化物112中，而上半部則高出/凸出於氧化物112之表面上，以形成疊層基材102。附帶一提，因為削減掉氧化物112的高度所表示的步驟，對於第5B圖的繪示並沒有影響，因此可以以第4B圖來代替第5B圖。
其次，請參考第6A圖，又在疊層基材102上接著形成複合材料
層131、控制閘極材料層141與保護層104。例如，複合材料層131先以共形的方式覆蓋複數個浮置閘極材料片120與溝渠氧化物112，再以控制閘極材料層141來覆蓋複合材料層131，並使得控制閘極材料層141在複數個浮置閘極材料片120之間的條狀凹穴中延伸。然後，又形成保護層104來覆蓋控制閘極材料層141，例如在700℃-800℃的爐管中生成的氮化矽而作為硬遮罩之用。複合材料層131可以是一種氮化物與氧化物複合的疊層結構。例如，複合材料層131可以是氧化物-氮化物-氧化物的(O-N-O)式複合結構。複合
材料層131中各層的厚度可以是氧化物(~50Å)-氮化物(~70Å)-氧化物(~50Å)。控制閘極材料層141也可以是經摻雜的多晶矽材料。如果所形成的控制閘極材料層141的表面不平時，可以進行一次化學機械研磨(CMP)的平坦化步驟。保護層104係暫時性的覆蓋住控制閘極材料層141，而在接下來一次性的蝕刻步驟中可以保護控制閘極材料層141。保護層104的材料可以是氮化矽。
接著，請參考第6圖與第6B圖，再進行一次性的蝕刻步驟來建
立複數個疊層材料柱105。一次性的蝕刻步驟可以是調整蝕刻配方，並以浮置閘極氧化物110作為蝕刻停止層，直接蝕刻保護層104、控制閘極材料層141、複合材料層131、複數個浮置閘極材料片120與浮置閘極氧化物110，而暴露出基材101並形成複數個疊層材料柱105。換句話說，在疊層材料柱105中有浮置閘極氧化物110、浮置閘極材料片120、複合材料130、控制閘極材料140與保護層104。在本發明一較佳實施方式中，可以調整一次性蝕刻步驟的配方，使得複數個疊層材料柱105具有垂直性質的側壁，而非傾斜化的(tapered)側壁。
接著，請參考第7圖與第7B圖，先形成選擇閘極氧化物層151，
再形成選擇閘極材料152，使得選擇閘極材料152鑲嵌在選擇閘極氧化物層151中。相鄰之複數個疊層材料柱105之間的空間即定義容置選擇閘極材料152的空間。可以先形成選擇閘極氧化物層151，以共形的方式覆蓋複數個疊層材料柱105與基材101。形成選擇閘極氧化物層151的方式可以是化學氣相沉積法(CVD)。在本發明一實施方式中，選擇閘極氧化物層151包含側壁氧化物158與選擇閘極氧化物157。較寬的側壁氧化物158有利於後續建立之選擇閘極(圖未示)與浮置閘極以及控制閘極間之電性絕緣，較薄的選擇閘極氧化物157適用於搭配選擇閘極，所以可以調整化學氣相沉積法的參數，可調整選擇閘極氧化物157及側壁氧化物158之厚度。如果有需要，在形成選擇閘極氧化物層151的步驟之前，還可以先安排預清潔(pre-clean)
的步驟。
然後，再形成選擇閘極材料152，使得選擇閘極材料152整片地
覆蓋住選擇閘極氧化物層151。選擇閘極材料層152也可以是經摻雜的多晶矽材料。為了使選擇閘極材料152鑲嵌在選擇閘極氧化物層151中，又會進行一次回蝕刻步驟(etching back)來移除多餘的選擇閘極材料152與位於疊層材料柱105的保護層104上的選擇閘極氧化物層151，於是得到如第7B圖所繪示的結果，虛線區域即表示移除掉多餘的選擇閘極材料152與選擇閘極氧化物層151。請注意，如第7B圖所繪示，此時選擇閘極材料152頂表面的高度可以低於保護層104頂表面的高度。或是，如第7C圖所繪示，也可以控制回蝕刻步驟，使得選擇閘極材料152頂表面的高度與保護層104頂表面的高度大致相同。也可以視為選擇閘極材料152頂表面的高度與側壁氧化物158之頂表面有大致相同的高度。
之後，請參考第8圖與第8B圖，如果選擇閘極材料152頂表面
的高度低於保護層104頂表面的高度，則再以氧化物的材料，例如以選擇閘極覆蓋氧化物159的形式，覆蓋住選擇閘極材料152暴露出來的頂表面，而沉積的選擇閘極覆蓋氧化物159同時也與選擇閘極氧化物層151合併在一起，而通稱為選擇閘極氧化物層151，所以也可以視為選擇閘極覆蓋氧化物159覆蓋選擇閘極材料152。如果所沉積的選擇閘極覆蓋氧化物159的表面不平時，可以進行一次化學機械研磨(CMP)的平坦化步驟，於是得到如第8B圖所繪示的結果。
再來，請參考第9圖、第9A圖與第9B圖，在一次性的蝕刻步驟
與回蝕刻步驟完成後，即可移除保護層104。移除保護層104後，不但會暴露出控制閘極材料層151的側壁氧化物158，而且疊層材料柱105中則只剩下浮置閘極氧化物110、浮置閘極材料片120、複合材料130與控制閘極材料140。如果保護層104的材料為氮化矽時，可以使用例如磷酸溼蝕刻的方式來完全移除保護層104。第9C圖繪示暴露出頂表面的選擇閘極材料152。
隨後，請參考第10圖、第10A圖與第10B圖，於每個疊層材料
柱105上形成一個間隙壁160，每個間隙壁160都會依附於最近的側壁氧化物158。一方面，每個間隙壁160都會覆蓋住疊層材料柱105部分的頂面。
另一方面，每個疊層材料柱105上的一組間隙壁161又會彼此相距一個間隙距離，因而暴露出疊層材料柱105部分的頂面。換言之，每個疊層材料柱105上的一組間隙壁161即定義出了一間隙空間162。可以使用習知的方式，例如沉積法搭配非等向性蝕刻，來形成各個間隙壁160。蝕刻前間隙壁材料的厚度可以是介於20-40奈米，蝕刻後間隙壁160底部的寬度則可以介於20-40奈米。虛線部分繪示蝕刻前所沉積的間隙壁材料層。
繼續，請參考第11圖、第11B圖與第11C圖，以此組間隙壁161
作為蝕刻遮罩，經由間隙空間162以的方式，一次蝕刻疊層材料柱105，也就是控制閘極材料層140、複合材料層130、複數個浮置閘極材料片120與浮置閘極氧化物110，而形成複數個雙位元記憶體結構100，並將控制閘極材料層140轉換為控制閘極140、複合材料130、浮置閘極120。間隙壁160的功能，一方面在此一次蝕刻步驟中當成蝕刻遮罩之用，所以這個一次蝕刻步驟在間隙壁160的輔助下，即具有自行對準的性質，使得浮置閘極120得以自行對準於控制閘極140。第11C圖繪示沒有蓋層159的實施例。附帶一提，因為第11圖、第11B圖所表示的一次性蝕刻步驟，與第10圖與第10B圖所表示的形成間隙壁160步驟，對於第11A圖的繪示都沒有影響，因此以第10A圖代替第11A圖。
另一方面，間隙壁160底部的寬度，又可以用來控制雙位元記憶
體結構100中控制閘極140與浮置閘極120的寬度。例如，當蝕刻前間隙壁160底部的寬度為25奈米時，可以調整一次蝕刻的配方，使得蝕刻後間隙壁160底部的寬度降為20奈米，所以也一併使得雙位元記憶體結構100的通道長度能夠降低到20奈米左右。還有，間隙壁160底部的寬度，也能夠用來控制相鄰的記憶體結構之間的間隙寬度。例如，蝕刻前如果疊層材料柱105底
部的寬度是70奈米-80奈米左右時，可以調整一次蝕刻的配方，使得蝕刻後相鄰的雙位元記憶體結構100之間的間隙寬度成為30奈米-40奈米左右。較小的間隙寬度，有利於實現記憶體的高密度記憶容量。
在經過上述之步驟後，即得到本發明的一種雙位元記憶體結構
100。第11B圖與第11C圖繪示本發明雙位元記憶體結構的示意圖，並可一併參酌其他圖式。本發明的雙位元記憶體結構100，包含基材101、選擇閘極氧化物層151、選擇閘極材料152與一組複合閘極層170。較佳者，雙位元記憶體結構100底部之寬度不大於100奈米左右。基材101可以是一種經摻雜或未經摻雜的半導體基材，例如矽。經摻雜的基材101即具有適當之摻質。
較佳者，基材上會有複數個雙位元記憶體結構100。
選擇閘極材料152也可以是經摻雜的多晶矽材料，並且鑲嵌在選
擇閘極氧化物層151中。選擇閘極氧化物層151，其可以是高品質的氧化矽層，並位於基材上。選擇閘極氧化物層151通常有三個部分，也就是閘極氧化物157、第一側壁氧化物156與第二側壁氧化物158。閘極氧化物157在下方、與位於左右的第一側壁氧化物156以及第二側壁氧化物158共同定義容置空間155。選擇閘極材料152即嵌入此容置空間155中的選擇閘極氧化物157上。第11B圖繪示本發明雙位元記憶體結構100更包含覆蓋選擇閘極材料152的選擇閘極覆蓋氧化物159。如第11C圖所繪示，當視情況需要的選擇閘極覆蓋氧化物159不存在時，選擇閘極氧化物層151即由選擇閘極氧化物157、第一側壁氧化物156與第二側壁氧化物158所組成。
一組複合閘極層170位於基材101上，並分別依附第一側壁氧化
物156或第二側壁氧化物158。較寬的側壁氧化物有利於後續建立之選擇閘極材料152與浮置閘極120以及控制閘極140間之電性絕緣，較薄的選擇閘極氧化物則適用於搭配選擇閘極，所以可以調整側壁氧化物與選擇閘極氧化物的參數，使得側壁氧化物之寬度大於擇閘極氧化物之厚度。例如，第一側壁氧化物156或第二側壁氧化物158至少一者的寬度大於選擇閘極氧化物157
的厚度。在本發明一實施方式中，第一側壁氧化物156與第二側壁氧化物158為垂直性質的絕緣壁。
一組的複合閘極層170包含複合閘極層171與複合閘極層172。
各別複合閘極層又分別包含浮置閘極氧化物110、浮置閘極120、複合材料層130、控制閘極140與間隙壁160。浮置閘極氧化物110可以是矽的氧化物，並具有理想的厚度來配合雙位元記憶體的電子寫入與抹除。本發明的雙位元記憶體結構100適用於編碼型快閃記憶體，並可以應用通道熱電子注入(Channel Hot Electron Injection,CHEI)或F-N穿隧(Fowler-Nordheim tunneling)的方式來操作。浮置閘極120較佳包含經摻雜的多晶矽材料，其位於選擇閘極氧化物157上，並依照其相對位置依附於第一側壁氧化物156或第二側壁氧化物158，浮置閘極120即為記憶體結構100儲存電荷的位置。
複合材料層130又位於浮置閘極上120，也依照其相對位置依附
於第一側壁氧化物156或第二側壁氧化物158。複合材料層130，其可以是一種氮化物與氧化物複合的疊層結構。例如，複合材料層130可以是氧化物-氮化物-氧化物的(O-N-O)式複合結構。複合材料層130中各層的厚度可以是氧化物(~50Å)-氮化物(~70Å)-氧化物(~50Å)。較佳者，一組複合閘極層170有一對複合材料層130。一對複合材料層130彼此絕緣，因此使得本發明的記憶體結構成為雙位元記憶體結構。控制閘極140較佳也包含經摻雜的多晶矽材料，而位於複合材料層130上。類似地，控制閘極140會依照其相對位置依附於第一側壁氧化物156或第二側壁氧化物158。間隙壁160位於控制閘極140上，是複合閘極層170的保護性頂層。間隙壁160會依照其相對位置依附於第一側壁氧化物156或第二側壁氧化物158。間隙壁160有助於雙位元記憶體結構100的浮置閘極120自行對準於控制閘極140。
請參考第10A圖，在本發明一實施方式中，溝渠氧化物112又向
下嵌入基材101的多條淺溝渠111中，而作為淺溝渠隔離之用。相鄰之雙位元記憶體結構100即藉此淺溝渠隔離彼此電性隔離。較佳者，相鄰雙位元記
憶體結構110之間距介於30-40奈米左右。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
Claims (16)
- 一種形成記憶體結構的方法，包含：提供一疊層基材，包含：一基材；一浮置閘極氧化物，位於該基材上並嵌入該基材中；以及複數個浮置閘極材料片位於該浮置閘極氧化物上，各別嵌入該溝渠氧化物之間並高出於該溝渠氧化物之表面上；形成一複合材料層，以共形的方式覆蓋該複數個浮置閘極材料片與該溝渠氧化物；形成一控制閘極材料層，覆蓋該複合材料層並在該複數個浮置閘極材料片之間延伸；形成一保護層，來覆蓋該控制閘極材料層；一次蝕刻該保護層、該控制閘極材料層、該複合材料層、該複數個浮置閘極材料片與該浮置閘極氧化物，而暴露出該基材並形成複數個疊層材料柱；形成一選擇閘極氧化物層，以共形的方式覆蓋該複數個疊層材料柱與該基材，其中相鄰之該複數個疊層材料柱定義一選擇閘極容置空間位於其間；以一選擇閘極材料填入該選擇閘極容置空間中，而夾置於該選擇閘極氧化物層之間；移除該保護層，而暴露出該控制閘極材料層的一垂直部分；於每個該疊層材料柱上形成一組間隙壁，以依附該垂直部分，其中該組間隙壁定義一間隙空間；以及以該組間隙壁作為一蝕刻遮罩，經由該間隙空間以自行對準的方式一次蝕刻該控制閘極材料層、該複合材料層、該複數個浮置閘極材料片與該浮置閘極氧化物，即形成複數個雙位元記憶體結構。
- 如請求項1形成記憶體結構的方法，更包含：提供一基材；形成一浮置閘極氧化物層，覆蓋該基材；形成一浮置閘極材料層，覆蓋該浮置閘極氧化物層；形成一圖案化硬遮罩，覆蓋該浮置閘極材料層；使用該圖案化硬遮罩，蝕刻該浮置閘極材料層、該浮置閘極氧化物與該基材，以形成複數條單向延伸之溝渠以及複數個浮置閘極材料片；使用一種氧化物填入該溝渠中；移除該圖案化硬遮罩，而暴露出位於該圖案化硬遮罩下方之該複數個浮置閘極材料片；削減該氧化物的高度，使得各別該浮置閘極材料片嵌入該氧化物之間並高出於該氧化物之表面上，以形成該疊層基材。
- 如請求項1形成記憶體結構的方法，其中該單向延伸之溝渠以及該浮置閘極材料片交錯排列。
- 如請求項1形成記憶體結構的方法，其中調整一蝕刻配方並以該浮置閘極氧化物層作為一蝕刻停止層而得以一次蝕刻該保護層、該控制閘極材料層、該複合材料層、該複數個浮置閘極材料片與浮置閘極氧化物及基材。
- 如請求項4形成記憶體結構的方法，其中該蝕刻配方的一次蝕刻使得複數個該疊層材料柱具有垂直性質的側壁。
- 如請求項1形成記憶體結構的方法，其中該選擇閘極氧化物層包含一選擇閘極氧化物與一側壁氧化物。
- 如請求項6形成記憶體結構的方法，其中該選擇閘極氧化物位於該選擇閘極材料之下。
- 如請求項6形成記憶體結構的方法，其中該選擇閘極材料與該側壁氧化物之頂表面有相同的高度。
- 如請求項1形成記憶體結構的方法，其中該組間隙壁之底部寬度介於20-40奈米。
- 如請求項1形成記憶體結構的方法，其中個別該雙位元記憶體結構之間距介於20-40奈米。
- 一種雙位元記憶體結構，包含：一基材；一選擇閘極氧化物層，位於該基材上並包含一選擇閘極氧化物、一第一側壁氧化物與一第二側壁氧化物，該選擇閘極氧化物、該第一側壁氧化物與該第二側壁氧化物共同定義一容置空間；一選擇閘極，嵌入該容置空間中；以及一組複合閘極層，位於該基材上並分別依附該第一側壁氧化物與該第二側壁氧化物，各別複合閘極層包含：一浮置閘極氧化物層，位於該基材上；一浮置閘極，位於該浮置閘極氧化物層上並依附該第一側壁氧化物與該第二側壁氧化物其中一者；一複合材料層，位於該浮置閘極上並依附該第一側壁氧化物與該第二側壁氧化物其中一者；一控制閘極，位於該複合材料層上並依附該第一側壁氧化物與該第二側壁氧化物其中一者；以及一間隙壁，位於該控制閘極上並依附該第一側壁氧化物與該第二側壁氧化物其中一者；更包含複數個雙位元記憶體結構，而相鄰之該雙位元記憶體結構以嵌入基材之一淺溝渠隔離彼此電性隔離，使得相鄰之該雙位元記憶體結構之間距介於30-40奈米。
- 如請求項11之雙位元記憶體結構，其底部之寬度不大於100奈米。
- 如請求項11之雙位元記憶體結構，其中該第一側壁氧化物與該第二側壁氧化物為垂直性質的絕緣壁。
- 如請求項11之雙位元記憶體結構，更包含一選擇閘極覆蓋氧化物而覆蓋該選擇閘極。
- 如請求項11之雙位元記憶體結構，其中該組複合閘極層包含一對彼此絕緣之複合材料層，而因此成為一雙位元記憶體結構。
- 如請求項11之雙位元記憶體結構，其中該浮置閘極自行對準於該控制閘極。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104104113A TWI627732B (zh) | 2015-02-06 | 2015-02-06 | 雙位元快閃記憶體記憶體結構及其製造方法 |
| CN201510081567.0A CN105990363B (zh) | 2015-02-06 | 2015-02-15 | 双位闪存存储器结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104104113A TWI627732B (zh) | 2015-02-06 | 2015-02-06 | 雙位元快閃記憶體記憶體結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201630166A TW201630166A (zh) | 2016-08-16 |
| TWI627732B true TWI627732B (zh) | 2018-06-21 |
Family
ID=57040908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104104113A TWI627732B (zh) | 2015-02-06 | 2015-02-06 | 雙位元快閃記憶體記憶體結構及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN105990363B (zh) |
| TW (1) | TWI627732B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109935591B (zh) * | 2019-03-21 | 2024-03-12 | 北京时代全芯存储技术股份有限公司 | 一种记忆体结构及其制造方法 |
| CN110379708B (zh) * | 2019-07-22 | 2021-08-13 | 上海华力微电子有限公司 | 闪存的分裂栅极的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050207199A1 (en) * | 2004-03-17 | 2005-09-22 | Chiou-Feng Chen | Flash memory with enhanced program and erase coupling and process of fabricating the same |
| TWI256130B (en) * | 2003-07-30 | 2006-06-01 | Mosel Vitelic Inc | Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466197B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 셀 및 그 제조방법 |
-
2015
- 2015-02-06 TW TW104104113A patent/TWI627732B/zh active
- 2015-02-15 CN CN201510081567.0A patent/CN105990363B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI256130B (en) * | 2003-07-30 | 2006-06-01 | Mosel Vitelic Inc | Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions |
| US20050207199A1 (en) * | 2004-03-17 | 2005-09-22 | Chiou-Feng Chen | Flash memory with enhanced program and erase coupling and process of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105990363A (zh) | 2016-10-05 |
| TW201630166A (zh) | 2016-08-16 |
| CN105990363B (zh) | 2019-02-12 |
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