DE102007041206B4

DE102007041206B4 - Halbleiterbauelement und Verfahren zum selbstjustierten Entfernen eines high-k Gatedielektrikums über einem STI-Gebiet

Info

Publication number: DE102007041206B4
Application number: DE102007041206.3A
Authority: DE
Inventors: Andy Wei; Roman Boschke; Markus Forsberg
Original assignee: AMD Fab 36 LLC and Co KG; Advanced Micro Devices Inc; AMD Fab 36 LLC
Current assignee: Advanced Micro Devices Inc
Priority date: 2007-08-31
Filing date: 2007-08-31
Publication date: 2015-12-17
Anticipated expiration: 2027-09-01
Also published as: DE102007041206A1; US9659928B2; US20150187765A1; US9023712B2; US20090057813A1

Abstract

Verfahren mit: Bilden eines Gateschichtstapels (210) über einer Halbleiterschicht (202), wobei der Gateschichtstapel (210) eine dielektrische Schicht (211) mit high-k Material und ein metallenthaltendes Material (212), das auf der dielektrischen Schicht (211) mit high-k Material gebildet ist, aufweist; nach dem Bilden des Gateschichtstapels (210), Bilden einer Grabenisolationsstruktur (203) in dem Gateschichtstapel (210), wobei die Grabenisolationsstruktur (203) sich durch zumindest einen Bereich des Gateschichtstapels in die Halbleiterschicht (202) erstreckt, um ein erstes aktives Gebiet (202A) von einem zweiten aktiven Gebiet (202B) zu trennen; und Bilden einer ersten Gateelektrode (220A, 220B) eines ersten Transistors (230A, 230B) über dem ersten aktiven Gebiet (202A) und einer zweiten Gateelektrode (220C) eines zweiten Transistors (230C) über dem zweiten aktiven Gebiet (202B).

Description

Gebiet der vorliegenden Erfindung
Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung modernster integrierter Schaltungen mit stark größenreduzierten Transistorelementen mit hochkapazitiven Gatestrukturen, die ein high-k Gatedielektrikum mit erhöhter Permittivität, im Vergleich zu Gatedielektrika, wie etwa Siliziumdioxid und Siliziumnitrid, enthalten.
Beschreibung des Stands der Technik
Die Herstellung moderner integrierter Schaltungen, etwa CPUs, Speicherbauelemente, ASICs (anwendungsspezifische integrierte Schaltungen), und dergleichen erfordert die Herstellung einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei der Feldeffekttransistor eine wichtige Art von Schaltungselementen repräsentiert, das im Wesentlichen das Verhalten der integrierten Schaltungen bestimmt. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien gegenwärtig eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie aktuell eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen von Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, typischerweise sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die auch als Drain- und Source-Gebiete bezeichnet werden, mit einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor wird die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen den Source- und dem Drain-Gebiet ab, der auch als Kanallänge bezeichnet wird. Somit beeinflusst in Kombination mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten von MOS-Transistoren. Da somit die Geschwindigkeit des Erzeugens des Kanals, was von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften bestimmen, ist das Verringern der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands und die Erhöhung des Gatewiderstands – ein wesentliches Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
Gegenwärtig wird der größte Teil der integrierten Schaltungen auf der Basis von Silizium hergestellt auf Grund der im Wesentlichen unbegrenzten Verfügbarkeit, der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte entworfen sind. Ein Grund für die große Bedeutung von Silizium bei der Herstellung von Halbleiterbauelementen waren und sind die guten Eigenschaften einer Silizium/Siliziumdioxid-Grenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete zueinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist stabil bei hohen Temperaturen und ermöglicht damit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizzyklen erforderlich sind, um Dotierstoffe zu aktivieren und Kristallschäden auszuheilen, ohne dass elektrische Eigenschaften der Grenzfläche beeinträchtigt werden.
Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren eingesetzt, die die Gateelektrode, die häufig aus Polysilizium oder anderen metallenthaltenden Materialien aufgebaut ist, von dem Kanalgebiet trennt. Bei dem ständigen Verbessern des Bauteilverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich reduziert, um damit die Schaltgeschwindigkeit und das Durchlassstromvermögen zu verbessern. Da das Transistorverhalten durch die Spannung gesteuert wird, die an die Gateelektrode angelegt wird, um damit die Oberfläche des Kanalgebiets mit einer ausreichend hohen Ladungsdichte zu invertieren, um somit den gewünschten Durchlassstrom für eine vorgegebene Versorgungsspannung bereitzustellen, muss ein gewisser Grad an kapazitiver Kopplung, die durch den Kondensator geschaffen wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet wird, beibehalten werden. Es stellt sich heraus, dass das Reduzieren der Kanallänge eine größere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Stark größenreduzierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit einer reduzierten Schwellwertspannung weisen häufig einen exponentiellen Anstieg des Leckstromes auf, wobei auch eine größere kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Somit muss die Dicke der Siliziumdioxidschicht entsprechend reduziert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu schaffen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gatedielektrikum, das, wenn es aus Siliziumdioxid hergestellt ist, eine Dicke von ungefähr 1,2 nm aufweist. Obwohl im Allgemeinen Hochgeschwindigkeitstransistorelemente mit einem äußerst kurzen Kanal, beispielsweise für Hochgeschwindigkeitsanwendungen eingesetzt werden, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Anwendungen, etwa als Speichertransistoren, eingesetzt werden, kann der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch ein sehr dünnes Siliziumdioxid der Gateisolationsschicht hervorgerufen wird, der für eine Oxiddicke im Bereich von 1–2 nm liegt, die nicht mehr mit den Erfordernissen für leistungsstarke Schaltungen verträglich sind.
Daher wurde das Ersetzen von Siliziumdioxid als Material für Gateisolationsschichten in Betracht gezogen, insbesondere bei äußerst dünnen Siliziumdioxidgateschichten. Mögliche alternative Materialien beinhalten Materialien, die eine deutlich höhere Permittivität aufweisen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht eine kapazitive Kopplung aufweist, die nur durch ein äußerst dünnes Siliziumdioxid erreicht würde. Üblicherweise wird eine Dicke, die für das Erreichen einer spezifizierten kapazitiven Kopplung mit Siliziumdioxid erforderlich ist, als eine Kapazitätsäquivalenzdicke (CET) bezeichnet. Somit erscheint es zunächst so, dass durch einfaches Ersetzen des Siliziumdioxids durch. high-k Materialien bzw. durch Materialien mit großem ε eine einfache Möglichkeit wäre, um eine Kapazitätsäquivalenzdicke im Bereich von 1 nm oder weniger zu erreichen.
Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit großer Permittivität, etwa Tantaloxid (Ta₂O₅) mit einem ε von ungefähr 25, Strontiumtitanoxid (SrTiO₃) mit einem ε von ungefähr 150, Hafniumoxid (HfO₂), HfSiO, Zirkoniumoxid (ZrO₂) und dergleichen zu ersetzen.
Ferner kann das Transistorverhalten verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode vorgesehen wird, um damit das üblicherweise verwendete Polysiliziummaterial zu ersetzen, da Polysilizium eine hohe Ladungsträgerverarmung in der Nähe der Grenzfläche des Gatedielektrikums aufweisen kann, wodurch die effektive Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Es wurde daher ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε eine größere Kapazität auf der Grundlage der gleichen Dicke wie eine Siliziumdioxidschicht bietet, wobei zusätzlich Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits kann das Nicht-Polysiliziummaterial, etwa Titannitrid, und dergleichen gebildet werden, um damit eine Verbindung zu dem dielektrischen Material mit großem ε zu bilden, wodurch im Wesentlichen das Vorhandensein einer Verarmungszone vermieden wird. Da typischerweise eine geringe Schwellwertspannung der Transistoren, die die Spannung repräsentiert, bei der sich ein leitender Kanal in dem Kanalgebiet ausbildet, gewünscht ist, um hohe Durchlassströme zu erreichen, erfordert die Steuerbarkeit des entsprechenden Kanals ein ausgeprägtes laterales Dotierstoffprofil und Dotierstoffgradienten, zumindest in der Nähe der pn-Übergänge. Daher werden sogenannte Halo-Gebiete typischerweise durch Ionenimplantation gebildet, um eine Dotierstoffsorte einzuführen, dessen Leitfähigkeitsart der Leitfähigkeitsart des verbleibenden Kanalgebiets und des Halbleitergebiets entspricht, um damit den resultierenden Dotierstoffgradienten am pn-Übergang nach der Herstellung entsprechender Erweiterungsgebiete und tiefer Drain- und Source-Gebiete zu „verstärken”. Auf diese Weise bestimmt die Schwellwertspannung des Transistors im Wesentlichen die Steuerbarkeit des Kanals, wobei eine deutliche Schwankung der Schwellwertspannung bei geringeren Gatelängen beobachtet werden kann. Somit kann durch das Vorsehen eines geeigneten Halo-Implantationsgebietes die Steuerbarkeit des Kanals verbessert werden, wodurch auch die Schwankung der Schwellwertspannung, die häufig auch als Schwellwertvariabilität bezeichnet wird, verringert wird und wodurch auch deutliche Schwankungen des Transistorverhaltens bei einer Schwankung der Gatelänge verringert werden. Da die Schwellwertspannung der Transistoren im Wesentlichen durch die Austrittsarbeit des metallenthaltenden Gatematerials bestimmt ist, muss eine geeignete Einstellung der effektiven Austrittsarbeit in Bezug auf die Leitfähigkeitsart des betrachteten Transistors sichergestellt werden.
Nach der Herstellung modernster Gatestrukturen, die ein Dielektrikum mit großem ε und ein Gatematerial auf Metallbasis enthalten, sind jedoch unter Umständen Hochtemperaturbehandlungen erforderlich, die zu einer Verschiebung der Austrittsarbeit und eine Verringerung der Permittivität des Gatedielektrikums führen, was auch von einem Anstieg der Schichtdicke begleitet sein kann, wie dies nachfolgend mit Bezug zu den 1a bis 1c erläutert ist.
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, auf dem eine Siliziumschicht 102 ausgebildet ist, in welchem ein erstes aktives Gebiet 102a und ein zweites aktives Gebiet 102b gebildet sind. Die aktiven Gebiete 102a, 102b sind als geeignet dotierte Halbleitergebiete zu verstehen, um darin und darauf entsprechende Transistorelemente mit Drain- und Source-Gebieten und einem Kanalgebiet zu bilden. In dem in 1a gezeigten Beispiel repräsentiert das erste aktive Gebiet 102a ein leicht p-dotiertes Gebiet, um damit darin einen oder mehreren n-Kanaltransistoren zu bilden und ähnlicherweise repräsentiert das zweite aktive Gebiet 102b ein leicht n-dotiertes Gebiet, um einen oder mehrere p-Kanaltransistoren aufzunehmen. Das erste und das zweite aktive Gebiet 102a, 102b sind lateral voneinander durch eine Grabenisolationsstruktur 103 getrennt, die aus einem isolierenden Material mit einem deutlichen Anteil an Siliziumdioxidmaterial aufgebaut ist. Ferner umfasst in dem gezeigten Fertigungsstadium das Bauelement 100 einen Gateschichtstapel, der so gestaltet ist, dass für eine erhöhte kapazitive Kopplung und Leitfähigkeit gesorgt ist, wie dies zuvor erläutert ist. D. h., der Gateschichtstapel 110 umfasst ein isolierendes Material mit großem ε 111, das in Form eines hafniumbasierten oder zirkonbasierten dielektrischen Materials vorgesehen werden kann, wie dies zuvor erläutert ist, um damit eine deutlich erhöhte Kapazität für eine ähnliche Schichtdicke im Vergleich zu konventionell verwendeten Siliziumdioxidgatedielektrika zu erhalten. Beispielsweise wird in dieser Fertigungsphase die dielektrische Schicht 111 mit großem ε mit einer Dicke von ungefähr 1,5 bis 2,5 nm (15 bis 25 Angstrom) für sehr anspruchsvolle Anwendungen vorgesehen.
Der Schichtstapel 110 umfasst ferner ein metallenthaltendes leitendes Material 112, etwa ein titanbasiertes Material und dergleichen, das eine deutlich größere elektrische Leitfähigkeit im Vergleich zu einem konventionell verwendeten polykristallinen Silizium aufweist, das auch als Polysilizium bezeichnet wird. Die metallenthaltende Materialschicht 112 umfasst einen ersten Bereich 112a, der über dem ersten aktiven Gebiet 102a ausgebildet ist und eine erste Austrittsarbeitsfunktion aufweist, die so eingestellt ist, dass das Fermi-Niveau in geeigneter Weise in Bezug auf die Bandlücke des dotierten Siliziummaterials in dem ersten aktiven Gebiet 102a angeordnet ist. Somit besitzt für einen n-Kanaltransistor der erste Bereich 112a ein Fermi-Niveau in der Nähe der oberen Bandkante, was beispielsweise durch Vorsehen des ersten Bereichs 112a in Form einer Legierung aus Metall erreicht werden kann, das im Wesentlichen einen zweiten Bereich 112b aufweist, dessen Eigenschaften so ausgewählt sind, dass die Austrittsarbeit des zweiten Bereichs 112b für die p-Kanaltransistoren geeignet sind, der in dem zweiten aktiven Gebiet 102b zu bilden ist. Durch geeignetes Einstellen der entsprechenden Austrittsarbeit kann die Schwellwertspannung der Transistoren, die in dem ersten und dem zweiten aktiven Gebiet 102a, 102b zu bilden sind, auf einem geringen Wert gehalten werden, wodurch die Möglichkeit geschaffen wird, die Steuerung des Kanals auf der Grundlage von Halo-Implantationsprozessen zu verbessern, wie dies zuvor erläutert ist.
Ferner umfasst der Gateschichtstapel 110 eine Polysiliziumsschicht 113, die eine geeignete Dicke gemäß den Bauteilerfordernissen aufweist.
Das Halbleiterbauelement 100 kann gemäß den folgenden konventionellen Prozessstrategien hergestellt werden. Zunächst werden die Grabenisolationsstrukturen 103 auf Grundlage gut etablierter Techniken hergestellt, wozu Lithographie, Ätz- und Abscheideprozesse zur Bildung eines Grabens in der Halbleiterschicht 102 und zum nachfolgenden Auffüllen des Grabens mit einem siliziumdioxidbasierten Material gehören. Danach werden geeignete Implantationsprozesse ausgeführt, um das erste und das zweite aktive Gebiet 102a, 102b zu bilden, um somit die Herstellung von n-Kanaltransistoren bzw. p-Kanaltransistoren zu ermöglichen. Als nächstes wird das dielektrische Material mit großem ε auf Grundlage von geeigneten Abscheideverfahren hergestellt, wobei eine Schichtdicke innerhalb des oben spezifizierten Bereichs für modernste Bauelemente beibehalten wird. Danach wird die metallenthaltende Schicht 112 z. B. auf Grundlage von CVD (chemische Dampfabscheidung), PVD (physikalische Dampfabscheidung) und dergleichen aufgebracht. Beispielsweise wird in einem ersten Schritt die Schicht 112 als der erste Bereich, der aus dem Material 112a aufgebaut ist, abgeschieden, das eine beliebige geeignete Metalllegierung aus einem gewünschten hochschmelzendem Metall und dergleichen repräsentiert. Anschließend wird die Schicht strukturiert, um den ersten Bereich 112a zu bilden. Nachfolgend wird der zweite Bereich 112b abgeschieden und eingeebnet, wenn dies erforderlich ist, um damit die Oberflächenungleichmäßigkeit zu verringern. Danach wird die Polysiliziumschicht 113 als eine abschließende Schicht des Gateschichtstapels 110 abgeschieden, um eine sehr stabile Oberfläche des Gateschichtstapels 110 bereitzustellen, und um auch ein hohes Maß an Kompatibilität mit gut etablierten Gatestrukturierungsstrategien zu ermöglichen, die auf der Grundlage von Polysiliziummaterialien ausgeführt werden.
1b zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, wobei eine oder mehrere Gateelektrodenstrukturen 120a, 120b, 120c über dem ersten und dem zweiten aktiven Gebiet 102a, 102b ausgebildet sind, wobei mindestens eine Gateelektrodenstruktur 120b als eine gemeinsame leitende Leitung vorgesehen ist, die ein Transistorelement, das noch in dem ersten aktiven Gebiet 102a herzustellen ist, mit einem Transistorelement verbindet, das noch in dem zweiten aktiven Gebiet 102b zubilden ist, so dass die Gateelektrodenstruktur 120b sich über die Grabenisolationsstruktur 103 erstreckt.
Die Gateelektrodenstrukturen 120a, 120b, 120c werden auf der Grundlage gut etablierter Lithographie- und moderner Ätzverfahren hergestellt, wobei geeignete Ätzchemien verwendet werden, um damit in effizienter Weise durch das Polysiliziummaterial der Schicht 113 und die metallenthaltenden Bereiche 112a, 112b sowie durch die dielektrische Schicht mit großem ε 111 zu ätzen. Anschließend werden weitere Prozesse ausgeführt, um die jeweiligen Transistorelemente fertigzustellen, etwa das Bilden von Drain- und Source-Gebieten auf der Grundlage von Ionenimplantation, und dergleichen.
1c zeigt schematisch das Bauelement 100 während einer Hochtemperaturbehandlung 131, die während des Prozesses zur Herstellung der jeweiligen Transistorelemente 130a, 103b, 130c und 130d erforderlich sein kann. Während der Hochtemperaturbehandlung 131 findet eine ausgeprägte Sauerstoffdiffusion innerhalb des dielektrischen Materials mit großem ε 111 statt, wobei die Sauerstoffdiffusion durch Sauerstoff gespeist wird, der in der Grabenisolationsstruktur 103 und in den metallenthaltenden Materialien 112a, 112b insbesondere in der Legierung des Bereichs 112a enthalten ist. Da beispielsweise Oxide auf Hafniumbasis oder Zirkoniumbasis sehr schnell auf Grund der hohen Affinität zu Sauerstoff selbst bei nur moderat hohen Temperaturen wachsen, etwa bei 700 bis 800 Grad C, kann eine deutliche Änderung der Eigenschaften des dielektrischen Materials mit großem ε beobachtet werden, etwa eine erhöhte Schichtdicke und damit eine reduzierte dielektrische Konstante, was bei moderat höheren Temperaturen von ungefähr 950 bis 1300 Grad C noch ausgeprägter sein kann, wie sie typischerweise für die Aktivierungsbehandlungen und dergleichen angewendet werden.
Zusätzlich zu einer deutlichen Änderung des dielektrischen Materials mit großem ε in der Schicht 111 kann sich auch die Austrittsarbeit der metallenthaltenden Schicht 112 insbesondere der Legierung des ersten Bereichs 112a in Richtung der Mitte der Bandlücke verschieben, wodurch die Schwellwertspannung der jeweiligen Transistoren 130a, 130b modifiziert wird. Auf Grund der hohen Sauerstoffaffinität des dielektrischen Materials mit großem ε in der Schicht 112 dient die Grabenisolationsstruktur 103 als eine Sauerstoffquelle, wie dies durch die Pfeile 132 angegeben ist, der dann über das dielektrische Material mit großem ε in die Legierung des Bereichs 112a umverteilt werden kann, wodurch die Verschiebung der Austrittsarbeit bewirkt wird und auch weiterer Sauerstoff an einer Ecke 103a der Grabenisolationsstruktur 103 bereitgestellt wird. Folglich kann zusätzliches isolierendes Material in dem aktiven Gebiet 102a aufgewachsen werden, d. h. in dem Kanalgebiet des Transistors 130 an der Ecke 103a, wodurch die Breite des Kanalgebiets verringert und damit auch der Durchlassstrom dieses Bauelements verringert wird, insbesondere wenn Transistoren mit schmalem Kanal betrachtet werden. Auf Grund eines Anstiegs der Schwellwertspannung durch die Verschiebung der Metallaustrittsarbeit in Verbindung mit einem Verlust an Durchlassstrom auf Grund der größeren Dicke des isolierenden Materials an der Ecke 103a ist die konventionelle Vorgehensweise zum Integrieren eines Metallgates mit großem ε vor der Transistorherstellung, wie dies mit Bezug zu den 1a bis 1c beschrieben ist, wenig vorteilhaft. Eine Strategie, in der das dielektrische Material mit großem ε von der Oberseite der Grabenisolationsstruktur 103 entfernt wird, erfordert jedoch ein entsprechendes Strukturierungsschema mit sehr komplexem Lithographieprozess, an dem sich ein entsprechender Ätzprozess anschließt. Während eines entsprechenden Lithographieprozesses müssen sehr strenge Toleranzen im Hinblick auf die Überlagerungsgenauigkeit eingehalten werden, um eine entsprechende Ätzmaske in präziser Weise zu der Grabenisolationsstruktur 103 auszurichten. Für moderne Bauelemente sind entsprechende Überlagerungstoleranzen nur sehr schwer einzuhalten.
Die EP 1 892 759 A2 beschreibt ein Verfahren zur Herstellung von CMOS-Transistoren mit einem Doppelmetallgate, wobei die Einstellung der Austrittarbeit und damit der Schwellwertspannung der Transistoren durch eine besser gesteuerte Stickstoffaufnahme in das metallenthaltende Elektrodenmaterial erreicht werden soll. Zunächst wird eine Isolationsgrabenstruktur herstellt, um bei einer nachfolgenden Ionenimplantation entsprechende aktive Gebiete zu erzeugen. Danach wird eine Siliziumoxidschicht bei hohen Temperaturen auf den jeweiligen aktiven Gebieten erzeugt. Im Anschluss daran wird ein Metalloxid aufgebracht, das im Zusammenwirken mit der zuvor hergestellten Oxidschicht als Gatedielektrikum dient.
In ähnlicher Weise verhält es sich mit der US 2006/0 068 575 A1 , in der ein Gatedielektrikum über den aktiven Halbleitermaterialien, sowie auf einer bereits in das Halbleitermaterial eingebrachten Isolationsstruktur abgeschieden wird.
Die US 6 720 610 B2 beschreibt ein Verfahren zur Herstellung von nichtflüchtigen Halbleiterspeicherbauteilen, die Speichertransistoren mit schwebendem Gate aufweisen. Eine Siliziumdioxidschicht, die als Tunneloxid dient, wird vor dem Bilden von Bauteilisolationsgräben gebildet, während ein ONO-Schichtstapel, der das Steuergate isoliert, nach dem Bilden von Bauteilisolationsgräben gebildet wird.
Die US 6 791 142 B2 beschreibt ein ähnliches Verfahren zur Herstellung von Flash-Speichertransistoren.
Die US 2007/0 152 271 A1 beschreibt ein Verfahren zur Herstellung von Transistoren mit Gateelektroden, die eine Deckschicht und ein Dielektrikum mit grossem ε aufweisen.
Auf Grund der zuvor beschriebenen Situation ist es die Aufgabe der vorliegenden Erfindung Verfahren und Bauelemente bereitzustellen, die eines oder mehrere der zuvor genannten Probleme überwinden oder zumindest in ihrer Auswirkung reduzieren.
Überblick über die vorliegende Erfindung
Im Allgemeinen betrifft die vorliegende Erfindung eine Technik zur Herstellung stark größenreduzierter Transistorbauelemente auf der Grundlage eines dielektrischen Materials mit großem ε bzw. eines high-k Materials, wobei die negativen Auswirkungen der Sauerstoffdiffusion in „gemeinsamen” Gateleitungen verringert werden, indem eine selbstjustierte Fertigungsstrategie bereitgestellt wird, in der das dielektrische Material mit großem ε nicht mit einer oberen Fläche einer Grabenisolationsstruktur in Kontakt kommt. Folglich kann die Grabenisolationsstruktur auf der Grundlage gut etablierter Materialien, etwa Halbleiteroxiden und dergleichen hergestellt werden, wodurch ein hohes Maß an Kompatibilität mit konventionellen Strategien ermöglicht wird, wobei die selbstjustierende Natur der Prozesstechnik eine weitere Größenreduzierung des Bauelements ermöglicht, ohne dass kritische Lithographietoleranzen eingehalten werden müssen. Auf diese Weise kann die Vorgehensweise zur Herstellung der Metallgatestruktur mit großem ε vor dem Durchführen der Hochtemperaturbehandlungen auf künftige Bauteilgenerationen ausgedehnt werden. Zu diesem Zweck wird die Grabenisolationsstruktur nach dem Bereitstellen des jeweiligen Gateschichtstapels gebildet, so dass das dielektrische Material mit großem ε in einem Bereich, der der Grabenisolationsstruktur entspricht, in einer selbstjustierten Weise entfernt werden kann, wodurch ein Kontakt des dielektrischen Materials mit großem ε mit einem sauerstoffenthaltenden isolierenden Material der Grabenisolationsstruktur im Wesentlichen reduziert wird. Die „fehlende” elektrische Verbindung über die Grabenisolationsstruktur hinweg kann nach dem Herstellen der Grabenisolationsstruktur bereitgestellt werden, wodurch die Herstellung gemeinsamer Gatestrukturen ermöglicht wird, wobei dennoch nachteilige Auswirkungen, etwa die Verschiebung der Austrittsarbeit und die Kanalbreitenverringerung, reduziert werden.
Die Aufgabe der vorliegenden Erfindung wird speziell durch die Verfahren der Ansprüche 1 und 11 und durch die Vorrichtung nach Anspruch 19 gelöst.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a bis 1c schematisch Querschnittsansichten eines Halbleiterbauelements mit einer modernen Gateelektrodenstruktur auf Grundlage eines dielektrischen Materials mit großem ε und einem metallenthaltendem Material gemäß konventioneller Verfahren zeigen;
2a schematisch eine Draufsicht eines Teils eines Halbleiterbauelements während einer frühen Fertigungsphase gemäß anschaulicher Ausführungsformen zeigt;
2b bis 2j schematisch Querschnittsansichten des Halbleiterbauelements aus 2a während diverser Fertigungsphasen bei der Herstellung eines modernen Gateschichtstapels und jeweilige Transistorelemente zeigen, indem eine Grabenisolationsstruktur nach dem Bilden des Gateschichtstapels gemäß anschaulicher Ausführungsformen hergestellt wird;
3a bis 3d schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei ein Graben für eine Grabenisolationsstruktur in einem modernen Gateschichtstapel auf der Grundlage einer geeigneten Pufferschicht oder Beschichtung gemäß noch weiterer anschaulicher Ausführungsformen gebildet wird.
Detaillierte Beschreibung
Die vorliegende Erfindung betrifft Verfahren und Bauelemente, in denen moderne Gateelektrodenstrukturen mit einem dielektrischen Material mit großem ε bzw. einem high-k Material und einem metallenthaltenden leitenden Material mit reduzierter Modifizierung gebildet werden, selbst in sehr problematischen Gebieten, etwa in Grabenisolationsstrukturen, die ein oxidbasiertes isolierendes Material aufweisen, indem ein direkter Kontakt des dielektrischen Materials mit großem ε mit einer oberen Fläche der Grabenisolationsstruktur vermieden wird. Dazu wird eine Fertigungsstrategie vorgesehen, in der die Grabenisolationsstruktur nach der Herstellung des Gateschichtstapels gebildet wird, wodurch das Entfernen des dielektrischen Materials mit großem ε präzise an einer Position entsprechend der Grabenisolationsstruktur in einer selbstjustierten Weise ermöglicht wird. Eine elektrische Verbindung über die Grabenisolationsstruktur hinweg kann nachfolgend vorgesehen werden, indem zusätzlich ein leitendes Material vor dem eigentlichen Strukturieren der Gateelektrodenstrukturen gebildet wird. Folglich können die Gateelektrodenstrukturen vor dem eigentlichen Bilden der Drain- und Sourcegebiete der jeweiligen Transistorelemente hergestellt werden, wobei Hochtemperaturbehandlungen, die beispielsweise zum Aktivieren von Dotierstoffen und zum Rekristallisieren von Gitterschäden erforderlich sind, lediglich einen deutlich geringeren Einfluss auf dielektrische Material mit großem ε und das metallenthaltende Gatematerial auf Grund der reduzierten Sauerstoffdiffusion aufweisen, die konventioneller Weise durch die größeren Oberflächenbereiche gespeist werden, die mit dem dielektrischen Material mit großem ε in Kontakt sind. Somit kann ein hohes Maß an Stabilität der Austrittsarbeit beibehalten werden, während auch die Kanalbreite im Wesentlichen beibehalten wird, wodurch in Verbindung mit der selbstjustierenden Natur des hierin offenbarten Prozesses die Strategie zur Herstellung der Metallgatestruktur mit großem ε vor dem Herstellen der Transistoren eine aussichtsreiche Technik für künftige Bauteilgenerationen ist. Folglich können die Bauelemente und die hierin offenbarten Techniken für die Herstellung von Transistorelementen mit einer Gatelänge von ungefähr 40 nm und weniger eingesetzt werden, wobei das dielektrische Material mit großem ε für die erforderliche hohe kapazitive Ankopplung der Gateelektrode an das Kanalgebiet auf der Grundlage akzeptabler Leckströme sorgt, während das metallenthaltende Gatematerial die Leitfähigkeit und damit die Signalausbreitungsverzögerung verringert, wobei auch eine Gateverarmung vermieden wird, wie dies in konventionellen polysiliziumbasierten Gateelektrodenstrukturen der Fall ist. Es sollte beachtet werden, dass die hierin offenbarten Ausführungsformen sehr vorteilhaft im Zusammenhang mit Transistorelementen sind, die eine Gatelänge in dem oben spezifizierten Bereich aufweist; die hierin offenbarten Prinzipien können jedoch auch bei weniger kritischen Anwendungen eingesetzt werden, wodurch das Leistungsverhalten dieser Bauelemente ebenfalls verbessert wird. Daher sollte der hierin offenbarte Gegenstand nicht als auf bestimmte Abmessungen von Bauelementen eingeschränkt erachtet werden, sofern derartige Einschränkungen nicht speziell in der Beschreibung und/oder den angefügten Patentansprüchen angegeben sind.
Mit Bezug zu den Ausführungsformen 2a bis 2j und den 3a bis 3d werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
2a zeigt eine Draufsicht eines Bereichs eines Halbleiterbauelements 200 in einer frühen Fertigungsphase. D. h., das Bauelement 200 umfasst ein Substrat (in 2a nicht gezeigt) und eine Halbleiterschicht 202, die in Form eines siliziumbasierten Materials, eines germaniumenthaltenden Siliziummaterials oder einem anderen geeigneten Halbleitermaterial, das zum Herstellen von modernsten Transistorelementen geeignet ist, vorgesehen wird. In der in 2a gezeigten Fertigungsphase umfasst die Halbleiterschicht 202 geeignete Justiermarke 202c, die zum Justieren einer weiteren Materialschicht, etwa einer Lackschicht und dergleichen, in einer nachfolgenden Fertigungsphase geeignet sind. Es sollte beachtet werden, dass die Justiermarken 202c eine geeignete Größe und Ausbildung aufweisen, um damit automatisierte Justierverfahren mit geeigneter Überlagerungstoleranz auf der Grundlage verfügbarer Techniken zu ermöglichen. Die Justiermarken 202c, können auf der Grundlage geeigneter Fertigungsverfahren hergestellt werden, beispielsweise können die Justiermarken 202c durch Lithographie und anisotrope Ätzverfahren gemäß gut etablierter Strategien hergestellt werden. Folglich können auf der Grundlage der Justiermarken 202c geeignete Implantationsmasken über der Halbleiterschicht 202c hergestellt werden, die dann zum Definieren entsprechender Gebiete in der Halbleiterschicht 202 eingesetzt werden, um damit eine spezifizierte Dotierstoffkonzentration zum Definieren aktiver Gebiete in der Halbleiterschicht 202 zu erhalten.
2b zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200, wobei beachtet werden sollte, dass der dargestellte Bereich des Bauelements 200 in einem Bereich in der Nähe der Justiermarken 202c positioniert ist, und wobei die lateralen Abmessungen des Bereichs, der durch die Justiermarken 202c definiert ist, wovon für gewöhnlich ein an jeder Ecke eines Belichtungsfeldes oder eines Chipgebiets vorgesehen ist, deutlich größer ist als die jeweiligen lateralen Abmessungen, die in dem Bereich des Halbleiterbauelements 200 dargestellt sind, wie es in 2b gezeigt ist. D. h., der durch die Justiermarken 202c definierte Bereich entspricht typischerweise der Größe eines Belichtungsfeldes einer jeweiligen Lithographieanlage, das ein oder mehrere Chipbereiche aufweist, wobei jeder Chipbereich typischerweise Millionen Transistorelemente beinhaltet, wenn moderne integrierte Schaltungen betrachtet werden. Somit entspricht das in 2b gezeigte Bauelement 200 einem Bereich mit mehreren Transistorelementen, wie dies nachfolgend erläutert ist. Das Bauelement 200 umfasst ein Substrat 201, das in Form eines beliebigen geeigneten Trägermaterials vorgesehen ist, um darauf die Halbleiterschicht 202 zu bilden. Beispielsweise repräsentiert das Substrat 201 ein Halbleitervollsubstrat, etwa ein Siliziumsubstrat, dessen oberer Bereich die Halbleiterschicht 202 repräsentiert. In anderen Fällen weist das Substrat 201 darauf ausgebildet ein isolierendes Material auf, um damit eine elektrische Isolierung in vertikaler Richtung für die Halbleiterschicht 202 zu erreichen. In diesem Falle wird die Kombination der Halbleiterschicht 202 und des Trägermaterials 201 mit dem isolierenden Material als eine SOI-(Silizium-auf-Isolator)Konfiguration bezeichnet, wobei das entsprechende isolierende Material, das unter der Halbleiterschicht 202 ausgebildet ist, als eine vergrabene isolierende Schicht bezeichnet wird. In noch weiteren Ausführungsformen ist eine Vollsubstratkonfiguration in speziellen Substratbereichen vorgesehen, während eine SOI-Konfiguration in anderen Substratbereichen eingesetzt wird. Die hierin offenbarten Verfahren sind nicht auf eine spezielle Transistorkonfiguration, etwa eine Vollsubstratkonfiguration oder eine SOI-Konfiguration eingeschränkt, sofern dies nicht in speziellen Ausführungsformen oder den Patentansprüchen explizit angeführt ist.
Ferner umfasst in dieser Fertigungsphase das Bauelement 200 eine Implantationsmaske 204, die ausgebildet ist, einen Teil der Halbleiterschicht 202 bei einem Ionenimplantationsprozess 205a freizulassen, um damit das erste aktive Gebiet 202a in der Halbleiterschicht 202 zu definieren. Beispielsweise wird das aktive Gebiet 202a, d. h., ein Gebiet, das zur Herstellung eines oder mehrerer Feldeffekttransistorelemente vorgesehen ist, mit einem p-Dotiermittel während des Prozesses 205a dotiert, um damit eine geeignete Dotierstoffkonzentration zu erreichen, die zur Herstellung von n-Kanaltransistoren geeignet ist. In anderen Fällen wird das aktive Gebiet 202a mit einem n-Dotiermittel dotiert, wodurch die Herstellung von p-Kanaltransistoren ermöglicht wird.
Die Implantationsmaske 204a, die in Form einer Lackmaske vorgesehen werden kann, wird durch gut etablierte Lithographieverfahren hergestellt, wobei die Justiermarken 202c, wie sie zuvor mit Bezug zu 2a beschrieben sind, für ein geeignetes Positionieren des aktiven Gebiets 202a in der Halbleiterschicht 202 eingesetzt werden. Es sollte beachtet werden, dass das aktive Gebiet 202a bis zu einer vergrabenen isolierenden Schicht erstrecken kann, wenn eine SOI-Konfiguration betrachtet wird.
2c zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Implantationsprozesses 205b, der auf der Grundlage einer weiteren Implantationsmaske 204b ausgeführt wird, beispielsweise einer Lackmaske, um ein zweites aktives Gebiet 202b zu definieren, das in Bezug auf das erste aktive Gebiet 202a invers dotiert ist.
2d zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, umfasst das Bauelement 200 einen Gateschichtstapel 210, der in einer anschaulichen Ausführungsform zumindest ein dielektrisches Material mit großem ε in Form einer Schicht 211 aufweist, die über den aktiven Gebieten 202a, 202b gebildet ist, und die in einigen Ausführungsformen direkt auf dem Halbleitermaterial der Gebiete 202a, 202b hergestellt ist, d. h., die Schicht 211 ist auf den aktiven Gebieten 202a, 202b ausgebildet, um damit eine Grenzfläche mit diesen zu erzeugen. Das dielektrische Material mit großem ε kann aus einer beliebigen geeigneten Materialmischung aufgebaut sein, wie sie beispielsweise zuvor angegeben sind, wobei beispielsweise hafniumbasierte Materialien, zirkoniumbasierte Materialien und dergleichen eingesetzt werden können. In modernsten Anwendungen besitzt die Schicht 211 eine Dicke von ungefähr 1,5 bis 2,5 nm (15 bis 25 Angstrom), wobei in weniger kritischen Anwendungen größere Schichtdickenwerte verwendet werden können. Der Gateschichtstapel 210 umfasst eine leitende Schicht 212, die aus einem metallenthaltenden Material aufgebaut ist, das eine erhöhte Leitfähigkeit im Vergleich zu einem dotierten Halbleitermaterial besitzt, etwa im Vergleich zu dotiertem Polysiliziummaterial und dergleichen. Beispielsweise enthält das metallenthaltende Material 212 hochschmelzende Metalle, etwa Titan, Tantal, und dergleichen, möglicherweise in Verbindung mit anderen Komponenten, etwa Stickstoff, Kohlenstoff, und dergleichen. Die Schicht 212 umfasst einen ersten Bereich 212a, der über dem ersten aktiven Gebiet 202a gebildet ist, während ein zweiter Bereich 212a über dem zweiten aktiven Gebiet 202b ausgebildet ist.
In der gezeigten Ausführungsform wird der zweite Bereich 212b ebenfalls über dem ersten Bereich 212a vorgesehen, während in anderen anschaulichen Ausführungsformen die Schicht 211 aus zwei Bereichen 212a, 212b aufgebaut ist und diese im Wesentlichen nicht miteinander überlappen. Beispielsweise werden die Bereiche 212a und 212b im Wesentlichen mit der gleichen Dicke vorgesehen, um damit eine im Wesentlichen kontinuierliche Schicht in Bezug auf die Dicke der Materialien 212a, 212b zu bilden, wobei ein im Wesentlichen abrupter Übergang in dem Materialeigenschaften zwischen dem ersten und dem zweiten aktiven Gebiet 202a, 202b vorgesehen wird. Des weiteren ist die Austrittsarbeit des metallenthaltenden Materials 212a in geeigneter Weise so gestaltet, dass eine geeignete Schwellwertspannung für Transistorelemente festgelegt wird, die in dem ersten aktiven Gebiet 202a zu bilden sind. In ähnlicher Weise ist die Austrittsarbeit des metallenthaltenden Materials 212b so eingestellt, dass eine gewünschte Schwellwertspannung für Transistorelemente erreicht wird, die in dem zweiten aktiven Gebiet 202b zu bilden sind. Beispielsweise repräsentiert in der gezeigten Ausführungsform das aktive Gebiet 202a ein p-dotiertes Gebiet, so dass das Material 212a in Form einer Legierung einer Metallkomponente vorgesehen wird, die auch in dem Material des Bereichs 212d enthalten ist, wobei die Austrittsarbeit der Legierung 212a so gestaltet ist, dass eine gewünschte Schwellwertspannung für n-Kanaltransistoren bereitgestellt wird. In anschaulichen Fällen ist der Bereich 212a aus Titannitrid aufgebaut, während der Bereich 212b aus Titan aufgebaut ist, das möglicherweise andere Inhaltsstoffe aufweist, um damit die Austrittsarbeit auf einen Wert einzustellen, der für die Ausbildung von p-Kanaltransistoren in dem zweiten aktiven Gebiet 202b geeignet ist. Eine Konfiguration, wie sie in 2d gezeigt ist, d. h. der Bereich 212a umfasst eine Metalllegierung in Verbindung mit einem darüber liegenden Teil des Bereichs 212b, der aus einem gut leitenden Metall aufgebaut ist, kann vorteilhaft sein im Hinblick auf das Gesamtverhalten von Gateelektrodenstrukturen, da der Bereich 212a mit einer geringeren Dicke im Vergleich zu dem darüber liegenden Material des Bereichs 212b vorgesehen werden kann, der für eine gewünschte hohe Gesamtleitfähigkeit sorgt.
Des weiteren umfasst der Gateschichtstapel 210 eine leitende Schicht 213, die als ein nicht-Metall, beispielsweise in Form eines Halbleitermaterials, etwa Polysilizium und dergleichen, vorgesehen sein kann. Die Dicke der nicht-Metallschicht 213 ist auf der Grundlage der Bauteilerfordernisse festgelegt, wobei im Allgemeinen die gesamt Dicke oder Höhe des Gateschichtstapels 210 kleiner sein kann im Vergleich zu konventionellen polysiliziumbasierten Gateschichtstapeln auf Grund der deutlich besseren Leitfähigkeit, die durch die metallenthaltende Schicht 212 gegeben ist. Andererseits kann die Schicht 213 für ein hohes Maß an Kompatibilität mit gut etablierten Prozessstrategien zur Herstellung konventioneller Gatestrukturen sorgen, etwa von Polysiliziumgatestrukturen. In anderen anschaulichen Ausführungsformen wird die Schicht 213 weggelassen, wenn die Integrität des Gateschichtstapels während der weiteren Bearbeitung weniger kritisch ist. In anderen Fällen wird die Schicht 213 mit einer geringeren Dicke im Vergleich zu der metallenthaltenden Schicht 213 vorgesehen, um damit einen Einschluss des Metalls und eine Kompatibilität mit etablierten Prozessverfahren zu ermöglichen, wobei die elektrische Funktion im Wesentlichen durch die Schicht 212 bereitgestellt wird.
Das in 2d gezeigte Halbleiterbauelement 200 kann auf der Grundlage von im Wesentlichen den gleichen Prozessverfahren hergestellt werden, wie sie zuvor mit Bezug zu dem Schichtstapel 110 beschrieben sind. In anderen Fällen wird die Abscheidung der Schicht 213 weggelassen oder wird mit einer deutlich geringeren Dicke ausgeführt, abhängig von den Prozess- und Bauteilerfordernissen. In anschaulichen Ausführungsformen, in denen der Bereich 212a zuerst als eine kontinuierliche Schicht hergestellt wird, wie dies zuvor mit Bezug zu dem Bauelement 100 beschrieben ist, kann ein entsprechendes Strukturierungsschema auf der Grundlage von Lithographieverfahren unter Anwendung der Justiermarken 202c eingesetzt werden, wie dies zuvor beschrieben ist.
2e zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen eine Pufferschicht, etwa eine Pufferschicht 216, über dem Gateschichtstapel 210 gebildet wird. Die Pufferschicht 216 ist aus einem beliebigen geeigneten Material aufgebaut, das als eine CMP-(chemisch-mechanische Polier-)Stoppschicht in einer späteren Fertigungsphase dienen kann. Beispielsweise ist die Pufferschicht 216 aus Siliziumnitrid aufgebaut, während in anderen Fällen die Pufferschicht 216 aus Siliziumdioxid oder anderen geeigneten Materialien hergestellt ist. Es sollte beachtet werden, dass die Pufferschicht 216 direkt auf der metallenthaltenden Schicht 212 vorgesehen sein kann, wenn die Schicht 213 weggelassen wird, wie dies zuvor erläutert ist. In anderen anschaulichen Ausführungsformen, wie dies in 2e gezeigt ist, wird eine Ätzstoppschicht 215 zwischen der Pufferschicht 216 und dem Gateschichtstapel 210 vorgesehen, wobei die Ätzstoppschicht 215 eine deutlich höhere Ätzwiderstandsfähigkeit im Vergleich zu der Pufferschicht 216 für ein vorgegebenes Ätzrezept zum Entfernen der Pufferschicht 216 in einer späteren Fertigungsphase aufweist. Beispielsweise ist die Ätzstoppschicht 215 aus Siliziumdioxid aufgebaut, wenn die Pufferschicht 216 aus Siliziumnitrid hergestellt ist. In anderen Fällen ist die Ätzstoppschicht 215 aus Siliziumnitrid aufgebaut, während die Pufferschicht 216 aus Siliziumdioxid gebildet ist. Jedoch können auch andere geeignete Materialien für die Schichten 216, 215, etwa Siliziumoxinitrid, Siliziumkarbid, stickstoffangereichertes Siliziumkarbid, und dergleichen eingesetzt werden, wobei die jeweiligen Materialzusammensetzungen so gewählt sind, dass die gewünschte Ätzselektivität zwischen den Schichten 215 und 216 erreicht wird.
Die Schichten 216 und 215 können auf der Grundlage gut etablierter Abscheideverfahren, etwa CVD und/oder Oxidation hergestellt werden, wenn beispielsweise die Ätzstoppschicht 215 in Form eines Oxides des Materials der Schicht 213 vorgesehen ist.
2f zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem ein Graben 203t in der Pufferschicht 216 und der Ätzstoppschicht 215, falls diese vorgesehen ist, und in dem Gateschichtstapel 210 ausgebildet ist, so dass dieser sich in die Halbleiterschicht 202 bis hinab zu einer gewünschten Tiefe erstreckt. Es sollte beachtet werden, dass der Graben 203t mit einer lateralen Abmessung, d. h. mit einer Grabenbreite hergestellt wird, wie dies für das Bauelement 200 erforderlich ist, um damit die aktiven Gebiete 202a, 202b lateral voneinander zu trennen. Des weiteren kann sich der Graben 203t bis über die Tiefe der aktiven Gebiete 202a, 202b hinaus erstrecken, wenn in SOI-Konfigurationen der jeweilige Graben 203t sich bis hinab zu der entsprechenden vergrabenen isolierenden Schicht erstreckt oder sich sogar in oder durch eine entsprechende vergrabende isolierende Schicht erstreckt. Der Graben 203t kann auf der Grundlage von Lithographie- und Ätztechniken hergestellt werden, wobei geeignete Rezepte eingesetzt werden, die für Materialien gut bekannt sind, wie sie in dem Gateschichtstapel 210, den Schichten 215 und 216 und der Halbleiterschicht 202 verwendet sind. Beispielsweise können gut etablierte Prozesstechniken eingesetzt und entsprechend angepasst werden, wie sie auch für die Herstellung konventioneller STI-(flacher Grabenisolations-)Strukturen eingesetzt werden, wie sie beispielsweise in den 1a bis 1c gezeigt sind. D. h., während der Strukturierung der jeweiligen Gräben von konventionellen STI-Strukturen sind unter Umständen ähnliche Materialien zu ätzen, etwa Siliziumnitrid, Siliziumdioxid, Silizium und dergleichen, so dass entsprechende Ätzchemien effizient während eines entsprechenden Ätzprozesses zur Herstellung des Grabens 203t verwendet werden können. Wenn durch die metallenthaltende Schicht 212 und die dielektrische Schicht 211 geätzt wird, können geeignete Ätzchemien eingesetzt werden, wie sie auch während des Strukturierens des Materials 212 verwendet werden, wie dies zuvor beschrieben ist.
2g zeigt schematisch das Halbleiterbauelement 200 nach dem Füllen des Grabens 203t mit einem isolierenden Material, das in einigen anschaulichen Ausführungsformen ein oxidbasiertes Material ist, etwa Siliziumdioxid und dergleichen. Zu diesem Zweck wird eine Schicht 206 aus isolierendem Material auf der Grundlage einer geeigneten Abscheidetechnik aufgebracht, die für ein hohes Spaltfüllverhalten sorgt, um damit den Graben 203t in zuverlässiger Weise zu füllen. Dazu können gut etablierte Abscheideverfahren zur Herstellung konventioneller STI-Strukturen eingesetzt werden, beispielsweise auf der Grundlage von Siliziumdioxidmaterial, wobei eine geringfügige Anpassung an das größere Aspektverhältnis des Grabens 203t im Vergleich zu einer konventionellen Technik vorgenommen wird, in der die Isolationsstruktur vor dem Abscheiden des Gateschichtstapels gebildet wird.
2h zeigt schematisch das Halbleiterbauelement 200 nach dem Einebnen der Oberflächentopographie, die durch das Abscheiden der Schicht 206 hervorgerufen wird. Beispielsweise wird überschüssiges Material der Schicht 206 durch CMP entfernt, wobei geeignete Prozessparameter, etwa die Art des Schleifmittels und andere CMP-Parameter so gewählt werden, das eine unterschiedliche Abtragsrate für die Pufferschicht 216 und das Material der Schicht 206 erreicht wird. Somit kann die Pufferschicht 216 effizient als eine CMP-Stoppschicht dienen, wodurch ein hohes Maß an Prozessgleichmäßigkeit und Zuverlässigkeit erreicht wird. Wie in 2h gezeigt ist, kann nach dem entsprechenden CMP-Prozess die Grabenisolationsstruktur 203 vorgesehen werden, die sich mit einer oberen Fläche 203s über die dielektrische Schicht mit großem ε 211 hinaus erstreckt.
Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen das Entfernen des überschüssigen Materials der Schicht 206 auf Grundlage eines Ätzprozesses erreicht werden kann, möglicherweise in Verbindung mit einem anfänglichen CMP-Prozess, wobei die Pufferschicht 216 effizient als eine Ätzstoppschicht dienen kann, wodurch eine präzise Steuerung des jeweiligen Ätzprozesses möglich ist, wobei die Oberfläche 203s an einer beliebigen geeigneten Höhe über der dielektrischen Schicht mit großem ε 211 angeordnet werden kann. In noch anderen anschaulichen Ausführungsformen wird die Pufferschicht 216 weggelassen, während die Ätzstoppschicht 215 für die gewünschte Ätzselektivität während eines entsprechenden Abtragens des Materials 206 auf der Grundlage eines Ätzprozesses dient, wobei ein anfänglicher CMP-Prozess für eine im Wesentlichen ebene Oberflächentopographie sorgt. In noch anderen anschaulichen Ausführungsformen werden die Pufferschicht 216 und die Ätzstoppschicht 215 weggelassen, so dass die Schicht 213 als eine „Stoppschicht” zum Steuern eines entsprechenden Prozesses zum Entfernen von überschüssigem Material der Schicht 206 dient. Beispielsweise wird während eines entsprechenden CMP-Prozesses das Freilegen der Schicht 213 erfasst und kann daher zum Steuern des Endes des entsprechenden CMP-Prozesses verwendet werden. In anderen Fällen wird vor dem Freilegen der Schicht 213 der CMP-Prozess gestoppt und es wird nachfolgend ein Ätzprozess ausgeführt, wobei die Schicht 213 als eine Stoppschicht dient, wobei ebenfalls in diesem Falle die Höhenposition der oberen Fläche 203s in geeigneter Weise über dem Höhenpegel der Schicht 211 festgelegt werden kann. Wie zuvor erläutert ist, ist ein Materialverlust der Schicht 213 weniger kritisch, da die metallenthaltende Schicht 212 für die erforderliche Gesamtleitfähigkeit einer Gateelektrodenstruktur sorgt, die noch auf der Grundlage des Gateschichtstapels 210 zu bilden ist.
In der in 2h gezeigten Ausführungsform wird die Pufferschicht 216 auf der Grundlage eines selektiven Ätzprozesses entfernt, beispielsweise auf Grundlage heißer Phosphorsäure, wenn die Pufferschicht 217 aus Siliziumnitrid aufgebaut ist. In anderen Fallen wird eine andere geeignete Ätzchemie eingesetzt, um die Pufferschicht 216 selektiv zu der Ätzstoppschicht 215 zu entfernen. Danach wird die Ätzstoppschicht 215 bis zur Schicht 213 abgetragen, wodurch die Oberfläche der Schicht 213 für das Abscheiden eines leitenden Materials freigelegt wird, wie dies mit Bezug zur 2i erläutert ist. In einer anschaulichen Ausführungsform ist die Ätzstoppschicht 215 aus Siliziumdioxidmaterial aufgebaut, wobei auch die Grabenisolationsstruktur 203 aus Siliziumdioxidmaterial aufgebaut ist, wodurch das Abtragen des Materials aus der Grabenisolationsstruktur 203 in gut steuerbarer Weise möglich ist. Somit kann während eines entsprechenden selektiven Ätzprozesses der beispielsweise auf Grundlage von Flusssäure erfolgen kann, das Höhenniveau der Oberfläche 203s auf Grund des gesteuerten Materialabtrags in der Grabenisolationsstruktur 203 abgesenkt werden, während im Wesentlichen kein Material der Schicht 213 entfernt wird. Auf diese Weise kann ein sehr gleichmäßiger Prozessablauf vorgesehen werden, in welchem das Entfernen von überschüssigem Material der Schicht 206, das Abtragen der Pufferschicht 216 und das Einstellen des Höhenniveaus der Oberfläche 203s mit hoher Gleichförmigkeit erfolgen kann. In anderen anschaulichen Ausführungsformen wird, wie zuvor beschrieben ist, das Höhenniveau der Oberfläche 203s auf Grundlage von CMP- oder Ätzprozessen eingestellt, selbst wenn eine oder beide Schichten 216, 215 nicht vorgesehen sind.
2i zeigt schematisch das Halbleiterbauelement 200 nach dem Ende der zuvor beschriebenen Prozesssequenz. Somit ist die obere Fläche 203s der Grabenisolationsstruktur 203 auf eine gewünschte Position abgesenkt, wobei dennoch für einen Abstand 203d zu dem dielektrischen Material mit großem ε 211 gesorgt ist, so dass eine leitende Verbindung des Gateschichtstapels 210 mit einem oder beiden der aktiven Gebieten 202a, 202b zuverlässig vermieden wird, nachdem eine elektrische Leitfähigkeit des Gateschichtstapels 210 über die Grabenisolationsstruktur 203 hinweg wieder hergestellt wird, indem ein weiteres leitendes Material 213a vorgesehen wird, das eine Verbindung mit dem Gateschichtstapel 210, beispielsweise zu der Schicht 213 über dem ersten und dem zweiten aktiven Gebiet 202a, 202b herstellt. In einer anschaulichen Ausführungsform wird das leitende Material 213a in Form eines nicht-Metallmaterials, etwa als Halbleitermaterial, z. B. in Form von Polysilizium, vorgesehen. Z. B. wird die Schicht 213 mit einer Anfangsdicke vorgesehen, die geeignet ausgewählt ist, so dass eine gewünschte Gesamtdicke nach dem Vorsehen der leitenden Schicht 213a entsprechend den Bauteilerfordernissen erreicht wird. Des weiteren kann der Grad an Absenkung der Oberfläche 203s für einen gewissen Betrag an Querschnittsfläche der leitenden Verbindung zwischen dem Gateschichtstapel mit dem ersten aktiven Gebiet 202a und dem zweiten aktiven Gebiet 202b sorgen, selbst wenn eine weitere Einebnung der Oberflächentopographie wünschenswert ist, indem beispielsweise ein zeitgesteuerter CMP-Prozess ausgeführt wird. In anderen anschaulichen Ausführungsformen ist die obere Fläche 203s im Wesentlichen nicht abgesenkt, so dass eine im Wesentlichen ebene Oberflächentopographie nach dem Abscheiden der leitenden Schicht 213a erreicht wird. In anderen anschaulichen Ausführungsformen wird die Schicht 213 mit einer geringeren anfänglichen Dicke vorgesehen oder die Schicht 213 wird während der Herstellung des Gateschichtstapels 210 weggelassen, wobei die vorhergehende Prozesse gemäß einer der Strategien gesteuert werden, wie sie zuvor beschrieben sind, um in zuverlässiger Weise einen Abstand 203d einzuhalten oder um im Wesentlichen die Oberfläche 203s nicht abzusenken. In diesem Falle wird die Schicht 213a so gebildet, dass die gewünschte elektrische Verbindung hergestellt wird, wobei auch die endgültige Höhe des Gateschichtstapels 210 eingestellt wird.
2j zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind mehrere Gateelektrodenstrukturen 220a, 220b und 220c auf Grundlage des Gateschichtstapels 210 und der leitenden Schicht 213a gebildet, wobei beispielsweise mehrere Gateelektrodenstrukturen 220a, 220b über dem ersten aktiven Gebiet 202a vorgesehen sind, das beispielsweise ein Gebiet zur Herstellung von n-Kanaltransistoren repräsentiert. In ähnlicher Weise ist eine Gateelektrodenstruktur 220c über dem zweiten aktiven Gebiet 202b ausgebildet und ist elektrisch mit der Gateelektrodenstruktur 220b verbunden. Somit können jeweilige n-Kanaltransistorelemente 230a, 230b auf der Grundlage der entsprechenden Gateelektrodenstrukturen 220a, 220b hergestellt werden, während ein entsprechender p-Kanalransistorelement 230c auf Grundlage der Gateelektrodenstruktur 220c gebildet ist. Während der Fertigungssequenz zur Herstellung der Transistorelemente 230a, ..., 230c werden eine oder mehrere Behandlungen 231 auf Grundlage höherer Temperaturen ausgeführt, wie dies zuvor erläutert ist, wobei jedoch eine Sauerstoffdiffusion von der Grabenisolationsstruktur 203 in das dielektrische Material mit großem ε der Schicht 211 deutlich reduziert ist. D. h., da die obere Fläche 203s nicht mit einem dielektrischen Material mit großem ε in Kontakt ist, ist im Gegensatz zu konventionellen Lösungen, wie sie zuvor beschrieben sind, der Hauptpfad für die Sauerstoffdiffusion nicht mehr verfügbar und eine entsprechende Anreicherung des dielektrischen Materials mit großem ε mit Sauerstoff kann deutlich reduziert werden, wodurch im Wesentlichen die Austrittsarbeit des Bereichs 212a beibehalten wird, selbst wenn dieser in Form einer Metalllegierung vorgesehen ist, wobei auch eine Verringerung der Ausbildung zusätzlichen dielektrischen Materials an dem Eckenbereich 203a deutlich eingeschränkt ist. Stattdessen ist lediglich der Querschnittsbereich, der durch die Gatelänge der Struktur 220 und die Dicke der Schicht 211 definiert ist, die im Bereich von 1,5 bis 2,5 nm (15 bis 25 Angstrom) für anspruchsvollen Anwendungen liegt, für die Sauerstoffdiffusion an eine Grenzfläche 203w verfügbar, wodurch der verfügbare Diffusionspfad durch einen Faktor reduziert ist, der durch das Verhältnis der oberen Fläche 203s und der Grenzfläche 203w im Vergleich zu konventionellen Strategien bestimmt ist.
Mit Bezug zu den 3a bis 3d werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, in denen zusätzlich zu der selbstjustierten Herstellung einer oberen Fläche einer Grabenisolationsstruktur ohne Kontakt zu einem dielektrischen Material mit großem ε auch relevante Seitenwandbereiche von einem die Sauerstoffdiffusion behindernden Material bedeckt sind.
3a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 300 mit einem Substrat 301, das darauf ausgebildet eine Halbleiterschicht 302 aufweist. Ein erstes aktives Gebiet 302a und ein zweites aktives Gebiet 302b sind in der Halbleiterschicht 302 gebildet. Des weiteren ist ein Gateschichtstapel 310 über dem ersten und dem zweiten aktiven Gebiet 302a, 302b ausgebildet, der jedoch in Bereiche 310a, 310b mittels einer Grabenisolationsstruktur 303 unterteilt ist. Der Gateschichtstapel 310 umfasst zumindest ein dielektrisches Material mit großem ε in Form einer Schicht 311 und enthält weiterhin ein erstes metallenthaltendes Material 312a, das mit der dielektrischen Schicht mit großem ε 311 über dem ersten aktiven Gebiet 302a in Kontakt ist, und eine zweite metallenthaltende Schicht 312b, die mit der Schicht 311 über dem zweiten aktiven Gebiet 302b in Kontakt ist. Ferner ist eine leitende Schicht 313 über der Schicht 312 ausgebildet und ist in elektrischen Kontakt damit. Mit Bezug zu den bislang beschriebenen Komponenten mit Ausnahme der Grabenisolationsstruktur gelten die gleichen Kriterien im Hinblick auf die Materialzusammensetzung und Fertigungsverfahren zur Herstellung dieser Komponenten, wie sie zuvor erläutert sind. Das Halbleiterbauelement 300 umfasst ferner eine Pufferschicht 316, die auf einem geeigneten Material zur Verhinderung oder Verringerung der Sauerstoffdiffusion, etwa Siliziumnitrid, Siliziumkarbid, stickstoffangereichertes Siliziumkarbid, und dergleichen, aufgebaut ist. In dieser Fertigungsphase ist die Pufferschicht 316 über dem Gateschichtstapel 310 und an Seitenwänden 303 und an einen unteren Bereich der Grabenisolationsstruktur 303 gebildet. In anderen anschaulichen Ausführungsformen wird die Pufferschicht 316 nicht auf der Unterseite der Grabenisolationsstruktur 303 gebildet, sondern ist stattdessen als ein „Seitenwandabstandshalter” vorgesehen. In einer anschaulichen Ausführungsform ist zusätzlich eine Ätzstoppschicht 315 zwischen der Pufferschicht 316 und dem Gateschichtstapel 310 vorgesehen, während die Schicht 315 nicht an den Seitenwänden 303w ausgebildet ist, wenn diese aus einem sauerstoffenthaltendem Material aufgebaut ist. Beispielsweise kann die Ätzstoppschicht 315 in Form eines Siliziumdioxidmaterials vorgesehen werden und wird daher nicht an den Seitenwänden 303w vorgesehen, um damit einen direkten Kontakt eines sauerstoffenthaltenden Materials mit der dielektrischen Schicht mit großem ε 311 zu vermeiden.
Das in 3a gezeigte Halbleiterbauelement 300 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Herstellung des Gateschichtstapels 310 gemäß Prozessverfahren, wie sie zuvor mit Bezug zu dem Bauelement 200 beschrieben sind, wird in einer anschaulichen Ausführungsform die Ätzstoppschicht 315 auf dem Stapel 310 bei Bedarf hergestellt. Danach wird ein entsprechender Lithographie- und Ätzprozess ausgeführt, um einen Graben in die Schicht 315, falls diese vorgesehen ist, den Schichtstapel 310 und die Halbleiterschicht 302 zu ätzen. Als nächstes wird die Pufferschicht 316 beispielsweise auf der Grundlage von CVD-Verfahren hergestellt, wodurch die Seitenwände 303w der Grabenisolationsstruktur zuverlässig abgedeckt werden. In einigen Fällen wird das Material der Pufferschicht 316 von horizontalen Bauteilbereichen entfernt, etwa der Unterseite der Grabenisolationsstruktur 303, in dem ein anisotroper Ätzprozess ausgeführt wird, wenn das Vorhandensein des Materials der Pufferschicht 316 an der Unterseite der Grabenisolationsstruktur 303 oder an anderen horizontalen Bauteilbereichen als ungeeignet erachtet wird. Anschließend kann ein oxidbasiertes isolierendes Material, etwa Siliziumdioxid, auf der Grundlage gut etablierter Prozessverfahren abgeschieden werden, wobei ein hohes Maß an Kompatibilität mit bestehenden Prozessverfahren für die Herstellung flacher Grabenisolationen ermöglicht wird. Danach wird überschüssiges Material des isolierenden Materials entfernt, beispielsweise auf der Grundlage eines CMP-Prozesses, wie dies zuvor mit Bezug dem Bauelement 200 erläutert ist. Während dieses Abtragungsprozesses kann die Pufferschicht 316, falls diese nicht während des vorhergehenden anisotropen Ätzprozesses entfernt wurde, als eine effiziente CMP-Stoppschicht dienen, wie dies zuvor erläutert ist.
3b zeigt schematisch das Bauelement 300 während eines selektiven Ätzprozesses 306 zum Entfernen der Pufferschicht 316 in einer gut steuerbaren Weise, beispielsweise auf der Grundlage einer geeigneten selektiven Ätzchemie, etwa heißer Phosphorsäure, wenn die Pufferschicht 316 aus Siliziumnitrid aufgebaut ist. Während des Ätzprozesses 306 kann ein gewisses Maß an Vertiefung, wie dies als 316r bezeichnet ist, der Schicht 316 an den oberen Seitenwandbereichen der Grabenisolationsstruktur 303 auftreten, wobei dennoch in zuverlässiger Weise das Material 311, das von dem verbleibenden Material der Schicht 316 bedeckt ist, beibehalten wird.
3c zeigt schematisch das Bauelement 300 während eines weiteren Ätzprozesses 307 der so gestaltet ist, dass die Ätzstoppschicht 315, falls diese vorgesehen ist, entfernt wird und dass das Höhenniveau der oberen Fläche 303s der Grabenisolationsstruktur 303 eingestellt wird. Es sollte beachtet werden, dass auf Grund der zuverlässigen Bedeckung der Seitenwände 303w eine Verringerung des Höhenniveaus der oberen Fläche 303s weniger kritisch ist und sogar absichtlich verringert werden kann auf ein gewünschtes Niveau, um damit eine größere Querschnittsfläche für ein leitendes Material bereitzustellen, das zur Verbindung des Gateschichtstapels, der über dem ersten und dem zweiten aktiven Gebiet 302a, 302b angeordnet ist, zu bilden ist.
3d zeigt schematisch das Bauelement 300 nach dem Abscheiden eines weiteren leitenden Materials 313a, um eine Verbindung zu dem Gateschichtstapel 310 und auch zu der freiliegenden Oberfläche 303s herzustellen, wobei eine leitende Verbindung zwischen den Bereichen 310a, 310b, die über dem ersten und dem zweiten Gebiet 302a, 302b angeordnet sind, hergestellt wird. Folglich kann eine Diffusion von oxidbasiertem Material der Struktur 303 in das dielektrische Material mit großem ε unterdrückt werden, da eine direkte Abscheidung des dielektrischen Materials mit großem ε auf der Oberfläche 303s vermieden wird, wie dies zuvor erläutert ist, und indem zusätzlich ein direkter Kontakt von oxidbasiertem Material mit der Schicht 311 an den Seitenwänden 303w der Struktur 303 vermieden wird. Danach kann die weitere Bearbeitung in ähnlicher Weise fortgesetzt werden, wie dies mit Bezug zu den Bauelementen 100 und 200 beschrieben ist, d. h. entsprechende Gatestrukturen können über dem ersten und dem zweiten aktiven Gebiet 302a, 302b gebildet werden, wobei eine gemeinsame Gatestruktur geschaffen wird, ohne im Wesentlichen die Einstellung der Gatestruktur und deren Dielektrizitätskonstante zu beeinträchtigen.
Danach können jeweilige Transistorstrukturen hergestellt werden, wie dies beispielsweise mit Bezug zu den Transistoren 130a, ..., 130d gezeigt und erläutert ist.
Es gilt also: Die vorliegende Erfindung stellt eine verbesserte Technik zur Herstellung moderner Gateelektrodenstrukturen mit high-k Material bzw. dielektrischem Material mit großem ε in Verbindung mit einem metallenthaltenden Gatematerial bereit, wobei die Gateelektrodenstrukturen vor dem Ausführen von Hochtemperaturbehandlungen, etwa von Ausheizprozessen, wie sie typischerweise bei der Herstellung von Drain- und Source-Gebieten jeweiliger Transistorelemente eingesetzt werden, gebildet werden. Zu diesem Zweck wird ein direkter Kontakt eines großen Oberflächenbereichs eines sauerstoffenthaltenden Materials einer Isolationsstruktur mit dem dielektrischen Material mit großem ε vermieden, wie dies typischerweise bei gemeinsamen Polyleitungen der Fall ist, wodurch nachteilige Auswirkungen, die durch die erhöhte Sauerstoffdiffusion hervorgerufen werden, die durch das isolierende Material der Grabenisolationsstruktur bewirkt wird, deutlich verringert werden. Ein direkter Kontakt des dielektrischen Materials mit großem ε mit der oberen Fläche der Grabenisolationsstruktur kann vermieden werden, indem die Grabenisolationsstruktur nach dem Abscheiden des Gateschichtstapels gebildet wird, wodurch das dielektrische Material mit großem ε im Bereich entsprechend der Grabenisolationsstruktur in selbstjustierter Weise entfernt wird. Somit ist diese Technik im Hinblick auf künftige Bauteilgenerationen skalierbar, wobei dennoch ein hohes Maß an Kompatibilität mit konventionellen Prozessstrategien für die Herstellung von STI-Strukturen und mit Prozessstrategien für die Herstellung von Gateelektroden mit großem ε vor dem Herstellen der Transistordrain- und Sourcegebiete gewährleistet ist.

Claims

Verfahren mit: Bilden eines Gateschichtstapels (210) über einer Halbleiterschicht (202), wobei der Gateschichtstapel (210) eine dielektrische Schicht (211) mit high-k Material und ein metallenthaltendes Material (212), das auf der dielektrischen Schicht (211) mit high-k Material gebildet ist, aufweist; nach dem Bilden des Gateschichtstapels (210), Bilden einer Grabenisolationsstruktur (203) in dem Gateschichtstapel (210), wobei die Grabenisolationsstruktur (203) sich durch zumindest einen Bereich des Gateschichtstapels in die Halbleiterschicht (202) erstreckt, um ein erstes aktives Gebiet (202A) von einem zweiten aktiven Gebiet (202B) zu trennen; und Bilden einer ersten Gateelektrode (220A, 220B) eines ersten Transistors (230A, 230B) über dem ersten aktiven Gebiet (202A) und einer zweiten Gateelektrode (220C) eines zweiten Transistors (230C) über dem zweiten aktiven Gebiet (202B).
Verfahren nach Anspruch 1, wobei Bilden des Gateschichtstapels (210) umfasst: Bilden der dielektrischen Schicht (211) mit high-k Material über der Halbleiterschicht (202), die das erste (202A) und das zweite (202B) aktive Gebiet enthält, und Bilden eines ersten Bereichs (212) des metallenthaltenden Materials über dem ersten aktiven Gebiet und eines zweiten Bereichs (212B) des metallenthaltenden Materials über dem zweiten aktiven Gebiet, wobei der erste Bereich eine erste Austrittsarbeit aufweist, die sich von einer zweiten Austrittsarbeit des zweiten Bereichs (212B) unterscheidet.
Verfahren nach Anspruch 2, wobei Bilden des Gateschichtstapels ferner umfasst: Bilden einer leitenden Nicht-Metallschicht (213) über dem metallenthaltenden Material.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines leitenden Materials (213A) über dem metallenthaltendem Material und der Grabenisolationsstruktur, wobei das leitende Material (213A) eine elektrische Verbindung zwischen der ersten Gateelektrode und der zweiten Gateelektrode herstellt.
Verfahren nach Anspruch 4, wobei das leitende Material Polysiliziummaterial ist.
Verfahren nach Anspruch 3, das ferner umfasst: Bilden einer Pufferschicht (216) über dem metallenthaltenden Material und Verwenden der Pufferschicht (216) als eine Stoppschicht während eines chemisch-mechanischen Polierprozesses zum Entfernen von überschüssigem Material, das während des Bildens der Grabenisolationsstruktur erzeugt wird.
Verfahren nach Anspruch 6, wobei die Pufferschicht (216) vor dem Bilden eines Grabens (203T) der Grabenisolationsstruktur gebildet wird.
Verfahren nach Anspruch 6, wobei die Pufferschicht (216) nach dem Bilden eines Grabens (203T) der Grabenisolationsstruktur gebildet wird.
Verfahren nach Anspruch 7, das ferner umfasst: Bilden einer Ätzstoppschicht (215) vor dem Bilden der Pufferschicht (216) und Entfernen der Pufferschicht (216) nach dem Bilden der Grabenisolationsstruktur (203) durch einen Ätzprozess unter Anwendung der Ätzstoppschicht (215) als Ätzstopp.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden des ersten und des zweiten aktiven Gebiets (202A, 202B) durch Verwenden eines Maskierungsschemas auf der Grundlage einer Justiermarke (202C), die auf der Halbleiterschicht (202) ausgebildet ist.
Verfahren mit: Bilden eines Gateschichtstapels (210, 310) auf einer Halbleiterschicht (202, 302), wobei der Gateschichtstapel (210, 310) ein dielektrisches high-k Material (211, 311) aufweist und ein erstes aktives Gebiet (202A, 302A) und ein zweites aktives Gebiet (202B, 302B) abdeckt; Bilden einer Grabenisolationsstruktur (203, 303), die sich durch den Gateschichtstapel (210, 310) in die Halbleiterschicht (202, 302) erstreckt, so dass das erste aktive Gebiet (202A, 302A) und das zweite aktive Gebiet (202B, 302B) voneinander getrennt sind und so dass ein erster Bereich (310A) des Gateschichtstapels (210, 310) und ein zweiter Bereich (310B) des Gateschichtstapels geschaffen werden; Bilden einer leitenden Verbindung (313A) zwischen dem ersten (310A) und dem zweiten Bereich (310B) des Gateschichtstapels (310, 210) über der Grabenisolationsstruktur (303); und Bilden eines ersten Transistors (230B) in und über dem ersten aktiven Gebiet (202A, 302A) und eines zweiten Transistors (230C) in und über dem zweiten aktiven Gebiet (202B, 302B).
Verfahren nach Anspruch 11, wobei Bilden des Gateschichtstapels umfasst: Bilden des high-k Materials auf der Halbleiterschicht und Bilden eines ersten metallenthaltendem Materials (312) mit einer ersten Austrittsarbeit auf dem high-k Material über dem ersten aktiven Gebiet und eines zweiten metallenthaltenden Materials (312B) mit einer zweiten Austrittsarbeit auf dem high-k Material über dem zweiten aktiven Gebiet, wobei sich die erste Austrittsarbeit von der zweiten Austrittsarbeit unterscheidet.
Verfahren nach Anspruch 12, wobei Bilden des Gateschichtstapels ferner umfasst: Bilden eines leitenden Materials (313) über dem ersten und dem zweiten metallenthaltendem Material.
Verfahren nach Anspruch 13, wobei das leitende Material ein Halbleitermaterial ist.
Verfahren nach Anspruch 11, das ferner umfasst: Bilden einer Pufferschicht (216, 316) über dem Gateschichtstapel und Verwenden der Pufferschicht (316, 216) als eine Stoppschicht während eines chemischen-mechanischen Polierprozesses, der zur Herstellung vergrabener Isolationsstrukturen verwendet wird.
Verfahren nach Anspruch 15, das ferner umfasst: Bilden einer Ätzstoppschicht (215, 315) vor dem Bilden der Pufferschicht (216, 316), wobei die Ätzstoppschicht (215, 315) eine höhere Ätzwiderstandsfähigkeit im Vergleich zu der Pufferschicht aufweist.
Verfahren nach Anspruch 11, wobei die leitende Verbindung (313A) aus einem Halbleitermaterial gebildet wird.
Verfahren nach Anspruch 11, wobei Bilden des ersten und des zweiten aktiven Gebiets umfasst: Bilden einer Justiermarke (202C) in der Halbleiterschicht (202, 302) und Bilden von Implantationsmasken auf der Grundlage der Justiermarke.
Halbleiterbauelement mit: einem ersten aktiven Gebiet (202A, 302A), das in einer Halbleiterschicht (202, 302) ausgebildet ist; einer ersten Gateelektrodenstruktur (220B), die über dem ersten aktiven Gebiet (202A) gebildet ist; einem zweiten aktiven Gebiet (202B, 302B), das in der Halbleiterschicht (202, 302) gebildet ist; einer zweiten Gateelektrodenstruktur (220C), die über dem zweiten aktiven Gebiet (202B, 302B) gebildet ist; einer Grabenisolationsstruktur (203, 303), die zwischen der ersten und der zweiten Gateelektrodenstruktur (220B, 220C) angeordnet ist, so dass die erste und die zweite Gateelektrodenstruktur elektrisch getrennt sind, wobei die Grabenisolationsstruktur ein isolierendes Material mit einer oberen Fläche (203S, 303S) aufweist; und einer Leitung (213A, 313A), die über einem Bereich der ersten Gateelektrodenstruktur (220B), einem Bereich der zweiten Gateelektrodenstruktur (220C) und einem Bereich der Grabenisolationsstruktur (203, 303) gebildet ist, wobei die Leitung (213A, 313A) mit einer oberen Fläche jeweils der ersten und der zweiten Gateelektrodenstruktur leitend verbunden und mit der oberen Fläche (203S, 303S) des isolierenden Materials der Grabenisolationsstruktur (203, 303) in Kontakt ist.
Halbleiterbauelement nach Anspruch 19, wobei die Leitung (213A, 313A) ein erstes leitendes metallenthaltendes Material aufweist, das über dem ersten aktiven Gebiet gebildet ist, und ein zweites leitendes metallenthaltendes Material aufweist, das über dem zweiten aktiven Gebiet gebildet ist, wobei das erste metallenthaltende Material eine erste Austrittsarbeit aufweist, die sich von einer zweiten Austrittsarbeit des zweiten metallenthaltenden Materials unterscheidet.
Halbleiterbauelement nach Anspruch 20, wobei die Leitung (213A, 313A) ein leitendes Halbleitermaterial (213, 313) aufweist, das auf dem ersten und dem zweiten metallenthaltendem Material gebildet ist, wobei das leitende Halbleitermaterial mit der oberen Fläche (203S, 303S) des isolierenden Materials der Grabenisolationsstruktur (203, 303) in Kontakt ist.