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JP2006344785A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 キャパシタの上部電極の表面形状を安定化させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 シリコン基板２０上に第１アルミナ膜（下地絶縁膜）３７を形成する工程と、第１アルミナ膜３７上に第１導電膜４１、強誘電体膜４２、第２導電膜４３を順に形成する工程と、第２導電膜４３上にマスク材料膜４５を形成する工程と、マスク材料膜４５を補助マスク４５ａにする工程と、補助マスク４５ａと第１レジストパターン４６とをマスクにするエッチングで第２導電膜４３を上部電極４３ａにする工程と、強誘電体膜４２をパターニングしてキャパシタ誘電体膜４２ａにする工程と、第１導電膜４１をパターニングして下部電極４１ａにし、下部電極４１ａ、キャパシタ誘電体膜４２ａ、上部電極４３ａをキャパシタQとする工程とを有する半導体装置の製造方法による。
【選択図】 図５

Description

本発明は、半導体装置とその製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
そのFeRAMが備える強誘電体キャパシタの電気的特性は、強誘電体膜の膜質の他に、上部電極の上面の凹凸にも依存するので、上面がなるべく平坦化されるように上部電極を形成するのが好ましい。
下記の特許文献１〜８には、上記のFeRAMに関連する技術が開示されている。
特開２００４−３１１８６８号公報 特開２００３−２７３３２８号公報 特開２００３−２５８１２７号公報 特開２００３−３１８３７１号公報 特開２００４−２４７３２４号公報 特開２００４−２４１６７９号公報 特開２００４−２５３６２７号公報 特開２００４−４７９４３号公報
本発明の目的は、キャパシタの上部電極の表面形状を安定化させることが可能な半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上に下地絶縁膜を形成する工程と、前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、前記第２導電膜の上にマスク材料膜を形成する工程と、前記マスク材料膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、前記補助マスクと前記レジストパターンとをマスクにして前記第２導電膜をエッチングすることにより、該第２導電膜を上部電極にする工程と、前記レジストパターンを除去する工程と、前記補助マスクを除去する工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、を有する半導体装置の製造方法が提供される。
本発明によれば、第２導電膜をエッチングして上部電極にする際、そのエッチングマスクとして、レジストパターンよりも膜減りし難い補助マスクを使用する。この補助マスクは、上記のエッチングを終了した後にも、その大きさが縮小すること無く上部電極上に残存する。従って、上記のエッチングによって上部電極の上面が削られることが無いので、厚さの薄い薄厚部が上部電極に形成されない。
しかも、レジストパターンと上部電極とが接するのを補助マスクによって防いでいるので、キャパシタ誘電体膜に対する回復アニールのような酸素含有雰囲気に上部電極を曝しても、上部電極の上面が荒れることが無い。
また、上記した第２導電膜のエッチング工程を、レジストパターンの側面が後退するエッチング条件で行うことにより、エッチングの再付着物がレジストパターンの側面にフェンス状に形成されるのが抑制される。
そのようなエッチング条件におけるエッチングガスとしては、ハロゲンガスと不活性ガスの混合ガスを使用するのが好ましい。
更に、チャンバの少なくとも一部に石英が用いられたICP(Inductively Coupled Plasma)エッチング装置を使用して第２導電膜のエッチング工程を行ってもよい。このようにすると、プラズマで叩かれた石英から酸素がエッチング雰囲気中に微量に供給される。その酸素は、補助マスクの表面を酸化して補助マスクのエッチング速度を遅くするように作用するので、薄い補助マスクが上記のエッチングによって消失するのが防がれる。
ハロゲンガスと不活性ガスとの混合ガスをエッチングガスとする場合、上記のような補助マスクのエッチング速度の低速度化は、エッチングガスにおいて不活性ガスが占める割合を流量比で６０％以上とすることで効果的に得られる。
更に、第２導電膜をエッチングして上部電極とする工程の後、補助マスクが上部電極の上に引き続いて残存していると、キャパシタ誘電体膜に対する回復アニールのような酸素雰囲気中でのアニールによって補助マスクが酸化し、補助マスクが絶縁体になってしまう。こうなると、補助マスクが邪魔になり、その下の上部電極に電圧を印加するのが困難となる。
そのため、第２導電膜をエッチングした後は、補助マスクをエッチングして除去するのが好ましい。補助マスクのエッチングは、例えば、過酸化水素と水酸化アンモニウムとの混合溶液をエッチング液とするウエットエッチングにより行われる。
更に、補助マスクを除去した後に、上部電極上に残渣が残る場合があるので、酸素プラズマに上部電極を曝して残渣を除去するのが好ましい。
なお、上記の補助マスクの除去を容易にするため、補助マスクの厚さはなるべく薄く、例えば５０nm以下の厚さとするのが好ましい。
また、本発明の別の観点によれば、半導体基板と、前記半導体基板の上に形成された下地絶縁膜と、前記下地絶縁膜の上に形成され、コンタクト領域を備えた下部電極と、前記コンタクト領域以外の部分の前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成され、該キャパシタ誘電体膜と前記下部電極と共にキャパシタを構成し、上面が平坦化された上部電極と、前記キャパシタを覆い、前記下部電極の前記コンタクト領域上にホールを備えた層間絶縁膜と、前記ホール内に形成されて前記下部電極と電気的に接続された導電性プラグと、を有する半導体装置が提供される。
本発明によれば、上部電極の上面が平坦化されており、膜厚が薄い薄厚部が上部電極に形成されていないので、キャパシタを構成するキャパシタ誘電体膜に水素等の還元性物質が侵入するのを上部電極で阻止し易くなる。
更に、薄厚部が形成されないことで上部電極の断面形状が安定するので、静電容量等のキャパシタの電気的特性がセル毎にばらつくのを抑制でき、例えばキャパシタへの印加電圧のマージンを広めることが可能となる。
本発明によれば、補助マスクをマスクにして第２導電膜をエッチングし、上部電極を形成するようにしたので、マスクの膜減りに伴って上部電極に薄厚部が形成されるのを防止でき、上部電極の厚みを十分に確保することができる。これにより、水素等の還元性物質がキャパシタ誘電体膜に侵入するのを上部電極で確実に阻止できると共に、キャパシタの電気的特性が変動するのを抑止でき、高品位なFeRAMを提供することが可能となる。
（１）予備的事項の説明
本発明の実施の形態に先立ち、本発明の予備的事項について説明する。
図１（ａ）〜（ｃ）は、仮想的なFeRAMの製造途中の断面図である。
最初に、図１（ａ）に示すように、シリコン基板１の上方に下地絶縁膜２を形成する。そして、その下地絶縁膜２の上に、第１導電膜５、強誘電体膜６、及び第２導電膜７をこの順に形成した後、第２導電膜７上にフォトレジストを塗布し、それを露光、現像して、キャパシタ上部電極形状のレジストパターン８とする。なお、第２導電膜７としては、典型的には、イリジウム(Ir)膜やプラチナ(Pt)膜等のような貴金属膜や、酸化イリジウム(IrOx)膜のような酸化貴金属膜が使用される。また、強誘電体膜６としてはPZT(Lead Zirconate Titanate)膜が採用される。
次に、図１（ｂ）に示すように、ハロゲンガスと不活性ガスとの混合ガスをエッチングガスとして使用し、レジストパターン８をマスクにしながら、ドライエッチングにより第２導電膜７をエッチングして上部電極７ａを形成する。
このとき、第２導電膜７を構成する貴金属やその酸化物は、エッチングによってエッチング雰囲気中に放出されるが、放出された材料の中にはレジストパターン８の側面に再付着物１０として付着するものがある。
その後に、レジストパターン８をアッシングして除去する。但し、レジストパターン８の側面の再付着物１０は、反応性に乏しい貴金属で構成されるためこの工程でも取り除くことができず、上部電極７ａの縁にフェンス状にそのまま残ることになる。
次に、図１（ｃ）に示すように、強誘電体膜６と第１導電膜５とをそれぞれ別々にパターニングしてキャパシタ誘電体膜６ａと下部電極５ａとを形成し、その下部電極５ａ、キャパシタ誘電体膜６ａ、及び上部電極７ａを強誘電体キャパシタQとする。
上記のようなFeRAMの製造方法では、図１（ｃ）に示したように、フェンス状の再付着物１０が上部電極７ａ上に残るので、この再付着物１０により、強誘電体キャパシタQの上に層間絶縁膜をカバレッジ良く形成するのが困難となる。更に、強誘電体膜６や第１導電膜５をパターニングする際に、再付着物１０が上部電極７ａから離れてこれらの膜５、６に付着すると、再付着物１０が付着した部分にパターン不良が発生するという問題も発生する。
そこで、上記の再付着物１０を発生させないために、図１（ｂ）のエッチング工程では、エッチングガス中におけるハロゲンガスの割合を多くし、化学反応によるエッチングを促進することで、エッチングの等方性を高めるようにする方法が採用される。
図２（ａ）は、このようにエッチングの等方性を高めた場合における、上部電極７ａのエッチング終了時点での断面図である。これに示されるように、エッチングの等方性を高めた結果、レジストパターン８の側面８ａでのエッチング量が多くなるので、エッチング雰囲気中に放出された第２導電膜７の構成材料が側面８ａに付着する余地が無くなり、既述の再付着物１０発生しなくなる。
また、そのエッチングでは、等方性を高めたことによりレジストパターン８が縮小し、エッチングの途中で上部電極７ａの周辺部分がレジストパターン８から露出する。これにより、その周辺部分の上部電極７ａがエッチングされ、厚さの薄い薄厚部７ｂが上部電極７ａに形成されることになる。
図２（ｂ）は、このように上部電極７ａをパターニングした後に、図１（ｃ）で説明したのと同様の方法でキャパシタQを得た場合の断面図である。
このようにして形成されたキャパシタＱのキャパシタ誘電体膜６ａは、各膜５〜７のパターニングによってダメージを受けており、その強誘電体特性が劣化している。そのため、キャパシタQを形成した後には、上記のダメージからキャパシタ誘電体膜６ａを回復させるため、酸素雰囲気中での回復アニールが行われる。
この後は、図２（ｃ）に示すように、シリコン基板１の上側全面にアルミナよりなるキャパシタ保護絶縁膜１２を形成した後、TEOS(Tetraethoxysilane)ガスを使用するプラズマCVD(Chemical Vapor Deposition)法により、酸化シリコン膜よりなる層間絶縁膜１３をキャパシタ保護絶縁膜１２の上に形成する。
ところが、上記のTEOSに含まれる水素は、PZT膜等のキャパシタ誘電体膜６ａを還元してその強誘電体特性を劣化させることが知られている。通常は、キャパシタ保護絶縁膜１２や上部電極７ａが、その水素をブロックしてキャパシタ誘電体膜６ａを保護するように機能するので、上記のように層間絶縁膜１３でキャパシタQを覆っても、キャパシタ誘電体膜６ａが水素によって大きく劣化することは無い。
しかし、図２（ａ）に示したように、上部電極７ａに薄厚部７ｂが形成されていると、水素がその薄厚部７ｂを上から透過し易くなるため、水素によるキャパシタ誘電体膜６ａの劣化の度合いが高まるという新たな問題が発生する。
そして、上記の薄厚部７ｂにより、強誘電体キャパシタQの電気的特性、例えば静電容量等がセル毎に変動するため、強誘電体キャパシタQへの印加電圧のマージンが狭くなるという不都合もある。
更に、上記した図１（ｂ）及び図２（ａ）のいずれの場合でも、上部電極７ａの上にレジストパターン８を直接形成しているが、このようにすると、上部電極７ａを酸素含有雰囲気に曝す際、例えばキャパシタ誘電体膜６ａに対する回復アニールの際に、上部電極７ａの表面が荒れるという問題がある。これは、アッシングで上部電極７ａから除去しきれなかったレジストパターン８の残渣や、上部電極７ａのパターニングの際に、強誘電体膜６を構成するPZT中の鉛が上部電極７ａの上に付着することに起因すると考えられる。
これらの問題点に鑑み、本願発明者は、以下に説明するような本発明の実施の形態に想到した。
（２）本発明の実施の形態
図３〜９は、本発明の実施の形態に係る半導体装置の製造途中の断面図である。
その半導体装置は、キャパシタ下部電極のコンタクト領域上に導電性プラグが形成されるプレーナ型のFeRAMである
まず、図３（ａ）に示す断面構造を得るまでの工程を説明する。
最初に、n型又はp型のシリコン（半導体）基板２０表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２１とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２１を形成してもよい。
次いで、シリコン基板２０の活性領域にp型不純物を導入してpウェル２２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜２８となる熱酸化膜を形成する。
続いて、シリコン基板２０の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順に形成し、これらの膜をフォトリソグラフィによりパターニングしてゲート電極２５ａ、２５ｂを形成する。
pウェル２２上には、上記の２つのゲート電極２５ａ、２５ｂが間隔をおいてほぼ平行に配置され、それらのゲート電極２５ａ、２５ｂはワード線の一部を構成する。
次いで、ゲート電極２５ａ、２５ｂをマスクにするイオン注入により、各ゲート電極２５ａ、２５ｂの横のシリコン基板２０にn型不純物を導入し、第１〜第３ソース／ドレインエクステンション２４ａ〜２４ｃを形成する。
その後に、シリコン基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極２５ａ、２５ｂの横に絶縁性サイドウォール２６として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール２６とゲート電極２５ａ、２５ｂをマスクにしながら、シリコン基板２０にn型不純物を再度イオン注入することにより、各ゲート電極２５ａ、２５ｂの側方のシリコン基板２０に第１〜第３ソース／ドレイン領域２３ａ〜２３ｃを形成する。
ここまでの工程により、シリコン基板２０の活性領域には、ゲート絶縁膜２８、ゲート電極２５ａ、２５ｂ、及び第１〜第３ソース／ドレイン領域２３ａ〜２３ｃによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板２０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板２０上に高融点金属シリサイド層２７を形成する。その高融点金属シリサイド層２７はゲート電極２５ａ、２５ｂの表層部分にも形成され、それにより各ゲート電極２５ａ、２５ｂが低抵抗化されることになる。
その後、素子分離絶縁膜２１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、窒化シリコン（SiN）膜２９を厚さ約２０nmに形成する。次いで、この窒化シリコン膜２９の上に、シランガスを使用するプラズマCVD法により酸化シリコン膜３０を厚さ約８０nmに形成し、更にその上にTEOSガスを使用するプラズマCVD法により犠牲酸化シリコン膜を約１０００nmに形成する。そして、その犠牲酸化シリコン膜の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化し、残された酸化シリコン膜３０と窒化シリコン膜２９とを第１層間絶縁膜３１とする。上記のCMPの結果、第１層間絶縁膜３１の厚さは、シリコン基板２０の平坦面上で約７００nmとなる。
次に、フォトリソグラフィにより第１層間絶縁膜３１をパターニングして、第１〜第３ソース／ドレイン領域２３ａ〜２３ｃのそれぞれの上にコンタクトホールを形成する。そして、そのコンタクトホールの内面と第１層間絶縁膜３１の上面に、スパッタ法により厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順にグルー膜として形成する。更に、六フッ化タングステンガスを使用するCVD法により、上記のグルー膜の上にタングステン膜を形成し、そのタングステン膜でコンタクトホールを完全に埋め込む。その後に、第１層間絶縁膜３１上の余分なタングステン膜とグルー膜とをCMP法により研磨して除去し、上記の膜をコンタクトホールの中に第１〜第３導電性プラグ３２ａ〜３２ｃとして残す。これら第１〜第３導電性プラグ３２ａ〜３２ｃは、その下の第１〜第３ソース／ドレイン領域２３ａ〜２３ｃと電気的に接続されることになる。
ところで、その第１〜第３導電性プラグ３２ａ〜３２ｃは、タングステンを主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
そこで、次の工程では、図３（ｂ）に示すように、上記の第１〜第３導電性プラグ３２ａ〜３２ｃを酸化雰囲気から保護するための酸化防止膜３６として、プラズマCVD法により酸窒化シリコン(SiON)膜３６ａと酸化シリコン膜３６ｂとをこの順に形成する。その酸窒化シリコン膜３６ａの厚さは例えば１００nmであり、酸化シリコン膜３６ｂの厚さは約１３０nmである。また、酸化シリコン膜３６ｂの成膜ガスとしてはTEOSが採用される。
次いで、図３（ｃ）に示すように、後述の強誘電体キャパシタの下部電極の結晶性を高め、最終的にはキャパシタ誘電体膜の結晶性を改善するために、スパッタ法により第１アルミナ膜（下地絶縁膜）３７を厚さ約２０nmに形成する。
次に、図４（ａ）に示す断面構造を得るまでの工程について説明する。
まず、スパッタ法により、プラチナ膜を厚さ約１５０nmに形成し、それを第１導電膜４１とする。
次いで、強誘電体膜４２として、PZT膜をスパッタ法により第１導電膜４１上に厚さ約１５０nmに形成する。その強誘電体膜４２の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜４２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜４２を構成してもよい。
続いて、強誘電体膜４２を構成するPZTを酸素含有雰囲気中でRTA(Rapid Thermal Anneal)により結晶化する。そのRTAの条件は、例えば、基板温度７２０℃、処理時間１２０秒、昇温速度１２５℃／秒である。
その後に、強誘電体膜４２の上に、スパッタ法により酸化イリジウム(IrO2)膜を厚さ約２５０nmに形成し、それを第２導電膜４３とする。なお、第２導電膜４３は貴金属膜又は酸化貴金属膜で構成さればよく、上記の酸化イリジウム膜に代えて、イリジウム膜やプラチナ膜等の貴金属膜を第２導電膜４３として形成してもよい。
次いで、図４（ｂ）に示すように、スパッタ法により窒化チタン(TiN)膜を５０nm以下の厚さ、より好ましくは２０〜５０nmの厚さ、更に好ましくは３０nmに形成し、それをマスク材料膜４５とする。なお、マスク材料膜４５は、レジストよりもエッチレートが低い膜であれば特に限定されない。例えば、窒化チタン膜に代えて窒化チタンアルミニウム(TiNAl)膜をマスク材料膜４５として形成してもよい。
その後に、マスク材料膜４５の上にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ上部電極形状の平面形状を有する第１レジストパターン４６を形成する。
次に、図４（ｃ）に示す断面構造を得るまでの工程について説明する。
図１０は、その工程で使用されるICP(Inductively Coupled Plasma)エッチング装置１００の構成図である。
このICPエッチング装置１００は、チャンバ１０６の側壁１０２が石英(SiO2)よりなり、その側壁１０２の周囲には、チャンバ１０６内にプラズマを発生させるためのアンテナコイル１０３が巻かれている。このアンテナコイル１０３には、周波数が例えば１３．５６MHzの第１の高周波電源１０４が接続される。
一方、チャンバの１０６の下部には、シリコン基板２０を載置するために基板載置台１０１が設けれ、チャンバ１０６内のイオン種をシリコン基板２０に引き付けるバイアス用の第２の高周波電源１０５が基板載置台１０１に高周波的に接続される。この第２の高周波電源１０５の周波数は特に限定されないが、本実施形態では４６０kHzとする。
更に、チャンバ１０６には、エッチングガスを導入するためのガス導入口１０６ａと、ガスを排気してチャンバ１０６内を所定の圧力に減圧するためのガス排出口１０６ｂが設けられる。
図４（ｃ）の工程では、このようなICPエッチング装置１００において、ハロゲンガスと不活性ガスとの混合ガスをエッチングガスとして使用しながら、第１レジストパターン４６をマスクにしてマスク材料膜４５をドライエッチングし、エッチングされずに残ったマスク材料膜４５を上部電極形状の補助マスク４５ａとする。本実施形態では、上記のハロゲンガス及び不活性ガスとして、流量が共に８０sccmの塩素ガスとアルゴンガスとを使用する。更に、エッチング条件も特に限定されないが、圧力０．７Pa、第１の高周波電源１０４のパワー５００〜１２００W、及び第２の高周波電源１０５のパワー５０〜４００Wがそのエッチング条件として採用される。
次に、図５（ａ）に示すように、図１０で説明したICPエッチング装置を用いて、補助マスク４５ａと第１レジストパターン４６とをマスクにして第２導電膜４３をエッチングすることにより、該第２導電膜４３を上部電極４３ａにする。
このとき、エッチングされた第２導電膜４３の構成材料、例えば酸化イリジウムが第１レジストパターン４６の側面４６ａに再付着すると、その第１レジストパターン４６を除去した後でも上部電極４３ａ上にその再付着物がフェンス状に残ることになる。
そこで、このエッチングでは、第１レジストパターン４６の側面４６ａが後退するようにエッチングの等方性を高め、上記の再付着物が側面４６ａに付着するのを防止するのが好ましい。そのようなエッチングは、例えば、化学反応によりエッチングの等方性を高めるハロゲンガスを、エッチングのスパッタ要素を担うハロゲンガス中に添加してなるエッチングガスを採用することで行うことができる。本実施形態では、そのハロゲンガスと不活性ガスとしてそれぞれ塩素とアルゴンを使用し、塩素ガスの流量を１０sccm、アルゴンガスの流量を５０sccmとする。これ以外のエッチング条件は特に限定されないが、圧力０．７Pa、第１の高周波電源１０４（図１０参照）のパワー約２１００W、及び第２の高周波電源１０５のパワー１４００Wがその条件として採用される。
このように等方性が高められたエッチングを採用することで、本実施形態では、エッチングの再付着物が残るのを抑制しながら上部電極４３ａを形成することが可能となる。
ところで、このエッチングのマスクとなる補助マスク４５ａは、厚さが約２０〜５０nmと薄いので、補助マスク４５ａのエッチング速度が速いと、上部電極４３ａのパターニングが終了する前に補助マスク４５ａが消失する恐れがある。
このような不都合を回避するため、本実施形態では、図１０に示したチャンバ１０２の側壁を石英（SiO2）で構成し、アルゴンによるスパッタエッチングでその石英から微量の酸素をエッチング雰囲気内に導入し、酸素で補助マスク４５ａの上面を僅かに酸化してそのエッチング速度を低く抑える。
このような利点を効果的に得るには、石英をスパッタエッチングするアルゴンガスの流量を塩素ガスのそれ以上、例えば流量比で６０％以上とするのが好ましい。
次いで、図５（ｂ）に示すように、酸素プラズマを用いるアッシングにより、補助マスク４５ａ上に残存する第１レジストパターン４６を除去する。
これにより補助マスク４５ａの上面が全て露出することになるが、補助マスク４５ａは、上部電極４３ａのパターニングに使用したものであり、これ以降の工程では不要となる。もし、補助マスク４５ａが上部電極４３ａ上に残存していると、酸素含有雰囲気中での処理、例えば後述の強誘電体キャパシタの回復アニールにおいて、TiNよりなる補助マスク４５ａが酸化することになる。こうなると、補助マスク４５ａが絶縁体となってしまうので、補助マスク４５ａの上に導電性プラグを形成しても、上部電極４３ａと導電性プラグとを電気的に接続できなくなり、上部電極４３ａの電圧をコントロールすることができなくなってしまう。
そこで、次の工程では、図５（ｃ）に示すように、濃度が３０wt%の過酸化水素水(H2O2)と濃度が３０wt%の水酸化アンモニウム(NH4OH)溶液との混合溶液よりなるエッチング液にシリコン基板２０を浸すことにより、補助マスク４５ａを常温でウエットエッチングして除去する。なお、上記のエッチング液の混合比は特に限定されないが、本実施形態では過酸化水素水：水酸化アンモニウム溶液：純水＝３：１：１０の混合比を採用する。
また、上記のエッチング液が入れられた槽の内部をポンプで攪拌しながらウエットエッチングを行うことで、補助マスク４５ａを安定して除去することができる。
このようなウエットエッチングの結果、上部電極４３ａ上に有機系のエッチング残渣が残ることがあるので、例えばアッシング装置内において上部電極４３ａの表面を酸素プラズマに曝し、上記のエッチング残渣を除去するのが好ましい。
以上により、上部電極４３ａの清浄面が露出することになる。
次に、図６（ａ）に示すように、キャパシタ誘電体膜形状の第２レジストパターン４７を上部電極４３ａ上に形成し、その第２レジストパターン４７をマスクにしながら強誘電体膜４２をドライエッチングして、残された強誘電体膜４２をキャパシタ誘電体膜４２ａとする。
その後に、第２レジストパターン４７は除去される。
更に、図６（ｂ）に示すように、上部電極４３ａと第１導電膜４１のそれぞれの上に下部電極形状の第３レジストパターン４８を形成する。そして、この第３レジストパターン４８をマスクにして第１導電膜４１をドライエッチングし、エッチング後に残った第１導電膜４１を下部電極４１ａとする。その下部電極４１ａにおいて、キャパシタ誘電体膜４２ａからはみ出た部分はコンタクト領域CRとして機能する。
その後に、第３レジストパターン４８を除去することで、図６（ｃ）に示すように、下部電極４１ａ、キャパシタ誘電体膜４２ａ、及び上部電極４３ａで構成される強誘電体キャパシタQが第１アルミナ膜３７上に形成される。
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、水素等の還元性雰囲気からキャパシタQを保護し、キャパシタ誘電体膜４２ａの劣化を防止するための第２アルミナ膜５０をシリコン基板２０の上側全面に形成する。その第２アルミナ膜５０は、例えばスパッタ法により厚さ約５０nmに形成する。
そして、エッチングやスパッタリング等によってここまでの工程でキャパシタ誘電体膜４２ａが受けたダメージを回復させるため、ファーネス内の酸素１００%の雰囲気中で基板温度６５０℃、処理時間９０分の条件で、キャパシタ誘電体膜４２ａに対して回復アニールを行う。
次に、TEOSガスを反応ガスとするプラズマCVD法により、第２アルミナ膜５０の上に酸化シリコン膜５１を厚さ約１５００nmに形成する。その酸化シリコン膜５１の上面には、キャパシタQを反映した凹凸が形成される。そこで、この凹凸を無くすために、酸化シリコン膜５１の上面をCMP法により研磨して平坦化し、第２アルミナ膜５０の平坦面上での酸化シリコン膜５１の厚さを約１０００nmにする。
その後、この酸化シリコン膜５１の脱水処理として、酸化シリコン膜５１の表面をN2Oプラズマに曝す。このようなN2Oプラズマ処理に代えて、炉の中で酸化シリコン膜５１をアニールして脱水してもよい。
次いで、後の工程で発生する水素や水分からキャパシタQを保護するための第３アルミナ膜５２を、酸化シリコン膜５１の上にスパッタ法により厚さ約５０nmに形成する。更に、この第３アルミナ膜５２の上に、プラズマCVD法で酸化シリコン膜５３を厚さ約２００nmに形成する。
ここまでの工程により、キャパシタQの上には、酸化シリコン膜５１、５３と第３アルミナ膜５２とで構成される第２層間絶縁膜５４が形成されたことになる。
次に、図７（ｂ）に示すように、第２層間絶縁膜５４の上にフォトレジストを塗布し、それを現像することにより、ホール形状の第１、第２窓５５ａ、５５ｂを備えた第４レジストパターン５５を形成する。
そして、上記の第１、第２窓５５ａ、５５ｂを通じて第２層間絶縁膜５４とその下の第２アルミナ膜５０をエッチングすることにより、上部電極４３ａの上に第１ホール５４ａを形成すると共に、下部電極４１ａのコンタクト領域CR上に第２ホール５４ｂを形成する。
この後に、第４レジストパターン５５は除去される。
次いで、図８（ａ）に示すように、第２層間絶縁膜５４の上にフォトレジストを再び塗布し、それを現像して、第１〜第３導電性プラグ３２ａ〜３２ｃのそれぞれの上に第３〜第５窓５７ｃ〜５７ｅを備えた第５レジストパターン５７を形成する。
更に、第３〜第５窓５７ｃ〜５７ｅを通じて第２層間絶縁膜５４、第１、２アルミナ膜３７、５０、及び酸化シリコン膜３６ｂをエッチングすることにより、各導電性プラグ３２ａ〜３２ｃの上に第３〜第５ホール５４ｃ〜５４ｅを形成する。このようなエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸窒化シリコン(SiON)膜３６ａがこのエッチングにおけるストッパ膜となる。
この後に、第５レジストパターン５７は除去される。
次に、図８（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、平行平板プラズマエッチング装置内にシリコン基板２０を入れ、エッチングガスとしてCHF3、Ar、及びO2の混合ガスをそのエッチング装置に供給する。これにより、第３〜第５ホール５４ｃ〜５４ｅの下の酸窒化シリコン(SiON)膜３６ａがエッチングされ、これらのホールに第１〜第３導電性プラグ３２ａ〜３２ｃが露出すると共に、第１、第２ホール５４ａ、５４ｂ内の異物が除去されて、上部電極４３ａと下部電極４１ａの上面が清浄化される。
このように、キャパシタQ上の浅い第１、第２ホール５４ａ、５４ｂを形成する工程とは別の工程において、第１〜第３ソース／ドレイン領域２３ａ〜２３ｃ上の深い第３〜第５ホール５４ｃ〜５４ｅを形成することで、浅い第１ホール５４ａの下の上部電極４３ａがエッチング雰囲気に長時間曝されるのを防ぐことができ、その下のキャパシタ誘電体膜４２ａが劣化するのを抑制することが可能となる。
更に、第１〜第３導電性プラグ３２ａ〜３２ｃは、本工程が終了するまで、酸化防止膜３６を構成する酸窒化シリコン膜３６ａによって覆われているので、各導電性プラグ３２ａ〜３２ｃを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１〜第５ホール５４ａ〜５４ｅの内面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気に各ホール５４ａ〜５４ｅの内面を曝し、その内面をスパッタエッチングする。そのエッチング量は、例えば、酸化シリコン膜の膜厚換算で約１０nmとされる。そして、第１〜第５ホール５４ａ〜５４ｅの内面と第２層間絶縁膜５４の上面とに、スパッタ法によりグルー膜として窒化チタン膜を厚さ約７５nmに形成する。
続いて、CVD法によりグルー膜の上にタングステン膜を形成し、そのタングステン膜で第１〜第５ホール５４ａ〜５４ｅを完全に埋め込む。
その後に、第２層間絶縁膜５４の上面上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール５４ａ〜５４ｅの中に残す。第１、第２ホール５４ａ、５４ｂ内に残されたこれらの膜は、それぞれ上部電極４３ａと下部電極４１ａコンタクト領域CRに電気的に接続される第４、第５導電性プラグ６０ａ、６０ｂとされる。また、第３〜第５ホール５４ｃ〜５４ｅ内に残されたこれらの膜は、第１〜第３導電性プラグ３２ａ〜３２ｃと電気的に接続される第６〜第８導電性プラグ６０ｃ〜６０ｅとされる。
次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜５４と第６〜第８導電性プラグ６０ｃ〜６０ｅのそれぞれの上に、厚さが約６０nmのチタン膜と厚さが約３０nmの窒化チタン膜をこの順にスパッタ法により形成し、これらをバリアメタル層とする。次いで、金属積層膜として、スパッタ法により銅含有アルミニウム膜、チタン膜、及び窒化チタン膜をこの順にそれぞれ厚さ約３６０nm、５nm、７０nmにバリアメタル層上に形成する。
次いで、この金属積層膜の上に、不図示の酸窒化シリコン膜を反射防止膜として形成した後、フォトリソグラフィにより上記の金属積層膜とバリアメタル層とをパターニングして、一層目金属配線６２ａ〜６２ｃと導電性パッド６２ｄとを形成する。
続いて、第３層間絶縁膜６３としてプラズマCVD法により酸化シリコン膜を形成した後、CMP法によりその第３層間絶縁膜６３を平坦化する。その後に、フォトリソグラフィにより第３層間絶縁膜６３をパターニングして導電性パッド６２ｄの上にホールを形成し、そのホール内にタングステン膜を主に構成される第９導電性プラグ６４を形成する。
この後は、２層目〜５層目金属配線や、これらの金属配線の間に層間絶縁膜を形成する工程に移るが、その詳細については省略する。
以上により、本実施形態に係るプレーナ型のFeRAMの基本構造が完成したことになる。
上記したFeRAMの製造方法によれば、図５（ａ）で説明したように、上部電極４３ａに対するエッチングマスクとして、第１レジストパターン４６と、それよりもエッチングレートが低く膜減りし難い補助マスク４５ａとを使用した。その結果、上記のエッチングが終了した後でも、上部電極４３ａの上面の全てが補助マスク４５ａで覆われた状態となるので、上部電極４３ａの上面がエッチングされて予備的事項のような薄厚部が形成されるのを防ぐことができる。
図１１は、上部電極４３ａに対して酸素アニールを行った後、その上部電極４３ａをSEM(Scanning Electron Microscope)で観察して得られた像を元にして描いた平面図である。なお、同図では、比較例として、予備的事項で説明した上部電極７ａのSEM像も併記してある。
図１１に示されるように、比較例では、レジストパターン８（図２（ａ）参照）の縮小に伴って上部電極７ｂの周縁部が膜減りし、薄厚部７ｂが上部電極７ａに形成される。
これに対し、本実施形態では、上部電極４３ａの周縁部が膜減りしなので、上記のような薄厚部が上部電極４３ａに形成されない。
これにより、上部電極４３ａの全ての部分でその厚みを十分に保つことが可能となり、キャパシタQ（図９（ａ）参照）を構成するキャパシタ誘電体膜４２ａに水素等の還元性物質が侵入するのを上部電極４３ａで阻止し易くなる。
更に、予備的事項で説明したような薄厚部が形成されないことで上部電極４３ａの断面形状が安定するので、静電容量等のキャパシタQの電気的特性がセル毎にばらつくのを抑制でき、例えば強誘電体キャパシタQへの印加電圧のマージンを広めることが可能となる。
そして、上記した上部電極４３ａのエッチング（図５（ａ）参照）において、エッチングガス中にハロゲンガスを添加したことで、上記のエッチングの際に第１レジストパターン４６の側面が後退するようになる。これにより、エッチング雰囲気中に放出された上部電極４３ａの構成材料が第１レジストパターン４６の側面に付着するのが防止され、予備的事項で説明したようなエッチングの再付着物が上部電極４３ａに残るのを防ぐことができる。その結果、再付着物によってキャパシタ誘電体膜４２ａや下部電極４１ａにパターン不良が発生するのを防止できると共に、再付着物に起因する第２層間絶縁膜（図７（ａ）参照）のカバレッジの低下を防ぐことができる。
しかも、図５（ａ）に示したように、第１レジストパターン４６と上部電極４３ａとが接するのを補助マスク４５ａによって防いでいるので、キャパシタ誘電体膜４２ａに対する回復アニールのような酸素含有雰囲気に上部電極４３ａを曝しても、上部電極４３ａの上面が荒れることが無い。
これらにより、本実施形態では、薄厚部や表面荒れが無く、平坦化された上面を備えた上部電極４３ａを形成することができる。その結果、上部電極４３ａの上面の荒れや周縁部の膜減りによる歩留まりの低下を回避することができると共に、上部電極４３ａと金属配線６２ｂとの電気的なコンタクトを安定にとることが可能となる。
また、補助マスク４５ａの厚さを５０nm以下と薄くしたので、図５（ｃ）の工程において補助マスク４５ａをウエットエッチングして除去するのが容易となる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板の上に下地絶縁膜を形成する工程と、
前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、
前記第２導電膜の上にマスク材料膜を形成する工程と、
前記マスク材料膜の上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、
前記補助マスクと前記レジストパターンとをマスクにして前記第２導電膜をエッチングすることにより、該第２導電膜を上部電極にする工程と、
前記レジストパターンを除去する工程と、
前記補助マスクを除去する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第２導電膜をエッチングする工程は、前記レジストパターンの側面が後退するエッチング条件で行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記エッチング条件におけるエッチングガスとして、ハロゲンガスと不活性ガスの混合ガスを使用することを特徴とする付記２に記載に半導体装置の製造方法。
（付記４） 前記第２導電膜をエッチングする工程は、チャンバの少なくとも一部に石英が用いられたICP(Inductively Coupled Plasma)エッチング装置を使用して行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記５） 前記石英は、前記チャンバの側壁を構成することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記チャンバ内に、ハロゲンガスと不活性ガスとの混合ガスをエッチングガスとして供給し、該エッチングガスにおいて前記不活性ガスが占める割合を流量比で６０％以上とすることを特徴とする付記４に記載の半導体装置の製造方法。
（付記７） 前記マスク材料膜として、前記レジストパターンよりもエッチレートの低い膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記８） 前記マスク材料膜を５０nm以下の厚さに形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記９） 前記マスク材料膜として、窒化チタン膜、又は窒化チタンアルミニウム膜を使用することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１０） 前記補助マスクを除去する工程は、過酸化水素と水酸化アンモニウムとの混合溶液をエッチング液とするウエットエッチングにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記１１） 前記補助マスクを除去した後に、酸素プラズマに前記上部電極を曝して、該上部電極上の残渣を除去する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１２） 前記キャパシタを構成した後に、酸素雰囲気中で前記キャパシタ誘電体膜をアニールする工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１３） 前記キャパシタを構成した後に、該キャパシタを覆う層間絶縁膜を形成する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１４） 前記第１導電膜をパターニングして前記下部電極にする工程において、該下部電極のコンタクト領域を前記キャパシタ誘電体膜からはみ出して形成すると共に、
前記層間絶縁膜を形成する工程の後に、前記下部電極の前記コンタクト領域上の該層間絶縁膜にホールを形成する工程と、前記下部電極と電気的に接続される導電性プラグを該ホール内に形成する工程とを有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５） 前記第２導電膜として、貴金属膜又は酸化貴金属膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１６） 半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記下地絶縁膜の上に形成され、コンタクト領域を備えた下部電極と、
前記コンタクト領域以外の部分の前記下部電極上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、該キャパシタ誘電体膜と前記下部電極と共にキャパシタを構成し、上面が平坦化された上部電極と、
前記キャパシタを覆い、前記下部電極の前記コンタクト領域上にホールを備えた層間絶縁膜と、
前記ホール内に形成されて前記下部電極と電気的に接続された導電性プラグと、
を有することを特徴とする半導体装置。
（付記１７） 前記上部電極の周縁部が膜減りしていないことを特徴とする付記１６に記載の半導体装置。
図１（ａ）〜（ｃ）は、予備的事項におけるFeRAMの製造途中の断面図（その１）である。 図２（ａ）〜（ｃ）は、予備的事項におけるFeRAMの製造途中の断面図（その２）である。 図３は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。 図４は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。 図５は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。 図６は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。 図７は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。 図８は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。 図９は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その７）である。 図１０は、本発明の実施の形態において使用されるICPエッチング装置の構成図である。 本発明の実施の形態と比較例のそれぞれの上部電極に対して酸素アニールを行い、これらの上部電極をSEMで観察して得られた像を元にして描いた図である。
符号の説明
１、２０…シリコン基板、２…下地絶縁膜、５、４１…第１導電膜、５ａ、４１ａ…下部電極、６、４２…強誘電体膜、６ａ、４２ａ…キャパシタ誘電体膜、７、４３…第２導電膜、７ａ、４３ａ…上部電極、７ｂ…薄厚部、８…レジストパターン、１０…再付着物、１２…キャパシタ保護絶縁膜、１３…層間絶縁膜、２１…素子分離絶縁膜、２２…pウェル、２３ａ〜２３ｃ…第１〜第３ソース／ドレイン領域、２４ａ〜２４ｃ…第１〜第３ソース／ドレインエクステンション、２５ａ、２５ｂ…ゲート電極、２６…絶縁性サイドウォール、２７…高融点金属シリサイド層、２８…ゲート絶縁膜、２９…窒化シリコン膜、３０…酸化シリコン膜、３１…第１層間絶縁膜、３２ａ〜３２ｃ…第１〜第３導電性プラグ、３６…酸化防止膜、３６ａ…酸窒化シリコン膜、３６ｂ…酸化シリコン膜、３７…第１アルミナ膜、４５…マスク材料膜、４５ａ…補助マスク、４６…第１レジストパターン、４７…第２レジストパターン、４８…第３レジストパターン、５０…第２アルミナ膜、５１…酸化シリコン膜、５２…第３アルミナ膜、５３…酸化シリコン膜、５４…第２層間絶縁膜、５４ａ〜５４ｄ…第１〜第５ホール、５５…第４レジストパターン、５５ａ、５５ｂ…第１、第２窓、５７…第５レジストパターン、５７ｃ〜５７ｄ…第３〜第５窓、６０ａ〜６０ｅ…第４〜第８導電性プラグ、６２ａ〜６２ｃ…一層目金属配線、６２ｄ…導電性パッド、６４…第９導電性プラグ、１００…ICPエッチング装置、１０１…基板載置台、１０２…側壁、１０３…アンテナコイル、１０４…第１の高周波電源、１０５…第２の高周波電源、１０６…チャンバ。

Claims (10)

  1. 半導体基板の上に下地絶縁膜を形成する工程と、
    前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、
    前記第２導電膜の上にマスク材料膜を形成する工程と、
    前記マスク材料膜の上にレジストパターンを形成する工程と、
    前記レジストパターンをマスクにして前記マスク材料膜をエッチングすることにより、該マスク材料膜を補助マスクにする工程と、
    前記補助マスクと前記レジストパターンとをマスクにして前記第２導電膜をエッチングすることにより、該第２導電膜を上部電極にする工程と、
    前記レジストパターンを除去する工程と、
    前記補助マスクを除去する工程と、
    前記強誘電体膜をパターニングしてキャパシタ誘電体膜にする工程と、
    前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第２導電膜をエッチングする工程は、前記レジストパターンの側面が後退するエッチング条件で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記エッチング条件におけるエッチングガスとして、ハロゲンガスと不活性ガスの混合ガスを使用することを特徴とする請求項２に記載に半導体装置の製造方法。
  4. 前記第２導電膜をエッチングする工程は、チャンバの少なくとも一部に石英が用いられたICP(Inductively Coupled Plasma)エッチング装置を使用して行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記チャンバ内に、ハロゲンガスと不活性ガスとの混合ガスをエッチングガスとして供給し、該エッチングガスにおいて前記不活性ガスが占める割合を流量比で６０％以上とすることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記マスク材料膜を５０nm以下の厚さに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記マスク材料膜として、窒化チタン膜、又は窒化チタンアルミニウム膜を使用することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記補助マスクを除去する工程は、過酸化水素と水酸化アンモニウムとの混合溶液をエッチング液とするウエットエッチングにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記補助マスクを除去した後に、酸素プラズマに前記上部電極を曝して、該上部電極上の残渣を除去する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 半導体基板と、
    前記半導体基板の上に形成された下地絶縁膜と、
    前記下地絶縁膜の上に形成され、コンタクト領域を備えた下部電極と、
    前記コンタクト領域以外の部分の前記下部電極上に形成されたキャパシタ誘電体膜と、
    前記キャパシタ誘電体膜上に形成され、該キャパシタ誘電体膜と前記下部電極と共にキャパシタを構成し、上面が平坦化された上部電極と、
    前記キャパシタを覆い、前記下部電極の前記コンタクト領域上にホールを備えた層間絶縁膜と、
    前記ホール内に形成されて前記下部電極と電気的に接続された導電性プラグと、
    を有することを特徴とする半導体装置。
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