JP2001067891A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】一旦使用することになった冗長メモリセルに不
良が生じた場合でも、未使用の正常な冗長メモリセルに
置き換え直すことを可能にして、歩留まりを向上させる
ことができる半導体記憶装置を提供する。 【解決手段】データを記憶するために通常使用されるメ
モリセルに対応するワード線ＷＬ０〜ＷＬｉと、このワ
ード線を、データを記憶するために使用できないとき、
ワード線の代わりに使用される冗長メモリセルに対応す
る冗長ワード線ＲＷＬ０〜ＲＷＬｊとを有する。そし
て、冗長制御回路１４により、外部から入力されるアド
レス信号に基づくワード線がデータを記憶するために使
用できないとき、ワード線の代わりに冗長ワード線を使
用するように設定される。さらに、設定された冗長ワー
ド線がデータを記憶するために使用できないとき、この
冗長ワード線はディスエイブルヒューズ回路４３により
使用不可能にされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関するものであり、特に冗長回路を有する半導体記憶
装置に関するものである。

【０００２】

【従来の技術】従来の半導体記憶装置に用いられている
冗長回路について説明する。

【０００３】図１８は、従来の冗長回路の構成を示すブ
ロック図である。

【０００４】この冗長回路は、ヒューズラッチ回路１０
１、イネーブルヒューズラッチ回路１０２、比較回路１
０３、及び論理回路１０４から構成されている。ヒュー
ズラッチ回路１０１と比較回路１０３は、メモリセルに
対応する１本のワード線を選択する際に必要なアドレス
の数だけ用意されている。イネーブルヒューズラッチ回
路１０２は、イネーブルヒューズ用のヒューズラッチ回
路であり、これらヒューズラッチ回路１０１及び比較回
路１０３に１つずつ用意されている。

【０００５】また、比較回路１０３には、アドレス信号
Ａ０、Ａ１、…、Ａｎのそれぞれに対応するヒューズラ
ッチ回路１０１の出力信号が入力される。論理回路１０
４には、各比較回路１０３の出力信号とイネーブルヒュ
ーズラッチ回路１０２の出力信号が入力される。論理回
路１０４からは、これらの論理合成の結果が冗長メモリ
セルに対応する冗長ワード線の活性化信号RWLEjとして
出力される。そして、この冗長ワード線の活性化信号RW
LEjがＶccレベルとなったときに、冗長メモリセルが活
性化される。

【０００６】図１９に前記ヒューズラッチ回路１０１の
回路図を示す。

【０００７】このヒューズラッチ回路１０１では、図５
に示すような初期シーケンスをパワーオンの際に行うこ
とにより、ヒューズＦ１０１が切断されていない場合
は、第１出力端に基準電圧Ｖssレベル、第２出力端には
電源電圧Ｖccレベルが出力される。一方、ヒューズＦ１
０１が切断されている場合は、第１出力端にＶccレベ
ル、第２出力端にはＶssレベルが出力される。いずれの
場合にもパワーオフしない限り、この状態が保持され
る。前記イネーブルヒューズラッチ回路１０２も図１９
に示すように構成されており、その第１出力端からは信
号FENBLjが出力される。

【０００８】図２０に前記比較回路１０３の回路図を示
す。

【０００９】この比較回路１０３では、ヒューズラッチ
回路１０１の第１出力端がＶssレベル、第２出力端がＶ
ccレベルの場合、すなわちヒューズラッチ回路のヒュー
ズＦ１０１が切断されていない場合には、転送ゲート回
路ＴＧ１０１が非活性化され、クロックドインバータ回
路ＣＶ１０１が活性化される。この結果、比較回路１０
３からは、常にアドレス信号Ａｎの反転状態が比較結果
信号FCOMPnjとして出力される。

【００１０】一方、ヒューズラッチ回路の第１出力端が
Ｖccレベル、第２出力端がＶssレベルの場合、すなわち
前記ヒューズラッチ回路のヒューズが切断されている場
合には、転送ゲート回路ＴＧ１０１が活性化され、クロ
ックドインバータ回路ＣＶ１０１が非活性化される。こ
の結果、アドレス信号Ａｎがそのまま比較結果信号FCOM
Pnjとして出力される。つまり、アドレス信号Ａ０、Ａ
１、…、Ａｎに対応するヒューズラッチ回路１０１のヒ
ューズＦ１０１が切断されていない場合には、アドレス
信号がＶssレベルのときに比較結果信号FCOMPnjがＶcc
レベルとなり、ヒューズＦ１０１が切断されている場合
には、アドレス信号がＶccレベルのときに比較結果信号
がＶccレベルとなる。

【００１１】図２１に前記論理回路１０４の回路図を示
す。

【００１２】この論理回路１０４は、多入力端を持つＮ
ＡＮＤ回路ＮＤ１０１と、前記ＮＡＮＤ回路の出力端に
接続されたインバータ回路ＩＶ１０４から構成される。
このインバータ回路ＩＶ１０４の出力端からは、冗長メ
モリセルに対応する冗長ワード線の活性化信号RWLEjが
出力される。前記ＮＡＮＤ回路ＮＤ１０１には、冗長メ
モリセルに対応する１本の冗長ワード線を選択する際に
必要なアドレス数に１を加えた数の入力端があり、前記
アドレス数分ある比較回路の比較結果信号FCOMP0j〜FCO
MPnjと、前記イネーブルヒューズラッチ回路１０２の出
力信号FENBLjが入力される。そして、全ての入力端にＶ
ccレベルが入力されたときのみ、前記論理回路１０４の
冗長ワード線の活性化信号RWLEjはＶccレベルとなる。

【００１３】例えば、ＤＲＡＭにおいて１本のワード線
を選択するのに必要なアドレスが４ビット（Ａ０、Ａ
１、Ａ２、Ａ３）であり、不良メモリセルに対応するワ
ード線のアドレスがＡ０＝Ｖcc、Ａ１＝Ｖss、Ａ２＝Ｖ
ss、Ａ３＝Ｖccであるとする。この場合、不良メモリセ
ルを冗長ワード線に置き換える場合には、その冗長ワー
ド線に対応するヒューズセット中のイネーブル用ヒュー
ズを切断するとともに、４つのアドレス用ヒューズのう
ち、Ａ０とＡ３に対応するものを切断する。すなわち、
イネーブルヒューズラッチ回路１０２ではヒューズが切
断されているので、常に第１出力端にＶccレベルが保持
される。Ａ１、Ａ２に対応する比較回路１０３では、対
応するヒューズラッチ回路１０１のヒューズが切断され
ていないので、アドレスがＶssレベルの場合に比較結果
信号FCOMPnjがＶccレベルになる。Ａ０、Ａ３に対応す
る比較回路１０３では、対応するヒューズラッチ回路１
０１のヒューズが切断されているので、アドレスがＶcc
レベルの場合に比較結果信号がＶccレベルになる。

【００１４】これにより、ヒューズ切断以降は、不良ワ
ード線のアドレス信号（Ａ０＝Ｖcc、Ａ１＝Ｖss、Ａ２
＝Ｖss、Ａ３＝Ｖcc）を入力した場合のみ、前記ＮＡＮ
Ｄ回路ＮＤ１０１の入力全てがＶccレベルで揃う。この
結果、前記論理回路１０４から出力される冗長ワード線
の活性化信号RWLEjがＶccレベルとなって、冗長ワード
線が活性化される。

【００１５】このように冗長ワード線を使用する場合、
置き換えるべき不良ワード線のアドレス情報はヒューズ
を切断することにより永久に保持される。このため、一
旦、ヒューズが切断され使用が決まった冗長ワード線
は、一義的に対応する不良ワード線と結びつき、それ以
降は対応する不良ワード線を選択するアドレス信号が入
力されたときのみ活性化されることになる。

【００１６】

【発明が解決しようとする課題】この冗長メモリセルの
使用に際しては、置き換えを行う前に予め冗長メモリセ
ル自体のテストを行い、そこに不良がないことを確認し
た上でヒューズを切り、不良メモリセルとの置き換えを
行うのが通常である。

【００１７】しかしながら、冗長メモリセルの中に不良
のメモリセルが含まれていることもあり、そのような場
合を考慮すると、そのチップが最終的に良品か不良品か
決着が付くまでは、誤って前記テストで不良だった冗長
メモリセルを使ってしまうことがないように、冗長メモ
リセルのテスト結果を保持しておかなければならないと
いう問題がある。

【００１８】また、正常な冗長メモリセルを選んで置き
換えを行うので、通常置き換え後に不良は出ないはずで
ある。しかし、前述したように、実際には不良メモリセ
ルと置き換えた後に、テストでは正常だった冗長メモリ
セルが様々なテストを経るうち不良のメモリセルとなる
こともある。このため、せっかく不良メモリセルを冗長
メモリセルに置き換えたにも係わらず、最終的にはその
チップが不良品となり、歩留まりを下げることもあり得
る。

【００１９】こうした冗長メモリセルへの置き換えを行
ったにも係わらず、最終的に不良品となってしまうチッ
プの中には、他の未使用の冗長メモリセルが残っている
こともしばしばあるが、前記のような従来の冗長回路で
は、ヒューズを切断し、一旦不良メモリセルと冗長メモ
リセルとの結びつきが決まってしまうと、別の冗長メモ
リセルに置き換え直すことはできない。したがって、結
局は未使用の冗長メモリセルを使い切らないまま不良品
となり、歩留まりを下げてしまうという問題がある。

【００２０】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、これまでの冗長回路に冗長メモリセル
の使用を不可能にする機能を追加することにより、予め
行った冗長メモリセルのテスト結果を冗長回路自体に記
憶させることができ、さらに一旦使用することになった
冗長メモリセルに不良が生じた場合でも、そのメモリセ
ルを使用不可能にし、未使用の正常な冗長メモリセルに
置き換え直すことを可能にして、歩留まりを向上させる
ことができる半導体記憶装置を提供することを目的とす
る。

【００２１】

【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体記憶装置は、データを記憶す
るために通常使用されるエレメントと、前記エレメント
が不良エレメントである場合に、代わりに使用される予
備エレメントと、プログラム可能な読み出し専用記憶部
に記憶されるアドレスと外部から入力されるアドレスの
比較結果に応じて、前記エレメントと前記予備エレメン
トのいずれを使用するかを選択する冗長制御回路とを具
備し、前記冗長制御回路が、前記予備エレメントを使用
不可能にする機能を有することを特徴とする。

【００２２】このように構成された半導体記憶装置で
は、冗長回路に予備エレメントの使用を不可能にする機
能を追加することにより、予め行った冗長メモリセルの
テスト結果を冗長回路自体に記憶させることができ、さ
らに一旦使用することになった予備エレメントに不良が
生じた場合でも、その予備エレメントを使用不可能に
し、未使用の正常な予備エレメントに置き換え直すこと
を可能にして、歩留まりを向上させることができる。

【００２３】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。

【００２４】［第１の実施の形態］図１は、この発明の
第１の実施の形態の半導体記憶装置の構成を示すブロッ
ク図である。

【００２５】図１に示すように、外部よりアドレス信号
が入力されるアドレスバッファ１１は、行デコーダ１
２、列デコーダ１３、及び冗長制御回路１４にそれぞれ
接続されている。前記行デコーダ１２は、ワード線を立
ち上げるワード線ドライバ１５に接続され、前記列デコ
ーダ１３はＩ／Ｏゲート１６にそれぞれ接続されてい
る。また、前記冗長制御回路１４は、ワード線を立ち上
げる前記ワード線ドライバ１５、冗長ワード線を立ち上
げる冗長ワード線ドライバ１７にそれぞれ接続されてい
る。

【００２６】また、メモリセル部は、通常用いられるメ
モリセルが配列されたメモリセルアレイ１８、前記メモ
リセルが不良の場合に置き換えるために設けられた冗長
メモリセルが配列された冗長メモリセルアレイ１９、セ
ンスアンプ２０、Ｉ／Ｏゲート１６を有し構成されてい
る。メモリセルアレイ１８内のメモリセルには、ワード
線ＷＬ０、ＷＬ１、…、ＷＬｉが接続され、冗長メモリ
セルアレイ１９内のメモリセルには冗長ワード線ＲＷＬ
０、ＲＷＬ１、…、ＲＷＬｊが接続されている。また、
前記Ｉ／Ｏゲート１６には、データの入力時に用いられ
る入力バッファ２１、及びデータの出力時に用いられる
出力バッファ２２が接続されている。

【００２７】次に、このように構成された前記半導体記
憶装置の動作について説明する。

【００２８】前記アドレスバッファ１１は、外部から入
力されたアドレス信号を一時的に記憶し、前記行デコー
ダ１２、列デコーダ１３、及び冗長制御回路１４に出力
する。行デコーダ１２は、入力されたアドレス信号に基
づいてワード線を選択し、このワード線を選択するため
のワード線選択信号をワード線ドライバ１５に出力す
る。列デコーダ１３は、入力されたアドレス信号に基づ
いてカラムセレクトライン（ＣＳＬ）を選択し、このカ
ラムセレクトライン（ＣＳＬ）を選択するカラム選択信
号をＩ／Ｏゲート１６に出力する。

【００２９】前記冗長制御回路１４では、入力されたア
ドレス信号とヒューズによりプログラムされたアドレス
とが比較され、比較結果に応じた選択信号を出力する。
この選択信号は、ワード線ドライバ１５、冗長ワード線
ドライバ１７のそれぞれに入力され、ワード線ドライバ
１５あるいは冗長ワード線ドライバ１７のいずれかを活
性化する。これにより、ワード線あるいは冗長ワード線
のいずれかが立ち上げられる。この冗長制御回路１４に
ついては後で詳述する。

【００３０】また、書き込みでは前記入力バッファ２２
から入力されたデータがＩ／Ｏゲート１６を介してメモ
リセルあるいは冗長メモリセルに書き込まれる。読み出
しでは、メモリセルあるいは冗長メモリセルより読み出
されたデータが前記出力バッファ２２から出力される。

【００３１】次に、半導体記憶装置に設けられた前記冗
長制御回路１４について説明する。

【００３２】図２は、前記冗長制御回路の構成を示す回
路図である。

【００３３】この冗長制御回路１４は、アドレス信号に
基づいて活性化する冗長ワード線ＲＷＬ０、ＲＷＬ１、
…、ＲＷＬｊをそれぞれ選択する冗長ワード線選択回路
31-0、31-1、…、31-jと、この冗長ワード線選択回路か
ら出力される信号より正規のワード線ＷＬ０、ＷＬ１、
…、ＷＬｉを立ち上げるか否かを選択するＮＯＲ回路３
２とを有している。

【００３４】外部から入力されるアドレス信号をＡ０、
Ａ１、Ａ２、…、Ａｎとする。前記冗長ワード線選択回
路31-0〜31-jは、冗長ワード線ＲＷＬ０〜ＲＷＬｊの１
つのラインに対応して１個ずつ設けられている。なおこ
こでは、１つの冗長ワード線選択回路に、１ラインの冗
長ワード線が設けられている場合を説明するが、１つの
冗長ワード線選択回路に、複数の冗長ワード線が設けら
れている場合でも同様である。

【００３５】アドレス信号Ａ０〜Ａｎが入力される冗長
ワード線選択回路31-0は、アドレス信号に基づいて冗長
ワード線ＲＷＬ０を活性化するか否を選択し、信号ＲＷ
ＬＥ０を出力する。アドレス信号Ａ０〜Ａｎが入力され
る冗長ワード線選択回路31-1は、アドレス信号に基づい
て冗長ワード線ＲＷＬ１を活性化するか否を選択し、信
号ＲＷＬＥ１を出力する。同様に、冗長ワード線選択回
路31-2〜31-jも前述と同様の処理を行い、信号ＲＷＬＥ
２〜ＲＷＬＥｊをそれぞれ出力する。ここでは、信号Ｒ
ＷＬＥ１〜ＲＷＬＥｊは、活性化するとき“Ｈ”（Ｖcc
レベル）、活性化しないとき“Ｌ”（Ｖssレベル）とな
るものとする。

【００３６】さらに、信号ＲＷＬＥ０〜ＲＷＬＥｊは、
ＮＯＲ回路３２の入力端にそれぞれ入される。ＮＯＲ回
路３２は、信号ＲＷＬＥ０〜ＲＷＬＥｊが全て“Ｌ”の
とき、すなわち冗長ワード線がいずれも活性化されない
とき、信号ＮＷＬＥ＝“Ｈ”をワード線ドライバ１５に
出力する。信号ＮＷＬＥが“Ｈ”のとき、正規のワード
線がイネーブルになる。

【００３７】次に、冗長制御回路内１４の前記冗長ワー
ド線選択回路の詳細について説明する。

【００３８】図３は、前記冗長ワード線選択回路の構成
を示すブロック図である。

【００３９】この冗長ワード線選択回路31-0〜31-jは、
それぞれヒューズラッチ回路41-0、41-1、…、41-n、イ
ネーブルヒューズラッチ回路４２、ディスエイブルヒュ
ーズラッチ回路４３、比較回路44-0、44-1、…、44-n、
及び論理回路４５から構成される。

【００４０】前記ヒューズラッチ回路41-0〜41-nと前記
比較回路44-0〜44-nは、前記アドレス信号Ａ０〜Ａｎの
ビット数と同じ数だけ用意されている。

【００４１】前記比較回路44-0の第１入力端にはアドレ
スＡ０が入力され、その第２入力端にはアドレスＡ０に
対応するヒューズラッチ回路41-0の出力信号が入力され
る。同様に、比較回路44-1〜44-nの第１入力端にはアド
レスＡ１〜Ａｎがそれぞれ入力され、それらの第２入力
端にはアドレスＡ１〜Ａｎに対応するヒューズラッチ回
路44-1〜44-nの出力信号がそれぞれ入力される。

【００４２】前記論理回路４５には、比較回路44-0〜44
-nのそれぞれの出力信号、イネーブルヒューズラッチ回
路４２の出力信号、及びディスエイブルヒューズラッチ
回路４３の出力信号がそれぞれ入力される。そして、入
力された信号の論理合成を行い、冗長ワード線ＲＷＬ０
〜ＲＷＬｊの活性化の有無を指示する信号ＲＷＬＥ０〜
ＲＷＬＥｊをそれぞれ出力する。そして、この冗長ワー
ド線の活性化信号が“Ｈ”レベルとなったとき、その冗
長ワード線が活性化される。

【００４３】次に、冗長ワード線選択回路内の前記ヒュ
ーズラッチ回路の詳細について説明する。

【００４４】図４は、前記ヒューズラッチ回路の構成を
示す回路図である。

【００４５】前記ヒューズラッチ回路41-0、41-1、…、
41-nは、それぞれ図４に示すように、一方の端子に基準
電圧Ｖssが供給されたヒューズＦ１と、ゲートにセット
信号FSET、ソースにヒューズＦ１の他方の端子が接続さ
れたｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳトラ
ンジスタ）ＮＴ１と、ゲートにリセット信号bFRST、ソ
ースに電源電圧Ｖccが供給され、ドレインに前記ｎＭＯ
ＳトランジスタＮＴ１のドレインが接続されたｐチャネ
ルＭＯＳトランジスタ（以下ｐＭＯＳトランジスタ）Ｐ
Ｔ１と、入力端に前記ｎＭＯＳトランジスタＮＴ１とｐ
ＭＯＳトランジスタＰＴ１との接続点が接続されたイン
バータ回路ＩＶ１と、入力端に前記インバータ回路ＩＶ
１の出力端が接続され、出力端に前記インバータ回路Ｉ
Ｖ１の入力端が接続されたインバータ回路ＩＶ２と、入
力端に前記インバータ回路ＩＶ１の出力端が接続され、
出力端をこのヒューズラッチ回路の第１出力端とするイ
ンバータ回路ＩＶ３から構成される。インバータ回路Ｉ
Ｖ１の出力端は、このヒューズラッチ回路の第２出力端
となる。そして、第１の出力端からは信号FLATnjが出力
され、第２の出力端からは信号bFLATnjが出力される。
前記ヒューズＦ１は、プログラム可能な読み出し専用記
憶装置であり、具体的には電気的に回路状態（接続また
は遮断）を変更できる電気フューズ、あるいはレーザな
どにより回路切断が可能なレーザヒューズ、あるいはＥ
ＥＰＲＯＭなどからなっている。

【００４６】これらヒューズラッチ回路41-0〜41-nは、
図５に示すような初期シーケンスをパワーオンの際に行
うことにより、ヒューズＦ１が切断されていない場合
は、第１出力端にＶssレベルを出力し、第２出力端には
Ｖccレベルを出力する。ヒューズＦ１が切断されている
場合は、第１出力端にＶccレベルを出力し、第２出力端
にはＶssレベルを出力する。いずれの場合にもパワーオ
フしない限り、この状態が保持される。

【００４７】また、イネーブルヒューズラッチ回路４２
は、図６に示すように、前記ヒューズラッチ回路と同様
に構成されており、第１出力端からは信号FENBLjが出力
される。なお、第２出力端からは出力を取らない。

【００４８】次に、冗長ワード線選択回路内の前記ディ
スエイブルヒューズラッチ回路４３の詳細について説明
する。

【００４９】図７は、前記ディスエイブルヒューズラッ
チ回路の構成を示す回路図である。

【００５０】前記ディスエイブルヒューズラッチ回路４
３は、図７に示すように、一方の端子に基準電圧Ｖssが
供給されたヒューズＦ２と、ゲートにセット信号FSET、
ソースにヒューズＦ２の他方の端子が接続されたｎＭＯ
ＳトランジスタＮＴ２と、ゲートにリセット信号bFRS
T、ソースに電源電圧Ｖccが供給され、ドレインに前記
ｎＭＯＳトランジスタＮＴ２のドレインが接続されたｐ
ＭＯＳトランジスタＰＴ２と、入力端に前記ｎＭＯＳト
ランジスタＮＴ２とｐＭＯＳトランジスタＰＴ２との接
点が接続されたインバータ回路ＩＶ４と、入力端に前記
インバータ回路ＩＶ４の出力端が接続され、出力端に前
記インバータ回路ＩＶ４の入力端が接続されたインバー
タ回路ＩＶ５から構成される。そして、インバータ回路
ＩＶ４の出力端は、このディスエイブルヒューズラッチ
回路の出力端となる。この出力端からは信号bFDISjが出
力される。

【００５１】前記ディスエイブルヒューズラッチ回路４
３は、アドレス用の前記ヒューズラッチ回路41-0〜41-
n、またはイネーブル用の前記イネーブルヒューズラッ
チ回路４２からインバータ回路ＩＶ３を外した構成であ
る。このディスエイブルヒューズラッチ回路４３の出力
信号は、前記ヒューズラッチ回路の第２出力端からの出
力信号と同様である。よって、ヒューズＦ２が切断され
ていない場合はＶccレベル、ヒューズＦ２が切断されて
いる場合はＶssレベルが出力される。

【００５２】次に、冗長ワード線選択回路内の前記比較
回路の詳細について説明する。

【００５３】図８は、前記比較回路の構成を示す回路図
である。

【００５４】前記比較回路44-0〜44-nは、それぞれ図８
に示すように、電流通路の一端にアドレス信号が入力さ
れ、ｐＭＯＳトランジスタ側のゲートには前記ヒューズ
ラッチ回路の第２出力端の出力信号bFLATnj、ｎＭＯＳ
トランジスタ側のゲートには前記ヒューズラッチ回路の
第１出力端の出力信号FLATnjが入力される転送ゲート回
路ＴＧ１と、入力端にアドレス信号、出力端に前記転送
ゲート回路の電流通路の他端が接続されたクロックドイ
ンバータ回路ＣＶ１から構成される。

【００５５】前記クロックドインバータ回路ＣＶ１の回
路構成を図９に示す。このクロックドインバータ回路Ｃ
Ｖ１では、ｐＭＯＳトランジスタＰＴ３のクロックゲー
トに前記ヒューズラッチ回路の第１出力端の出力信号FL
ATnjが入力され、ｎＭＯＳトランジスタＮＴ３のクロッ
クゲートには前記ヒューズラッチ回路の第２出力端の出
力信号bFLATnjが入力される。さらに、ｐＭＯＳトラン
ジスタＰＴ４とｎＭＯＳトランジスタＮＴ４からなるイ
ンバータ回路の入力端にはアドレス信号が入力される。
そして、転送ゲート回路ＴＧ１の出力端とクロックドイ
ンバータ回路ＣＶ１の出力端の接続点からは比較結果を
示す信号FCOMPnjが出力される。

【００５６】前記比較回路では、ヒューズラッチ回路の
第１出力端がＶssレベルで第２出力端がＶccレベルの場
合、すなわちヒューズラッチ回路のヒューズＦ１が切断
されていない場合には、転送ゲート回路ＴＧ１が非活性
化され、クロックドインバータ回路ＣＶ１が活性化され
て、常にアドレス信号の反転状態が比較結果信号FCOMPn
jとして出力される。

【００５７】一方、前記ヒューズラッチ回路の第１出力
端がＶccレベルで第２出力端がＶssレベルの場合、すな
わち前記ヒューズラッチ回路のヒューズＦ１が切断され
ている場合には、転送ゲート回路ＴＧ１が活性化され、
クロックドインバータ回路ＣＶ１が非活性化されて、常
にアドレス信号がそのまま比較結果信号FCOMPnjとして
出力される。

【００５８】つまり、アドレス信号Ａ０〜Ａｎのそれぞ
れに対応するヒューズラッチ回路41-0〜41-nでは、前記
のヒューズＦ１が切断されていない場合には、アドレス
信号がＶssレベルのときに比較結果信号FCOMPnjがＶcc
レベルとなり、ヒューズが切断されている場合には、ア
ドレス信号がＶccレベルのときに比較結果信号FCOMPnj
がＶccレベルとなる。

【００５９】次に、冗長ワード線選択回路内の前記論理
回路の詳細について説明する。

【００６０】図１０は、前記論理回路の構成を示す回路
図である。

【００６１】前記論理回路４５は、図１０に示すよう
に、複数の入力端を有するＮＡＮＤ回路ＮＤ１と、入力
端が前記ＮＡＮＤ回路ＮＤ１の出力端に接続され、出力
端が冗長ワード線の活性化を指示する信号RWLEjとなる
インバータ回路ＩＶ６から構成される。

【００６２】前記ＮＡＮＤ回路ＮＤ１には、１本のワー
ド線を選択する際に必要なアドレス数に２を加えた数の
入力端があり、前記アドレス数分ある比較回路44-0〜44
-nの比較結果信号FCOMP0j〜FCOMPnjと、前記イネーブル
ヒューズラッチ回路４２の出力信号FENBLjと、前記ディ
スエイブルヒューズラッチ回路４３の出力信号bFDISjと
が入力される。ＮＡＮＤ回路ＮＤ１に入力されるこれら
の信号が全てにＶccレベルであるときのみ、前記論理回
路から出力される冗長ワード線の活性化を指示する信号
RWLEjはＶccレベルとなる。

【００６３】このように構成された冗長制御回路１４の
動作を説明する。

【００６４】前記冗長制御回路１４では、冗長ワード線
選択回路内のディスエイブルヒューズラッチ回路４３の
出力信号bFDISjが、論理回路を構成するＮＡＮＤ回路Ｎ
Ｄ１の入力端に入力される。このため、ディスエイブル
ヒューズラッチ回路４３のヒューズＦ２が切断されてい
ない場合、すなわち出力信号bFDISjとしてＶccレベルが
出力されている場合、冗長制御回路１４は、図１８に示
す従来の回路と全く同じ動作をすることになる。

【００６５】しかし、一旦、ヒューズＦ２が切断される
と、すなわち常に出力信号bFDISjとしてＶssレベルが出
力される状態になると、他のヒューズラッチ回路の状態
やアドレス信号の状態に係わらず、論理回路４５の出力
信号RWLEj、すなわち冗長ワード線の活性化を指示する
信号は常にＶssレベルとなる。この結果、ヒューズＦ２
が切断されたディスエイブルヒューズラッチ回路４３を
有する冗長ワード線選択回路（ヒューズセット）に対応
する冗長ワード線は、もはや２度と使用できなくなる。

【００６６】以上により、通常はこのディスエイブルヒ
ューズラッチ回路４３のヒューズＦ２を切断しないが、
置き換えに使用した冗長メモリセルが不良状態となった
ときに、この冗長メモリセルに対応するディスエイブル
ヒューズラッチ回路４３のヒューズＦ２を切断する。こ
うして不良の冗長メモリセルを使用不可能にした上で、
改めて本来置き換えを行わなければならない不良メモリ
セルを、別の未使用の冗長メモリセルに置き換える。こ
のような置き換えを行うことにより、前記半導体記憶装
置の歩留まりを向上させることができる。

【００６７】また、置き換えを行う前の冗長メモリセル
のテストにより不良であることがわかったときに、不良
の冗長メモリセルに対応するディスエイブルヒューズラ
ッチ回路４３のヒューズＦ２を切断し、この不良の冗長
メモリセルを２度と使用できなくする。このように冗長
制御回路自体にテスト結果を記憶させることにより、テ
スト結果を外部に記憶させておく必要がなくなり、作業
効率を向上させることができる。

【００６８】以上説明したようにこの第１の実施の形態
によれば、冗長回路に冗長メモリセルの使用を不可能に
する機能を追加することにより、冗長回路自体にテスト
結果を記憶させることができ、さらに一旦使用すること
になった冗長メモリセルに不良が生じた場合でも、その
メモリセルを使用不可能にし、未使用の正常な冗長メモ
リセルに置き換え直すことを可能にして、歩留まりを向
上させることができる半導体記憶装置を提供することが
可能である。

【００６９】なお、前記第１の実施の形態では、冗長メ
モリセルに対応する冗長ワード線を使用不可能にする場
合を説明したが、冗長メモリセルに対応する冗長ビット
線対に対しても同様の手法にて使用不可能にすることが
できる。

【００７０】次に、前記第１の実施の形態の変形例とし
て、アドレス信号が供給される比較回路の入力部の前段
に、インバータ回路を追加してアドレス信号が供給され
る信号線（アドレス）から見た容量が一定になるような
回路構成としてもよい。その他の構成は、前記第１の実
施の形態と同様である。

【００７１】図１１に示すように、各冗長メモリセルを
選択するための冗長ワード線ＲＷＬ０〜ＲＷＬｊごとに
対応するヒューズセット０〜ヒューズセットｊが存在
し、アドレスＡ０〜Ａｎがそれぞれのヒューズセットに
入力される方式の場合、ヒューズＦ１を切断するかまた
は切断しないか（転送ゲート回路ＴＧ１が活性化または
クロックドインバータＣＶ１が活性化）で、アドレス線
から見た容量は異なる。すなわち、転送ゲート回路ＴＧ
１が活性化されているときは、その後段の多数の入力端
を持つＮＡＮＤ回路ＮＤ１のゲート容量も付加される。

【００７２】このような容量の変化は、アドレス線が接
続される個所が１つであるならば、実質的に気にならな
いはずである。しかし、この方式のように複数個所に１
本のアドレス線が接続されているときは、１個所での容
量の変化が小さくても、複数個所ではそれらを合わせた
ものとなるため、無視できなくなる。

【００７３】例えば、アドレス線が接続される個所が１
つであるとして、クロックドインバータ回路ＣＶ１が活
性化されている場合にはアドレス線に付加される容量が
１０ｆＦ、一方、転送ゲート回路ＴＧ１が活性化されて
いる場合にはその後段のゲート容量５ｆＦも加算されて
計１５ｆＦであるとする。

【００７４】この場合、一個所での容量差はたった５ｆ
Ｆだが、チップ全体で１００本の冗長ワード線が存在す
る（１つのアドレス線が１００個所に接続される）場合
を考えてみる。ここで、仮にアドレスＡ０は対応するヒ
ューズＦ１が全て切断され、アドレスＡ１はヒューズＦ
１が全て切断されていないとする。すると、Ａ０のアド
レス線には１５ｆＦ×１００＝１．５ｐＦ、Ａ１のアド
レス線には１０ｆＦ×１００＝１ｐＦの容量が付加され
る。このとき、容量の差は０．５ｐＦとなり、もはや無
視できないものとなる。

【００７５】これを解決するために、図１２に示すよう
に、前記転送ゲート回路ＴＧ１及びクロックドインバー
タ回路ＣＶ１の前段に２つのインバータ回路ＩＶ７１、
ＩＶ７２を追加し、ヒューズ切断の影響がアドレス線に
及ばないようにする。また、これらインバータ回路を入
れることで、１個所あたりでの付加される容量が削減で
きる。

【００７６】すなわち、インバータ回路が無い場合に
は、クロックドインバータ回路ＣＶ１と転送ゲート回路
ＴＧ１で生じる容量がアドレス線に付加されるが、イン
バータ回路を追加した場合には、アドレス線にそのイン
バータ回路のみの容量しか付加されなくなる。複数個所
でこのように容量を削減できるため、その削減効果は大
きなものとなる。このように、インバータ回路を追加す
ることにより、アドレス線から見た（アドレス線に付加
される）容量を一定することができる。その他の作用及
び効果については、前記第１の実施の形態と同様であ
る。

【００７７】以上説明したようにこの第１の実施の形態
の変形例によれば、冗長回路に冗長メモリセルの使用を
不可能にする機能を追加することにより、冗長回路自体
にテスト結果を記憶させることができ、さらに一旦使用
することになった冗長メモリセルに不良が生じた場合で
も、そのメモリセルを使用不可能にし、未使用の正常な
冗長メモリセルに置き換え直すことを可能にして、歩留
まりを向上させることができる半導体記憶装置を提供す
ることが可能である。

【００７８】さらに、アドレス信号が供給される比較回
路の入力部の前段に、インバータ回路を追加することに
より、アドレス線に付加される容量を一定に削減するこ
とができる。

【００７９】［第２の実施の形態］次に、この発明の第
２の実施の形態の半導体記憶装置について説明する。

【００８０】メモリとロジックを混載する混載ＬＳＩで
は、用途によって必要となるメモリ容量が異なる。この
ため、メモリ容量が異なる混載ＬＳＩをいくつも設計し
なければならないが、メモリ容量を除きその他のロジッ
クや冗長回路などは共通に使用できる場合が少なくな
い。このような場合、メモリ部分のみを新規に設計し、
その他のロジックや冗長回路を共用できるようにすれ
ば、設計時の負担を軽減することができる。

【００８１】この第２の実施の形態は、メモリ容量が異
なる複数の半導体装置に対し、冗長回路を共用して本発
明を適用した一例を示すものである。ここでは、容量が
２ＭＢと１ＭＢのメモリセルアレイに対し、同じ冗長回
路、同じ冗長メモリセルアレイを用いる場合を例に取り
説明する。

【００８２】図１３は、２ＭＢの容量を持つ半導体記憶
装置のメモリ部の簡単な構成を示す図である。図１４
は、前記半導体記憶装置における冗長制御回路内の冗長
ワード線選択回路の構成を示すブロック図である。

【００８３】この半導体記憶装置では、メモリセルアレ
イ５１内の正規のワード線ＷＬ０〜ＷＬ１０２３の各々
を区別するために、１０ビットのアドレス信号Ａ０〜Ａ
９が必要となる。正規のワード線を冗長メモリセルアレ
イ５２内の冗長ワード線ＲＷＬ０〜ＲＷＬ１５に置き換
える場合に、置き換えたいワード線の情報を記録（プロ
グラム）するには当然１０ビットのデータ（ヒューズ）
が必要である。よって、この冗長ワード線選択回路に
は、ヒューズラッチ回路41-0〜41-9が備えられ、これら
ヒューズラッチ回路41-0〜41-9に置き換えたいワード線
の情報が記録（プログラム）されている。その他の構成
は、ディスエイブルヒューズラッチ回路４３を除いて図
３に示した冗長ワード線選択回路を有する半導体記憶装
置と同様である。

【００８４】このように構成された前記２ＭＢの半導体
記憶装置内の冗長制御回路を、１ＭＢの半導体記憶装置
に用いる場合を説明する。

【００８５】図１５は、１ＭＢの容量を持つ半導体記憶
装置のメモリ部の簡単な構成を示す図である。図１６
は、前記半導体記憶装置における冗長制御回路内の冗長
ワード線選択回路の構成を示すブロック図である。

【００８６】１ＭＢの半導体記憶装置では、メモリセル
アレイ５３内の正規のワード線ＷＬ０〜ＷＬ５１１の各
々を区別するために９ビットのアドレス信号Ａ０〜Ａ８
があればよく、２ＭＢの場合に用いていたＡ９はワード
線のデコードに用いられず不必要である。正規のワード
線を、冗長メモリセルアレイ５４内の冗長ワード線ＲＷ
Ｌ０〜ＲＷＬ１５と置き換える際にも、９ビットのヒュ
ーズラッチ回路41-0〜41-8があればよく、Ａ９に対応す
る１０ビット目のヒューズラッチ回路41-9が余ってしま
う。このヒューズラッチ回路41-9と比較回路44-9を、図
１６に示すように、ディスエイブルヒューズラッチ回路
５５に利用する。

【００８７】図１７は、前記ディスエイブルヒューズラ
ッチ回路の構成を示す回路図である。このディスエイブ
ルヒューズラッチ回路は、前記ヒューズラッチ回路と前
記比較回路を接続した構成であり、本来はアドレスが入
力される比較回路部分の入力端にＶssを供給することで
ディスエイブルヒューズラッチ回路として活用するもの
である。その他の構成は、図１に示した第１の実施の形
態の半導体記憶装置と同様である。

【００８８】このように、第１のメモリ容量（２ＭＢ）
の半導体記憶装置でヒューズラッチ回路と比較回路に使
用していた回路を、第１のメモリ容量と異なる第２のメ
モリ容量（１ＭＢ）の半導体記憶装置でディスエイブル
ヒューズラッチ回路として利用すれば、新規に冗長制御
回路の設計作業を行う必要がなく、設計時の負担を軽減
することができる。

【００８９】

【発明の効果】以上述べたように本発明によれば、冗長
回路に冗長メモリセルの使用を不可能にする機能を追加
することにより、予め行った冗長メモリセルのテスト結
果を冗長回路自体に記憶させることができ、さらに一旦
使用することになった冗長メモリセルに不良が生じた場
合でも、そのメモリセルを使用不可能にし、未使用の正
常な冗長メモリセルに置き換え直すことを可能にして、
歩留まりを向上させることができる半導体記憶装置を提
供することが可能である。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の半導体記憶装置
の構成を示すブロック図である。

【図２】前記半導体記憶装置に設けられた冗長制御回路
の構成を示す回路図である。

【図３】前記冗長制御回路内の冗長ワード線選択回路の
構成を示すブロック図である。

【図４】前記冗長ワード線選択回路内のヒューズラッチ
回路の構成を示す回路図である。

【図５】パワーオンの際に行われる初期シーケンスを示
すタイミングチャートである。

【図６】前記冗長ワード線選択回路内のイネーブルヒュ
ーズラッチ回路の構成を示す回路図である。

【図７】前記冗長ワード線選択回路内のディスエイブル
ヒューズラッチ回路の構成を示す回路図である。

【図８】前記冗長ワード線選択回路内の比較回路の構成
を示す回路図である。

【図９】前記比較回路内のクロックドインバータ回路の
構成を示す回路図である。

【図１０】前記冗長ワード線選択回路内の論理回路の構
成を示す回路図である。

【図１１】前記冗長制御回路におけるアドレス線の接続
を示す回路図である。

【図１２】前記冗長制御回路におけるアドレス線から見
た容量が一定になる回路構成の一例を示す回路図であ
る。

【図１３】２ＭＢの容量を持つ半導体記憶装置のメモリ
部の簡単な構成を示す図である。

【図１４】前記半導体記憶装置における冗長制御回路内
の冗長ワード線選択回路の構成を示すブロック図であ
る。

【図１５】１ＭＢの容量を持つ半導体記憶装置のメモリ
部の簡単な構成を示す図である。

【図１６】前記半導体記憶装置における冗長制御回路内
の冗長ワード線選択回路の構成を示すブロック図であ
る。

【図１７】前記冗長ワード線選択回路内のディスエイブ
ルヒューズラッチ回路の構成を示す回路図である。

【図１８】従来の冗長回路の構成を示すブロック図であ
る。

【図１９】前記冗長回路内のヒューズラッチ回路の構成
を示す回路図である。

【図２０】前記冗長回路内の比較回路の構成を示す回路
図である。

【図２１】前記冗長回路内の論理回路の構成を示す回路
図である。

【符号の説明】

１１…アドレスバッファ １２…行デコーダ １３…列デコーダ １４…冗長制御回路 １５…ワード線ドライバ １６…Ｉ／Ｏゲート １７…冗長ワード線ドライバ １８…メモリセルアレイ １９…冗長メモリセルアレイ ２０…センスアンプ ２１…入力バッファ ２２…出力バッファ 31-0、31-1、〜、31-j…冗長ワード線選択回路 ３２…ＮＯＲ回路 41-0、41-1、〜、41-n…ヒューズラッチ回路 ４２…イネーブルヒューズラッチ回路 ４３…ディスエイブルヒューズラッチ回路 44-0、44-1、〜、44-n…比較回路 ４５…論理回路 ５１…メモリセルアレイ ５２…冗長メモリセルアレイ ５３…メモリセルアレイ ５４…冗長メモリセルアレイ ＷＬ０、ＷＬ１、〜、ＷＬｉ…ワード線 ＲＷＬ０、ＲＷＬ１、〜、ＲＷＬｊ…冗長ワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 宗博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5L106 CC04 CC17 CC31 CC38 EE02 EE07 GG05

Claims (13)

【特許請求の範囲】
1. 【請求項１】データを記憶するために通常使用されるエ
   レメントと、 前記エレメントが不良エレメントである場合に、代わり
   に使用される予備エレメントと、 プログラム可能な読み出し専用記憶部に記憶されるアド
   レスと外部から入力されるアドレスの比較結果に応じ
   て、前記エレメントと前記予備エレメントのいずれを使
   用するかを選択する冗長制御回路とを具備し、 前記冗長制御回路は、前記予備エレメントを使用不可能
   にする機能を有することを特徴とする半導体記憶装置。
2. 【請求項２】前記予備エレメントを使用不可能にする機
   能は、前記予備エレメントを不良エレメントと置き換え
   る以前に機能させる事ができることを特徴とする請求項
   １に記載の半導体記憶装置。
3. 【請求項３】前記予備エレメントを使用不可能にする機
   能は、前記予備エレメントを不良エレメントと置き換え
   た後に機能させる事ができることを特徴とする請求項１
   に記載の半導体記憶装置。
4. 【請求項４】前記予備エレメントを使用不可能にする機
   能は、前記予備エレメントを不良エレメントと置き換え
   る以前、置き換えた後のいずれでも機能させる事ができ
   ることを特徴とする請求項１に記載の半導体記憶装置。
5. 【請求項５】前記予備エレメントを使用不可能にする機
   能は、前記予備エレメントごとに設けられていることを
   特徴とする請求項１乃至４のいずれか１つに記載の半導
   体記憶装置。
6. 【請求項６】前記エレメントはメモリセルに対応する１
   本または複数のワード線であり、前記予備エレメントは
   冗長メモリセルに対応する１本または複数の冗長ワード
   線であることを特徴とする請求項１乃至５のいずれか１
   つに記載の半導体記憶装置。
7. 【請求項７】前記エレメントはメモリセルに対応する１
   対または複数対のビット線対であり、前記予備エレメン
   トは冗長メモリセルに対応する１対または複数対の冗長
   ビット線対であることを特徴とする請求項１乃至５のい
   ずれか１つに記載の半導体記憶装置。
8. 【請求項８】前記プログラム可能な読み出し専用記憶部
   は、ヒューズであることを特徴とする請求項１に記載の
   半導体記憶装置。
9. 【請求項９】前記プログラム可能な読み出し専用記憶部
   は、パッケージング後においても記憶情報の変更が可能
   であることを特徴とする請求項１に記載の半導体記憶装
   置。
10. 【請求項１０】前記プログラム可能な読み出し専用記憶
    部は、電気的に回路の接続状態を変更できる電気ヒュー
    ズであることを特徴とする請求項９に記載の半導体記憶
    装置。
11. 【請求項１１】容量の異なる２種類以上の半導体記憶装
    置に対し、同じ冗長制御回路および同じ予備エレメント
    を採用する際、容量が最も大きい半導体記憶装置でのみ
    活用され、それ以外の半導体記憶装置では使用しないア
    ドレスに対応するプログラム可能な読み出し専用記憶部
    を、前記それ以外の半導体記憶装置において、前記予備
    エレメントを使用不可能にする手段として用いることを
    特徴とする請求項１に記載の半導体記憶装置。
12. 【請求項１２】前記冗長制御回路において、アドレスが
    供給される信号線に付加される寄生容量は前記プログラ
    ム可能な読み出し専用記憶部に不良エレメントのアドレ
    スを記憶する前後で一定であることを特徴とする請求項
    １乃至１１のいずれか１つに記載の半導体記憶装置。
13. 【請求項１３】前記半導体記憶装置は、前記予備エレメ
    ントを試験する手段を具備することを特徴とする請求項
    １乃至１２のいずれか１つに記載の半導体記憶装置。