JP2005537670A5

JP2005537670A5 -

Info

Publication number: JP2005537670A5
Application number: JP2004533030A
Authority: JP
Filing date: 2003-08-29
Publication date: 2006-10-05

Claims

活性領域上に形成され、high-k誘電体を有するゲート絶縁層を有する電界効果トランジスタであって、前記high-k誘電体の前記ゲート絶縁層に垂直方向の誘電率は、前記ゲート絶縁層に平行方向の誘電率よりも高い、電界効果トランジスタ。
前記ゲート絶縁層に垂直方向の前記誘電率と前記ゲート絶縁層に平行方向の前記誘電率との比率は１．２よりも高い、請求項１記載の電界効果トランジスタ。
前記ゲート絶縁層のキャパシタンス等価厚は２ｎｍ未満である、請求項１記載の電界効果トランジスタ。
前記ゲート絶縁層は少なくとも１つの金属酸化物、金属シリケート、及び強誘電体材料を有する、請求項１記載の電界効果トランジスタ。
前記ゲート絶縁層は二酸化チタンを有する、請求項４記載の電界効果トランジスタ。
前記二酸化チタンはルチル形である、請求項５記載の電界効果トランジスタ。
前記ゲート絶縁層は前記活性領域と前記high-k誘電体との間に設けられるバリア層を有する、請求項１記載の電界効果トランジスタ。
前記バリア層は二酸化シリコン、窒化シリコンあるいはケイ酸ジルコニウムのうちの少なくとも１つを有する、請求項７記載の電界効果トランジスタ。
基板上にhigh-kゲート絶縁層を形成する方法であって、
第一方向沿いに第一誘電率を有するとともに第二方向沿いに前記第一誘電率よりも高い第二誘電率を有する異方性誘電材料をエピタキシャル成長させ、
少なくとも１つのプロセスパラメータを制御して、前記第二方向を前記基板の表面に実質的に垂直となるよう調整する、方法。
前記基板（３０１）をアニールし、前記誘電体材料の結晶性を制御する、請求項９記載の方法。
前記異方性誘電体はチタン酸化物を有する、請求項９記載の方法。
前記異方性誘電体のエピタキシャル成長は、約７００−９００℃の範囲の温度で実施される、請求項１１記載の方法。
high-k誘電体ゲート絶縁層を形成する方法であって、該方法は、
活性半導体領域が形成された基板を用意し、
誘電体層を形成するために異方性誘電体材料を蒸着し、
前記基板をアニールし、かつ
前記基板の蒸着またはアニールのうちの少なくとも一方の少なくとも１つのプロセスパラメータを制御して、前記誘電体層に平行である第一誘電率が、前記誘電体層に垂直である第二誘電率より低くなるように、結晶方向を調整する、方法。
前記誘電体がチタン酸化物を有する、請求項１３記載の方法。
前記異方性誘電体の蒸着が約７００−９００℃の範囲の温度で実施される、請求項１３記載の方法。
前記アニールが約６００−８００℃の範囲の温度で実施される、請求項１３記載の方法。
約２ｎｍ未満のキャパシタンス等価厚を有するゲート絶縁層を形成する方法であって、該方法は、
少なくとも相異なる２方向で異なる誘電率を有した結晶性誘電体を選択し、
高誘電率に対応する方向が、前記基板の表面に実質的に垂直になるように、前記基板に前記結晶性誘電体を形成するためにプロセスパラメータの設定を決定し、かつ、
前記パラメータの設定に合わせて前記結晶性誘電体を形成する、方法。
前記プロセスパラメータの設定が、蒸着パラメータまたはアニールパラメータのうちの少なくとも１つを含む、請求項１７記載の方法。
前記第一誘電率に対する前記第二誘電率の比率が１．２以上である、請求項１３記載の方法。
high-k誘電体ゲート絶縁層を形成する方法であって、
活性半導体領域が形成された基板を用意し、
誘電体層を形成するために異方性誘電体材料を蒸着し、前記異方性誘電体の蒸着が約７００−９００℃の範囲の温度で実施され、
約６００−８００℃の範囲の温度で前記基板をアニールし、かつ、
前記基板の蒸着またはアニールのうちの少なくとも一方の１つのプロセスパラメータを制御して、前記誘電体層に平行である第一誘電率が、前記誘電体層に垂直である第二誘電率より低くなるように、結晶方向を調整する、方法。
前記誘電体がチタン酸化物を有する、請求項２０記載の方法。
前記第一誘電率に対する第二誘電率の比率が１．２以上である、請求項２０記載の方法。