JP2005203420A - 電子回路基板 - Google Patents

Abstract

【課題】製造コストを上昇させることなく、実装密度の向上およびノイズレベルの低減を可能にするバイパスコンデンサが実装される電子回路基板を提供することを目的とする。
【解決手段】実装される電子部品２０の電源端子２１ａが直接接続されるランド４ａが形成された上層４と、導体パターン６ｂが形成された内層６と、実装されるバイパスコンデンサ３０の電源端子３１ａが直接接続されるランド７ａが形成された下層７と、を備える電子回路基板１０において、上層４のランド４ａと該ランド４ａの下方に位置する内層４の導体パターン６ｂとの間に渡ってビア１１が垂設され、上層４のランド４ａと下層７のランド７ａとがビア１１を介して電気的に接続されている。
【選択図】図１

Description

本発明は、電子部品が実装される電子回路基板に関し、特に電子部品が実装される面とは異なる面にバイパスコンデンサが実装される多層電子回路基板に関するものである。

電子部品を実装した電子回路基板内では様々なノイズが発生しており、このノイズは電子回路動作に影響を及ぼし、電子回路が誤動作を起こす要因になっている。そこで、電子回路設計時に基板内ノイズ防止対策としてＩＣ（Integrated Circuit）の近傍にバイパスコンデンサを挿入した回路を作成することが大変有効であり、よく利用されている。このバイパスコンデンサは、ＩＣの電源端子とグランド端子との間に挿入され、ＩＣのスイッチング動作に伴って発生する電源電圧の高周波数変動を蓄えた電荷で吸収し、電源電圧を安定化させて電圧変動を吸収し、ＩＣのグランド端子へ高周波成分を帰還させて高周波ノイズをＩＣ周辺に閉じ込める役割を果たす。このため、パッケージの２方向に外部端子が存在するＳＯＰ（Small Outline Package）タイプや、パッケージの４方向に外部端子が存在するＱＦＰ（Quad Flat Package）タイプのＩＣ等では、バイパスコンデンサが積極的に利用されている（例えば、特許文献１参照）。

ところで、近年は、ＩＣチップの外形寸法とほぼ同寸法の外形寸法の小型パッケージであるＣＳＰ（Chip Size Package）タイプのＩＣが用いられ、特にＩＣの外部端子数の増加に伴って、金属ボールをＩＣの裏面に規則的に配置して端子を形成したＢＧＡ（Ball Grid Array）タイプなど端子を裏面に多数配置したＩＣが増加している。このようなＩＣの場合、端子が密集して配置され端子間のスペースが狭いため、ＩＣの電源端子の近傍にバイパスコンデンサを実装することや、内側に配置された端子からＩＣの領域外に配線パターンを引き出すことは困難である。

さらに、バイパスコンデンサは、外部電源に接続される外部電源用導体パターン及びＩＣの電源端子との接続順序が「外部電源用導体パターン」−「バイパスコンデンサの電源端子」−「ＩＣの電源端子」の場合、バイパスコンデンサを通過する信号周波数範囲が最も広くなり、多くの不要なノイズを低減できることが知られている。このように接続するためには、図５に示すように、電子回路基板１００の配線層を多層とすることが不可欠となり、上層にＢＧＡタイプのＩＣ１１０を、下層にバイパスコンデンサ１２０をそれぞれ実装し、ビア１０１，１０２，１０３を介してＩＣ１１０の電源端子１１１をバイパスコンデンサ１２０に電気的に接続する構成が用いられる。具体的には、外部電源用導体パターン１０５とは分離して設けられた電源端子用導体パターン１０６とＩＣ１１０の電源端子１１１用のランド１０４とをビア１０１により、電源端子用導体パターン１０６とバイパスコンデン１２０を実装する下層とをビア１０２により、外部電源用導体パターン１０５とバイパスコンデン１２０を実装する下層とをビア１０３により、それぞれ接続している。さらに、ＩＣ１１０を実装する上層において、ランド１０４とビア１０１とを導体ワイヤ１０７により、バイパスコンデンサ１２０を実装する下層において、バイパスコンデンサ１２０の電源端子１２１用のランド１０８とビア１０２，１０３とを導体ワイヤ１０９により、それぞれ電気的に接続している。
特開２００２−５７４１８号公報

しかしながら、ＢＧＡタイプのＩＣ１１０を実装する電子回路基板１００を上記のように構成することにより、ランド１０４の近傍にビア１０１が形成されるため、ランド１０４の近傍に配線パターンを配置することが困難になる。また、バイパスコンデンサ１２０を実装する下層とランド１０４とを電気的に接続するためのビア１０１，１０２は電子回路基板１００の表裏を貫いて形成されるため、このビア１０１，１０２が形成された部分における上層および内層には配線パターンを形成することができなくなる。これらによって、配線パターン設計の自由度が低くなり実装密度が低下する問題があった。さらに、ランド１０４とビア１０１とは導体ワイヤ１０７で接続されているので、リードインピーダンスが高かった。また、配線パターンを配置する領域が制限されることに伴って電子回路基板１００の上層や内層における配線パターンを細くすると、導体面積が少なくなりインダクタンス成分が大きくなるので、インピーダンスが高くなる。これらのため、ノイズレベルが上昇し、ＩＣ１１０の動作が不安定になり誤動作を起こすなど、ＥＭＩ（Electro Magnetic Interference：電磁波妨害）が悪化するという問題があった。

実装密度を向上させることができるとともに、ノイズレベルを低減する対策として配線パターンの面積を広くするために、電子回路基板の配線層の層数やブラインドビアを増やしたり、基板の表面に現われない埋め込みビアを使うことができるが、これらは製造コストが上昇するという問題が生じる。また、ノイズレベルを低減する対策として、バイパスコンデンサを増やすことができるが、ビアの個数が増えることになり、実装密度が低下する問題が生じる。

また、電子回路基板１００に対して内層における配線パターン設計の自由度を増し実装密度を向上させるために、図６に示すように、電子回路基板１００´におけるバイパスコンデンサ１２０とＩＣ１１０の電源端子１１１及び外部電源用導体パターン１０５´とを「外部電源用導体パターン１０５´」−「バイパスコンデンサ１２０の電源端子１２１」および「外部電源用導体パターン１０５´」−「ＩＣ１１０の電源端子１１１」と接続することがある。しかしながら、このような接続においては、ＩＣ１１０が外部電源からの電圧変動の受け易くなるとともに、スイッチング電流がＩＣ１１０からバイパスコンデンサ１２０を経由せずに外部電源に漏れることにより、バイパスコンデンサ１２０を通過する信号周波数範囲が狭くなって、ＩＣ１１０の電源端子１１１に発生する高周波電流が外部電源用導体パターン１０５´から基板１００´全体に伝搬して生じる不要なノイズを十分に低減できないという問題が生じる。

本発明は、上記した事情や問題に鑑みてなされたものであり、製造コストを上昇させることなく、実装密度の向上およびノイズレベルの低減を可能にするバイパスコンデンサが実装される電子回路基板を提供することを目的とする。

当該目的を達成するために、請求項１に記載の電子回路基板は、実装される電子部品の電源端子が直接接続されるランドが形成された上層と、導体パターンが形成された内層と、実装されるバイパスコンデンサの電源端子が直接接続されるランドが形成された下層と、を備える電子回路基板において、前記上層のランドと該ランドの下方に位置する前記内層の導体パターンとの間に渡ってビアが垂設され、前記上層のランドと前記下層のランドとが前記ビアを介して電気的に接続されていることを特徴としている。

請求項２に記載の電子回路基板は、実装される電子部品の電源端子が直接接続されるランドが形成された上層と、実装されるバイパスコンデンサの電源端子が直接接続されるランドが形成された下層と、を備える電子回路基板において、前記上層のランドと前記下層との間に渡ってビアが垂設され、前記上層のランドと前記下層のランドとが前記ビアを介して電気的に接続されていることを特徴としている。

請求項３に記載の電子回路基板は、請求項１又は２に記載の電子回路基板において、前記バイパスコンデンサは、複数のバイパスコンデンサをアレイ状に並べて一体化したアレイ型バイパスコンデンサであることを特徴としている。

請求項１に記載の電子回路基板によれば、電子部品の電源端子が直接接続されるランドと該ランドの下方に位置する内層の導体パターンとの間に渡ってビアが垂設されているので、ビアを前記ランドの近傍に形成する必要がなくなる。これにより、該ランドが形成された上層において導体パターン設計の自由度が増すので、実装密度を向上することが可能になるとともに、導体パターン領域面積を増加させてインピーダンスを低下させノイズレベルを低減することが可能になりＥＭＩ的に有利になる。さらに、前記ランドからビアに導体ワイヤなどにて接続する必要がなくなるので、リードインダクタンスが非常に低くなり、ノイズレベルを低減することができる。

請求項２に記載の電子回路基板によれば、電子部品の電源端子が直接接続されるランドと下層との間に渡ってビアが垂設されているので、ビアを前記ランドの近傍に形成する必要がなくなる。これにより、該ランドが形成された上層において導体パターン設計の自由度が増すので、実装密度を向上することが可能になるとともに、導体パターン領域面積を増加させてインピーダンスを低下させノイズレベルを低減することが可能になりＥＭＩ的に有利になる。さらに、前記ランドからビアに導体ワイヤなどにて接続する必要がなくなるので、リードインダクタンスが非常に低くなり、ノイズレベルを低減することができる。また、ビアは前記ランドから下層まで垂設されているので、その間を最短接続することができ、インピーダンスを低下させノイズレベルを低減することが可能になる。

請求項３に記載の電子回路基板によれば、バイパスコンデンサとしてアレイ型バイパスコンデンサを用いるので、複数のバイパスコンデンサをそれぞれ別々に電子回路基板に実装する場合に必要な総面積に比べて、実装に必要な面積が小さくなるので、バイパスコンデンサを実装する下層に導体面積を増やすことが可能になり、インピーダンスを低下させノイズレベルを低減でき、ＥＭＩ的に有利になる。さらに、ダンピング抵抗を電子部品の電源端子のより近傍に配置することが可能になり、さらにノイズレベルを低減することができる。

以下、本発明を実施するための最良の形態に係る電子回路基板について図面に基づいて説明する。該電子回路基板１０は、図１に断面図を模式的に示すように、電子部品としてＢＧＡ（Ball Grid Array）タイプのＩＣ（Integrated Circuit）２０を実装し、反対面にバイパスコンデンサ３０を実装する多層プリント配線基板である。ＢＧＡタイプのＩＣ２０は、セラミックまたはプラスチックのプリント配線基板にＩＣチップを搭載、封止し、そのプリント配線基板の裏面に、外部端子となる多数の金属ボール２１を格子状に配置した表面実装型パッケージのＩＣである。バイパスコンデンサ３０は、セラミックコンデンサ、タンタル電界コンデンサなどの種類があり、めっきにより外部電極を両端部に形成して外部端子３１を設けたチップ状の表面実装タイプのコンデンサを用いる。

電子回路基板１０は、３枚のセラミック基板１，２，３を重ね合わせて構成されている。電子回路基板１０の上面（セラミック基板１の上面）、各セラミック基板１，２，３の間に位置する面、及び電子回路基板１０の下面（セラミック基板３の下面）には、それぞれ所定の導体パターンからなる配線層４，５，６，７が形成されている。電子回路基板１０の上面の配線層である上層４には、ＢＧＡタイプのＩＣ２０の底面に格子状に配置された外部端子である各金属ボール２１に接続されるように、銅箔からなる外形同一の円形の導体パターンが格子状に配置されたランド４ａ，４ｂ，４ｃが設けられている。ランド４ａはＩＣ２０の電源端子としての金属ボール２１ａが直接接続される電源端子用ランドであり、ランド４ｂはＩＣ２０のグランド端子としての金属ボール２１ｂが直接接続されるグランド端子用ランドであり、ランド４ｃはＩＣ２０の電源端子及びグランド端子以外の入出力信号端子としての金属ボール２１ｃが直接接続される入出力信号端子用ランドである。上層４には、ＩＣ２０以外の図示しない各種電子部品等に電気接続するために、銅箔からなる導体パターンが形成された配線パターン４ｚも設けられている。

セラミック基板１とセラミック基板２との間には、銅箔によりほぼ全面に渡って導体パターンを設けたグランド層（ＧＮＤ層）５が内層として形成されている。セラミック基板２とセラミック基板３との間には、所要の形状の銅箔からなる導体パターンを設けた電源層６が内層として形成されている。電源層６は、図示しない外部電源が接続される外部電源用導体パターン６ａと、ＩＣ２０の電源端子２１ａに電気的に接続されるための電源端子用導体パターン６ｂとを備えている。ここで、外部電源用導体パターン６ａと電源端子用導体パターン６ｂとは非接続であり、電源層６において電気的に分離されている。電源層６は、図示しない各種電子部品等やビアに電気接続するための配線パターン６ｚも備えている。電子回路基板１０の下面の配線層である外層としての下層７には、バイパスコンデンサ３０の電源端子としての外部端子３１ａが直接接続されるランドを含むバイパスコンデンサ電源端子用導体パターン７ａと、バイパスコンデンサ３０のグランド端子としての外部端子３１ｂが直接接続されるランドを含むバイパスコンデンサグランド端子用導体パターン７ｂとが銅箔からなる導体パターンとしてそれぞれ設けられている。下層７には、バイパスコンデンサ３０以外の図示しない各種電子部品等やビアに電気接続するために、銅箔からなる導体パターンが形成された配線パターン７ｚも設けられている。

ＩＣ２０の電源端子２１ａが直接接続されるＩＣ電源端子用ランド４ａと、電源層６のＩＣ電源端子用導体パターン６ｂとの間に渡って、第１及び第２のセラミック基板１，２を貫通して、層間接続用のビア（ビアホール）１１が垂設されている。このビア１１は、ＩＣ電源端子用ランド４ａに直接接続され電源端子用導体パターン６ｂまで、グランド層５と電気的に接続されることなく形成されている。電源層６の電源端子用導体パターン６ｂとバイパスコンデンサ電源端子用導体パターン７ａとの間に渡って、第３のセラミック基板３を貫通して、層間接続用のビア１２が垂設されている。電源層６の外部電源用導体パターン６ａとバイパスコンデンサ電源端子用導体パターン７ａとの間に渡って、第３のセラミック基板３を貫通して、層間接続用のビア１３が垂設されている。ＩＣ２０のグランド端子２１ｂが直接接続されるＩＣグランド端子用ランド４ｂと、グランド層５との間に渡って、第１のセラミック基板１を貫通して、層間接続用のビア１４が垂設されている。また、グランド層５とバイパスコンデンサグランド端子用導体パターン７ｂとの間に渡って、第２及び第３のセラミック基板２，３を貫通して、層間接続用のビア１５が垂設されている。さらに、入出力信号端子用ランド４ｃ、配線パターン４ｚ、グランド層５及び配線パターン６ｚを所定の電気的接続を行なうように、ビア１６が垂設されている。なお、ビア１２又はビア１３はバイパスコンデンサ３０の電源端子３１ａに直接接続されるランドに、ビア１５はバイパスコンデンサ３０のグランド端子３１ｂに直接接続されるランドに、それぞれ直接接続されてもよい。

ビア１１〜１６は、それぞれが貫通するセラミック基板１，２，３に貫通孔を垂直に設け、その中にＡｇ，Ａｇ／Ｐｄ，Ｃｕ，Ａｕ等の導電ペーストをスクリーン印刷等により充填した後に焼成して形成する。ビア１１の直径はＩＣ電源端子用ランド４ａのなす円形の外径よりも小さくするとともに、ビア１１のセラミック基板１の上端面における円形端面の中心と、ＩＣ電源端子用ランド４ａのなす円形底面の中心とを略一致させて、ビア１１はＩＣ電源端子用ランド４ａの下面に直接接続されて形成される。これにより、垂直視において、ＩＣ電源端子用ランド４ａのなす円形に外周の内部に、ビア１１のセラミック基板１の上端面における円形端面が位置することになる。同様に、ビア１４はＩＣグランド端子用ランド４ｂの下面に直接接続されて形成される。

このように構成された電子回路基板１０において、ＩＣ電源端子用ランド４ａと電源端子用導体パターン６ｂ及びバイパスコンデンサ電源端子用導体パターン７ａとが、ビア１１，１２により電気的に接続されているので、ＩＣ２０の電源端子２１ａとバイパスコンデンサ３０の電源端子３１ａとが電気的に接続される。バイパスコンデンサ電源端子用導体パターン７ａと外部電源用導体パターン６ａとが、ビア１３により電気的に接続されているので、バイパスコンデンサ３０の電源端子３１ａと外部電源とが電気的に接続される。また、ＩＣグランド端子用ランド４ｂとグランド層５、及びバイパスコンデンサグランド端子用導体パターン７ｂとグランド層５とが、それぞれ、ビア１４，１５を介して電気的に接続されているので、ＩＣ２０のグランド端子２１ｂ及びバイパスコンデンサ３０のグランド端子３１ｂとグランド層５とが電気的に接続される。

この構成によれば、ＩＣ電源端子用ランド４ａは、垂設されたビア１１を介して電源層６の電源端子用導体パターン６ｂに電気的に接続されているので、ＩＣ電源端子用ランド４ａから導体ワイヤ等にて接続されたビアを介する場合（図５参照）に比べて、リードインダクタンスが非常に小さくなり、ＥＭＩ的に有利になる。また、ＩＣ２０を実装する電子回路基板１０の表面の上層４において、ＩＣ電源端子用ランド４ａとビア１１とを共用したため、ＩＣ電源端子用ランド４ａの近傍にＩＣ電源端子用ランド４ａに導体ワイヤにより接続されるビアを形成する必要がないので、自由なスペースが生じ他の配線パターン等を形成することが可能になり、配線パターン設計の自由度が増し、実装密度を向上させることが可能になる。さらに、これにより、ＩＣ２０を実装する電子回路基板１０の表面の上層４において、配線パターンの幅を広くすることができるなど、導体面積を増やすことが可能になるため、インダクタンス成分を小さくしてインピーダンスを低下させ、ノイズレベルが低減されＥＭＩ的に有利になる。

また、外部電源用導体パターン６ａと電源端子用導体パターン６ｂとは電源層６において電気的に分離されているので、ＩＣ電源端子２１ａに発生する高周波電流はＩＣ電源端子用ランド４ａに直接接続されたビア１１を介してバイパスコンデンサ３０の電源端子３１ａが直接接続されるバイパスコンデンサ電源端子用ランド７ａを必ず経由して外部電源用導体パターン６ａに至る。これにより、ＩＣ電源端子２１ａに発生する高周波電流が外部電源用導体パターン６ａから電子回路基板１０全体に伝搬して発生するノイズレベルが広範囲に渡って低減されることになる。

また、バイパスコンデンサとして、図２に示すように、同一容量のコンデンサを複数個一体化した、複数のセラミック積層型のコンデンサが１つのユニットの中に含まれているアレイ型バイパスコンデンサ３０´を用いることが好ましい。このアレイ型バイパスコンデンサ３０´は４個のバイパスコンデンサを横方向に連ねて一体化したものであり、電源端子３１ａ´とグランド端子３１ｂ´をそれぞれ一列に並べて設けている。なお、図２においては、簡略化及び明確化のために、グランド層５はビア１４，１５を、電源端子用導体パターン６ｂはビア１１，１２をそれぞれ繋げるようにのみ図示しているが、実際にはより広範囲に渡り形成されている。バイパスコンデンサとしてアレイ型バイパスコンデンサ３０´を用いることにより、複数のバイパスコンデンサをそれぞれ別々に電子回路基板１０に実装する場合に必要な総面積に比べて、実装に必要な面積が小さくなるので、下層７に導体面積を増やすことが可能になり、インピーダンスを低下させてノイズレベルが低減でき、ＥＭＩ的に有利になる。さらに、波形に乗るノイズレベルの低減対策に用いられる図示しないダンピング抵抗をＩＣ２０の電源端子２１ａのより近傍に配置することができ、さらにノイズレベルを低減することが可能になる。さらに、一般的にＢＧＡタイプのＩＣ２０は、電源端子２１ａやグランド端子２１ｂが互いに近接して配置される場合が多く、アレイ型バイパスコンデンサ３０´を用いることが配線設計上容易である。

以下、本発明を実施するための最良の形態の変形に係る電子回路基板について図面に基づいて説明する。本変形の形態においては、図３に示すように、該電子回路基板４０は、図１に示した電子回路基板１０とは異なり、電源層６に電源端子用導体パターン６ｂを備えないとともに、ビア１１，１２の代わりにビア１７を備えている。このビア１７は、ＩＣ２０の電源端子２１ａが直接接続されるＩＣ電源端子用ランド４ａとバイパスコンデンサ電源端子用導体パターン７ａ´との間に渡って、第１、第２及び第３のセラミック基板１，２，３を貫通して、層間接続用として垂設されている。ビア１７は、ＩＣ電源端子用ランド４ａに直接接続され、バイパスコンデンサグランド端子用導体パターン７ｂ´まで、グランド層５及び電源層６と電気的に接続されることなく形成されている。ビア１７のセラミック基板１の上端面における円形端面の中心と、ＩＣ電源端子用ランド４ａのなす円形底面の中心とを略一致させて、ビア１７はＩＣ電源端子用ランド４ａの下面に直接接続されて形成される。これにより、垂直視において、ＩＣ電源端子用ランド４ａのなす円形の外周の内部に、ビア１７のセラミック基板１の上端面における円形端面が位置することになる。

このように構成された電子回路基板４０において、ＩＣ電源端子用ランド４ａとバイパスコンデンサ電源端子用導体パターン７ａ´とが、ビア１７により電気的に接続されているので、ＩＣ２０の電源端子２１ａとバイパスコンデンサ３０の電源端子３１ａとが電気的に接続されている。

この構成によれば、ＩＣ電源端子用ランド４ａは、垂設されたビア１７を介してバイパスコンデンサ電源端子用導体パターン７ａ´に最短距離にて電気的に接続されているので、電源端子用導体パターン６ｂを介してビア１１，１２により電気的に接続する構成の電子回路基板１０に比べて、インダクタンスがさらに小さくなり、ノイズレベルがさらに低減されＥＭＩ的に有利になる。また、電源層６に電源端子用導体パターン６ｂを形成する必要がないので、電源層６における配線パターン設計の自由度が増え、実装密度を向上させることが可能になる。

以上の発明を実施するための最良の形態に係る電子回路基板においては、ＩＣとしてＢＧＡタイプのＩＣ２０を実装する場合について説明してきたが、これに限られるものではない。例えば、ＣＳＰタイプの一種であるＬＧＡ（Land Grid Array）タイプのＩＣであってもよい。このＬＧＡタイプのＩＣは、ＢＧＡタイプのように底面に金属ボールを外部端子として備える代わりに、底面に多数の平面状の接続用端子を格子状に配置したものであり、インターボーザ基板を介して、前記各電子回路基板に機械的に圧着することにより電気的接続を得ることができる。

さらに、ＩＣとして、ＢＧＡタイプやＬＧＡタイプのように底面に外部端子を備えるＩＣではなく、側面から突出する外部端子を備えるＩＣであってもよい。このようなＩＣとして、パッケージの２方向にガル・ウイング状にＬ字の外部端子が存在するＳＯＰ（Small Outline Package）タイプや、パッケージの４方向にガル・ウイング状にＬ字の外部端子が存在するＱＦＰ（Quad Flat Package）タイプなどのリードフレームタイプのパッケージを備えるＩＣがある。

ＳＯＰタイプのＩＣを実装する場合に用いる電子回路基板について、ＢＧＡタイプのＩＣ２０を実装する場合に用いる電子回路基板１０，４０と異なる構造についてのみ説明する。このＳＯＰタイプのＩＣを実装する場合に用いる電子回路基板５０は、図４（ａ）に表面図を示すように、表面の外層である上層の領域５１に図示しないＳＯＰタイプのＩＣの本体が実装され、裏面の外層である下層に図中２点鎖線にて示すバイパスコンデンサ５２が実装される。電子回路基板５０の上層には、電子回路基板１０，４０に格子状に形成された円状のランド４ａ，４ｂ，４ｃとは異なり、図示しないＳＯＰタイプのＩＣの外部端子に対応するように、領域５４の外側に２列に渡って縦方向に等間隔に配置された多数の横長の略長方形状のランド５３ａ，５３ｂ，５３ｃが導体パターンとして銅箔により形成されている。ランド５３ａはＩＣの電源端子としてのリードが直接接続される電源端子用ランドであり、ランド５３ｂはＩＣのグランド端子としてのリードが直接接続されるグランド端子用ランドであり、ランド５３ｃはＩＣの電源端子及びグランド端子以外の入出力信号端子としてのリードが直接接続される入出力信号端子用ランドである。ランド５３ａ，５３ｂは、領域５１の外側（図におけては右側）に向かって、他のランド５３ｃに比べて延伸され形成されている。さらに、ランド５３ａの延伸された部分にはビア５４が、ランド５３ｂの延伸された部分にはビア５５が、それぞれ直接接続されて垂設されている。ビア５４は、ＩＣ電源端子用ランド５３ａと電源層の電源端子用導体パターンとの間に渡って、第１及び第２のセラミック基板を貫通して、グランド層と電気的に接続されることなく垂設されている。ビア５５は、ＩＣグランド端子用ランド５３ｂとグランド層との間に渡って、第１のセラミック基板を貫通して、垂設されている。このように、ランド５３ａ，５３ｂを他のランド５３ｃよりも延伸させて形成することによって、ランド５３ａ，５３ｂにそれぞれビア５４，５５を真下に形成することが容易に可能になり、配線パターン設計の自由度が増し実装密度を向上させることが可能となるとともに、ＥＭＩ的に有利となる。なお、ビア５４は、ＩＣ電源端子用ランド５３ａとバイパスコンデンサを実装する面に形成される導体パターンとの間に渡って、第１、第２及び第３のセラミック基板を貫通して、グランド層及び電源層に電気的に接続されることなく垂設してもよい。

ＱＦＰタイプのＩＣを実装する場合に用いる電子回路基板について、ＢＧＡタイプのＩＣ２０を実装する場合に用いる電子回路基板１０，４０と異なる構造についてのみ説明する。このＱＦＰタイプのＩＣを実装する場合に用いる電子回路基板６０は、図４（ｂ）に表面図を示すように、表面の外層である上層の領域６１に図示しないＱＦＰタイプのＩＣの本体が実装され、裏面の外層である下層に図中２点鎖線にて示すバイパスコンデンサ６２が実装される。電子回路基板６０の上層に、電子回路基板１０，４０に格子状に形成された円状のランド４ａ，４ｂ，４ｃとは異なり、図示しないＱＦＰタイプのＩＣの外部端子であるリードに対応するように、正方形の領域６１の各辺の外側に等間隔に配置された多数の各辺に垂直な方向に長い略長方形状のランド６３ａ，６３ｂ，６３ｃが導体パターンとして銅箔により形成されている。ランド６３ａはＩＣの電源端子としてのリードが直接接続される電源端子用ランドであり、ランド６３ｂはＩＣのグランド端子としてのリードが直接接続されるグランド端子用ランドであり、ランド６３ｃはＩＣの電源端子及びグランド端子以外の入出力信号端子としてのリードが直接接続される入出力信号端子用ランドである。ランド６３ａ，６３ｂは、領域６１の外側（図におけては右側）に向かって、他のランド６３ｃに比べて延伸され形成されている。さらに、ランド６３ａの延伸された部分にはビア６４が、ランド６３ｂの延伸された部分にはビア６５が、それぞれ真下に直接接続されて形成されている。ビア６４は、ＩＣ電源端子用ランド６３ａと電源層の電源端子用導体パターンとの間に渡って、第１及び第２のセラミック基板を貫通して、グランド層と電気的に接続されることなく垂設されている。ビア６５は、ＩＣグランド端子用ランド６３ｂとグランド層との間に渡って、第１のセラミック基板を貫通して、垂設されている。このように、ランド６３ａ，６３ｂを他のランド６３ｃよりも延伸させて形成することによって、ランド６３ａ，６３ｂにそれぞれビア６４，６５を真下に形成することが容易に可能になり、配線パターン設計の自由度が増し実装密度を向上させることが可能となるとともに、ＥＭＩ的に有利となる。なお、ビア６４は、ＩＣ電源端子用ランド６３ａとバイパスコンデンサを実装する面に形成される導体パターンとの間に渡って、第１、第２及び第３のセラミック基板を貫通して、グランド層及び電源層に電気的に接続されることなく垂設してもよい。

なお、以上の説明に関する電子回路基板においては、ビアは内部に導電体が充填されたものであったが、スパッタ法やＣＶＤ法により内部表面に金属膜を形成した孔からなるビアを備えていてもよい。このようなビアを備えた電子回路基板にＩＣを実装する際には、ビアの内部にはんだが広がらないようにレジストを予め塗布しておく。また、バイパスコンデンサは、電子回路基板にスルーホールを設けて使用するリードタイプのものであってもよい。

電子部品が実装される電子回路基板等に適用することが可能である。

本発明の実施例に係る電子回路基板を示す概略断面図である。 図１に示した電子回路基板の部分表面図である。 本発明の別の実施例に係る電子回路基板を示す概略断面図である。 本発明のさらに別の実施例に係る電子回路基板を示す部分表面図であり、（ａ）はＳＯＰタイプのＩＣを、（ｂ）はＱＦＰタイプのＩＣを、それぞれＩＣとして実装する電子回路基板を示す。 従来の電子回路基板を示す概略断面図である。 従来の別の電子回路基板を示す概略断面図である。

符号の説明

１，２，３ セラミック基板
４ 上層
４ａ，４ｂ，４ｃ ランド（上層のランド）
５ グランド層（内層）
６ 電源層（内層）
６ａ 外部電源用導体パターン
６ｂ 電源端子用導体パターン（導体パターン）
７ 下層
７ａ，７ａ´ バイパスコンデンサ電源端子用導体パターン（下層のランド）
７ｂ，７ｂ´ バイパスコンデンサグランド端子用導体パターン
１０，４０，５０，６０ 電子回路基板
１１〜１７ ビア
２０ ＩＣ（電子部品）
２１ 金属ボール
２１ａ 電源端子
３０ バイパスコンデンサ
３０´ アレイ型バイパスコンデンサ
３１ 外部端子
３１ａ 電源端子

Claims (3)

1. 実装される電子部品の電源端子が直接接続されるランドが形成された上層と、導体パターンが形成された内層と、実装されるバイパスコンデンサの電源端子が直接接続されるランドが形成された下層と、を備える電子回路基板において、
   前記上層のランドと該ランドの下方に位置する前記内層の導体パターンとの間に渡ってビアが垂設され、前記上層のランドと前記下層のランドとが前記ビアを介して電気的に接続されていることを特徴とする電子回路基板。
2. 実装される電子部品の電源端子が直接接続されるランドが形成された上層と、実装されるバイパスコンデンサの電源端子が直接接続されるランドが形成された下層と、を備える電子回路基板において、
   前記上層のランドと前記下層との間に渡ってビアが垂設され、前記上層のランドと前記下層のランドとが前記ビアを介して電気的に接続されていることを特徴とする電子回路基板。
3. 前記バイパスコンデンサは、複数のバイパスコンデンサをアレイ状に並べて一体化したアレイ型バイパスコンデンサであることを特徴とする請求項１又は２に記載の電子回路基板。

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