JP2005137045A

JP2005137045A - 多レベル出力電力変換装置

Info

Publication number: JP2005137045A
Application number: JP2003367391A
Authority: JP
Inventors: Takeaki Tabata; 壮章田畑
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-10-28
Filing date: 2003-10-28
Publication date: 2005-05-26
Anticipated expiration: 2023-10-28
Also published as: JP4244005B2

Abstract

【課題】３レベルインバータ等で、部品点数の増加を抑え、素子破壊などによる短絡電流を安全に遮断できるようにする。
【解決手段】第１，第２の直流電源Ｅｐ，Ｅｎを直列に接続し、直流電源の直列回路の正極と負極間にスイッチング素子Ｑ１〜Ｑ４を直列に接続し、Ｑ１とＱ２の接続点と直流電源の接続点との間には、逆方向に耐圧を有する第１の逆阻止型スイッチング素子ＱＤ１を接続し、Ｑ３とＱ４の接続点と直流電源の接続点との間には、逆方向に耐圧を有する第２の逆阻止型スイッチング素子ＱＤ２を接続する。逆阻止型スイッチング素子を用いることにより、従来のクランプダイオードの機能を保有しつゝ短絡電流の遮断機能を持たせる。
【選択図】図１

Description

この発明は、３レベルインバータを含む３以上の異なる電圧を出力する多レベル出力電力変換装置に関する。

図１３に、ＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）を用い３つの電圧を出力する３レベルインバータの一般的な例を示す。これは、直流電源ＥｐとＥｎとの直列回路に回路Ｓ１，Ｓ２，Ｓ３を並列に接続したもので、回路Ｓ１はＩＧＢＴとダイオード（以下、フリーホイールダイオードＦＷＤと呼ぶ）が逆並列に接続されたスイッチＱ１〜Ｑ４、クランプダイオードＣＤ１，ＣＤ２から構成され、他の回路Ｓ２，Ｓ３も同様に構成される。
図１３の３レベルインバータは、図１４（ａ）〜（ｃ）に示すようなパルスパターンの組み合わせにより、各相でＰ（＋），Ｃ（０），Ｎ（−）の３つの電圧を出力する。なお、図１４（ａ）〜（ｃ）に示すパルスパターンによる動作モードは、その負荷電流の向きによりさらに図１４（ａ１）〜（ｃ２）の６つの動作モードに細分化される。

図１３のような回路構成では一般的に、スイッチＱ１〜Ｑ４の損失がクランプダイオードＣＤ１，ＣＤ２に比べて大きくなる傾向にある。このため、図１５に示すように、クランプダイオードＣＤ１，ＣＤ２をＩＧＢＴとダイオード（以下、フリーホイールダイオードＦＷＤと呼ぶ）を逆並列接続したスイッチＱ５，Ｑ６に置き換え、各素子に流れる電流経路を変更して、各素子の損失を均等化する方法（非特許文献１参照）や、転流ループの配線インダクタンスの影響を小さくして、スイッチング素子の電流遮断時に発生するサージ電圧から、スイッチング素子破壊を防止する方法（特許文献１参照）がとられている。

しかし、上記各文献に示す方法には下記のような問題がある。
いま、図１３に示す例えばスイッチＱ２，Ｑ３がオンで、この状態から図１６（ａ）に示すようにスイッチＱ３をオフし、次に図１６（ｂ）に示すようにスイッチＱ１をオンさせた場合を考える。このような場合に、スイッチＱ３が破壊していたとすると、直流電源ＥｐはスイッチＱ１→Ｑ２→Ｑ３（破壊）→ＣＤ２を通して短絡するため、図１６（ｂ）に太線で示すよう短絡電流Ｉｓが流れる。

短絡を検出して装置を停止させる場合、すべてのＩＧＢＴにオフ信号を入力してオフさせるが、直流電源Ｅｐから流れ出る短絡電流Ｉｓは大電流であり、図１６の場合はこれをスイッチＱ１，Ｑ２の２個の素子で遮断することとなる。このとき、主回路配線インダクタンスＬｍと短絡電流Ｉｓの電流減少率ｄＩｓ／ｄｔとの積で決まるサージ電圧が発生する。このサージ電圧は、最悪の場合スイッチＱ１またはＱ２、もしくはＱ１，Ｑ２ともに
破壊する可能性が発生する。したがって、従来はこのようなサージ電圧を抑制するために、スナバ回路の容量を大きくしたり、ゲート電圧を緩やかに下降させてサージ電圧を抑制する等の種々の対策がとられているが、素子の短絡耐量がないなどの場合には、可能な限り速やかに短絡電流を遮断することが必要となる（このようにする例としては、例えば特許文献２に示すものがある）。

また、特に上記特許文献１の例では、図１６のクランプダイオードＣＤ１，ＣＤ２をＩＧＢＴとダイオードが逆並列接続されたスイッチＱ５，Ｑ６に置き換えた場合、図１６で説明したような動作は図１７に示すように、図１６と同様となる。さらに、図１７は図１８のように細分化されるが、この場合でもスイッチＱ３が破壊した場合は図１８（ｂ１），（ｂ２）のようになり、図１６の場合と同様になる。
そこで、特許文献３のように直流電源と直列にスイッチを接続し、短絡電流を遮断するものがあるが、直流電源と直列に挿入されたスイッチにより、主回路配線インダクタンスの増加、不要なスイッチの通流損失を招くことになる。

ＰＥＳＣ２００１ｐｐ．１１３５−１１４０ "ＬｏｓｓＢａｌａｎｃｉｎｇｉｎＴｈｒｅｅ−ＬｅｖｅｌＶｏｌｔａｇｅＳｏｕｒｃｅＩｎｖｅｒｔｅｒｓａｐｐｌｙｉｎｇＡｃｔｉｖｅＮＰＣＳｗｉｔｃｈｅｓ" 特開２００３−０８８１３８号公報（第５−６頁、図１）特開平０５−３２７４４０号公報（第３−４頁、図１）特開２００３−１４３８５３号公報（第６−７頁、図１）

したがって、この発明の課題は、部品点数の増加を極力抑えつゝ、素子破壊などによる短絡電流を安全に遮断することにある。

このような課題を解決するために、請求項１の発明では、第１と第２の直流電源を直列に接続し、前記直流電源の正極と負極間に第１から第４のスイッチング素子を直列に接続し、前記第１と第２のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する第１の逆阻止型スイッチング素子を接続し、前記第３と第４のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する第２の逆阻止型スイッチング素子を接続したことを特徴とする。この請求項１の発明においては、前記第１，第２の逆阻止型スイッチング素子は、前記多レベル出力電力変換装置の運転時にオンし、その停止時にオフすることができ（請求項２の発明）、これら請求項１または２の発明においては、前記第１の逆阻止型スイッチング素子は第２のスイッチング素子と同期してオン，オフさせ、前記第２の逆阻止型スイッチング素子は第３のスイッチング素子と同期してオン，オフさせることができる（請求項３の発明）。

第１と第２の直流電源を直列に接続し、前記直流電源の正極と負極間に第１から第４のスイッチング素子を直列に接続し、前記第１と第２のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する逆阻止型スイッチング素子を逆並列に接続した第１の逆並列接続回路を接続し、前記第３と第４のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する逆阻止型スイッチング素子を逆並列に接続した第２の逆並列接続回路を接続したことを特徴とする。この請求項４の発明においては、前記第２のスイッチング素子と前記第１の逆並列接続回路とからなる電流経路、または、前記第３のスイッチング素子と前記第２の逆並列接続回路とからなる電流経路を、スイッチング素子に与えるパルスパターンにより選択可能にすることができる（請求項５の発明）。また、上記請求項１〜５のいずれかの発明においては、エミッタ側が同電位となるスイッチング素子は、共通の駆動電源で駆動することができる（請求項６の発明）。

この発明によれば、素子破壊などの故障時に装置を停止する際、安全に装置を停止することができるだけでなく、各スイッチ素子の温度上昇をバランスさせることができる。

図１はこの発明の実施の形態を示す回路構成図である。
図示のように、直流電源ＥｐとＥｎとの直列回路の両端に、ＩＧＢＴとダイオードが逆並列に接続されたスイッチＱ１〜Ｑ４の直列回路が接続されており、スイッチＱ１とＱ２の接続点と直流電源Ｅｐ，Ｅｎの接続点との間には、逆方向に耐圧を有する逆阻止型ＩＧＢＴＱＤ１（以下、スイッチＱＤ１と呼ぶ）が接続され、スイッチＱ３とＱ４の接続点と直流電源Ｅｐ，Ｅｎの接続点との間には、逆方向に耐圧を有する逆阻止型ＩＧＢＴＱＤ２（以下、スイッチＱＤ２と呼ぶ）が接続されて構成されている。

逆方向に耐圧を有する逆阻止型ＩＧＢＴは公知であり、図２（ａ）のように、順方向に印加される電圧をＶＣＥ、順方向に流れる電流をＩｃとすると、両者の関係は図２（ｂ）のような静特性で示される。また、正方向の印加電圧に対しては図２（ｃ１）のように、オン，オフ信号に追従して電流をオン，オフ制御でき、また、オン，オフ信号とは無関係に、図２（ｃ２）のように、逆方向の印加電圧に対して従来のダイオードと同様に阻止する動特性を有している。

図３に、図１の１相分の回路を示し、図４に図３の回路を駆動する制御装置の例を示す。
図４では、運転指令Ｓｒｕｎが入力されてスイッチＱ１〜Ｑ４のオン，オフ指令を生成する一般的なＰＷＭ（パルス幅変調信号）発生回路が設けられ、ここで生成されたＱ１〜Ｑ４のオン，オフ指令（パルスパターン）は、各スイッチＱ１〜Ｑ４を駆動するためのゲート駆動回路ＧＤＵ（Ｑ１）〜ＧＤＵ（Ｑ４）にそれぞれ入力される。また、Ｓｒｕｎと同期したオン，オフ信号を、スイッチＱＤ１，ＱＤ２を駆動するためのゲート駆動回路ＧＤＵ（ＱＤ１），ＧＤＵ（ＱＤ２）にそれぞれ入力する。各ゲート駆動回路からは図５のような指令が出力され、それぞれの図３に示すスイッチＱ１〜Ｑ４に与えられる。

したがって、図４の制御装置に運転指令Ｓｒｕｎが入力されると、ＰＷＭ発生回路は図５のようなオン，オフパルス指令を生成し、各スイッチＱ１〜Ｑ４に与える。また、運転指令と同じオン，オフを、スイッチＱＤ１，ＱＤ２に与える。これにより、運転中はスイッチＱＤ１，ＱＤ２に常時オン信号が与えられる。
その結果、図２の逆阻止型ＩＧＢＴの特性から、順方向の電圧に対しては電流を流し、逆方向の電圧に対しては阻止するため、ダイオードと同じ動作となり、従来の３レベルインバータと同様の動作が可能となる。なお、運転指令にかかわらずＱＤ１，ＱＤ２に常時オン信号を与えても同様の動作をさせることができる。

次に、素子が破壊したときの動作を、図６を参照して説明する。
図６はスイッチＱ２，Ｑ３にオン信号が入力されている状態から、スイッチＱ３が破壊したときの例を示す。図６（ａ）のスイッチＱ３→スイッチＱＤ２に負荷電流ＩＬが流れている状態から、何らかの事故でスイッチＱ３が破壊したとする。スイッチＱ３が正常時には、スイッチＱ１，Ｑ２のＦＷＤ（フリーホイールダイオード）に負荷電流ＩＬが転流するが、スイッチＱ３が破壊している場合は負荷電流ＩＬが転流せずに、図６（ｂ）に示すように、スイッチＱ３（破壊）→スイッチＱＤ２に電流が流れ続ける。

次に、スイッチＱ１にオン信号が入力されると、図６（ｃ）に示すように直流電源Ｅｐ→スイッチＱ１→スイッチＱ２→スイッチＱ３（破壊）→スイッチＱＤ２の経路で短絡電流Ｉｓが流れる。短絡を検出してすべてのスイッチをオフさせると、短絡電流はスイッチＱ１，Ｑ２，ＱＤ２で遮断する（図６（ｄ）参照）。したがって、図１６〜１８で説明した従来の遮断時に比べ、２個の素子から３個の素子で電圧を分担することになり、サージ電圧に対する素子耐圧超過の可能性は減少する。その結果、スナバ回路を小さくすることができ、短絡電流をより速やかに遮断することができる。

図７は図１または図３の別の動作を説明するための状態遷移図である。
これは、スイッチＱＤ１，ＱＤ２をスイッチＱ２，Ｑ３と同期をとってオン，オフさせるもので、スイッチＱ２，Ｑ３にオン信号が入力されている図７（ａ）の状態で、スイッチＱ３が破壊したときの例について説明する。図７（ａ）の状態から同図（ｂ）のように、スイッチＱ３にオフ信号を入力するとともに、スイッチＱＤ２もオフさせると、スイッチＱ３が破壊したことで、これでは負荷電流ＩＬを遮断できず、スイッチＱＤ２により遮断する。これにより、負荷電流ＩＬはスイッチＱ１，Ｑ２の各ＦＷＤに転流する。

このとき、スイッチＱ１，Ｑ２はオン状態であり、スイッチＱ３が破壊しているため、スイッチＱＤ２に直流電圧Ｅｐが印加される（図７（ｃ）参照）。スイッチＱＤ２に印加された電圧を検出すれば、スイッチＱ３の破壊が把握できるため、次にＱ１にオン信号が入力されるまでのデッドタイム期間中に破壊を検出することができ、さらには破壊を検出して、次にオンさせるスイッチＱ１をオフさせて装置を停止させる（図７（ｄ）参照）ことで、短絡電流を未然に防ぐことが可能となる。

図８はこの発明の他の実施の形態を示す回路図である。これは、図１または３の逆阻止型ＩＧＢＴＱＤ１，ＱＤ２と逆並列に、逆阻止型ＩＧＢＴを接続したスイッチ（双方向スイッチ）ＱＳ１，ＱＳ２を用いた点が特徴である。
図９に図８の１相分の回路を示す。図３で説明した機能は、スイッチＱＳ１，ＱＳ２のＱＳ１ＲおよびＱＳ２のＱＳ２Ｒの制御動作により、同様に実現できる。

図１０に、オン，オフ中性点電位を出力している状態を示す。図１０（ａ）は負荷電流ＩＬが流入している状態で、スイッチＱ２のＦＷＤ→スイッチＱＳ１のＱＳ１Ｆを通るＩＬ１と、スイッチＱ３→スイッチＱＳ２のＱＳ２Ｒを通るＩＬ２との２つの流入経路がある。流入する負荷電流ＩＬの経路としてＩＬ１とＩＬ２の経路、ＩＬ１の経路またはＩＬ２の経路などがあるが、どの経路を選択するかは例えば各部のスイッチの温度上昇などを考慮し、各スイッチに与えるパルスパターンにより決定することができる。
図１０（ｂ）は負荷電流ＩＬが流出している状態を示す。この場合も、同様にＩＬ１，ＩＬ２の経路を選択することができる。この場合も、従来と同様のパルスパターンでＱ２，Ｑ３をオン，オフすればよい。

図１１にこの発明のさらに他の実施の形態を示す。
図１１（ａ）に示す回路は、スイッチがＱ１〜Ｑ４とＱＤ１，ＱＤ２の６個で構成される。ここでは、スイッチＱ１とＱＤ１のエミッタ電位が共通であるため、スイッチＱ１とＱＤ１は駆動電源を共通として、全部で５個の電源で駆動することができる。また、図１１（ｂ）に示す回路は、スイッチがＱ１〜Ｑ４、ＱＳ１（正負両方向）、ＱＳ２（正負両方向）の８個で構成されるが、スイッチＱ１とＱＳ１（逆方向：ＱＳ１Ｒ）、スイッチＱＳ１（正方向：ＱＳ１Ｆ）とスイッチＱＳ２（逆方向：ＱＳ２Ｒ）、スイッチＱ３とＱＳ２（正方向：ＱＳ２Ｆ）のエミッタ電位がそれぞれ共通であるため、同じ電源で駆動することができ、図１１（ａ）と同じく全部で５個の電源でよい。

以上では、逆阻止型ＩＧＢＴを用いた例について説明したが、この発明はＩＧＢＴとダイオードを直列接続したものにも、同様にして適用できる。
また、３つの電位を出力できる３レベルインバータを例に説明したが、図１２に示されるようなマルチレベルインバータにも、同様にして適用できるのは言うまでもない。

この発明の実施の形態を示す回路図逆阻止型半導体素子の基本特性説明図図１の１相分を示す回路図図３の制御回路例を示す概要図図３の制御方法を説明する波形図図３の素子破壊時の動作遷移図図３における素子破壊時の別の動作を説明する動作遷移図この発明の別の実施の形態を示す回路図図８の１相分を示す回路図図９の作用説明図この発明のさらに別の実施の形態を示す構成図５レベルインバータの例を示す回路図第１の従来例を示す回路図図１３の動作を説明する動作遷移図第２の従来例を示す回路図図１３における素子破壊時の動作説明図図１５における素子破壊時の動作説明図図１７の詳細動作説明図

符号の説明

Ｑ１〜Ｑ６…ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＱＤ１，ＱＤ２…逆阻止型ＩＧＢＴ、ＱＳ１，ＱＳ２…（双方向）スイッチ、ＣＤ１，ＣＤ２…クランプダイオード、ＧＤＵ…ゲート駆動回路、Ｅｐ，Ｅｎ…直流電源。

Claims

第１と第２の直流電源を直列に接続し、前記直流電源の直列回路の正極と負極間に第１から第４のスイッチング素子を直列に接続し、前記第１と第２のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する第１の逆阻止型スイッチング素子を接続し、前記第３と第４のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する第２の逆阻止型スイッチング素子を接続したことを特徴とする多レベル出力電力変換装置。
前記第１，第２の逆阻止型スイッチング素子は、前記多レベル出力電力変換装置の運転時にオンし、その停止時にオフすることを特徴とする請求項１に記載の多レベル出力電力変換装置。
前記第１の逆阻止型スイッチング素子は前記第２のスイッチング素子と同期してオン，オフさせ、前記第２の逆阻止型スイッチング素子は前記第３のスイッチング素子と同期してオン，オフさせることを特徴とする請求項１または２に記載の多レベル出力電力変換装置。
第１と第２の直流電源を直列に接続し、前記直流電源の直列回路の正極と負極間に第１から第４のスイッチング素子を直列に接続し、前記第１と第２のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する逆阻止型スイッチング素子を逆並列に接続した第１の逆並列接続回路を接続し、前記第３と第４のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する逆阻止型スイッチング素子を逆並列に接続した第２の逆並列接続回路を接続したことを特徴とする多レベル出力電力変換装置。
前記第２のスイッチング素子と前記第１の逆並列接続回路とからなる電流経路、または、前記第３のスイッチング素子と前記第２の逆並列接続回路とからなる電流経路を、スイッチング素子に与えるパルスパターンにより選択可能にしたことを特徴とする請求項４に記載の多レベル出力電力変換装置。
エミッタ側が同電位となるスイッチング素子は、共通の駆動電源で駆動することを特徴とする請求項１ないし５のいずれかに記載の多レベル出力電力変換装置。