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JP2005085994A - 半導体集積回路及びその半導体集積回路を使用した光ディスク記録装置 - Google Patents

半導体集積回路及びその半導体集積回路を使用した光ディスク記録装置 Download PDF

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Abstract

【課題】 効率的に設計を行うことができると共に正確で高速に信号伝送を行うことができるインタフェース回路を備えた半導体集積回路及びその半導体集積回路を使用した光ディスク記録装置を得る。
【解決手段】 複数の半導体チップをワンパッケージにしたＭＣＭにおいて、半導体チップＡと半導体チップＢとの間のインタフェースに、差動信号を使用したＬＶＤＳ回路を使用するようにしたことから、高速で正確な信号伝送を行うことができる。更に、半導体チップＡと半導体チップＢとの間で該ＬＶＤＳ回路の差動信号を伝送するために各ボンディングワイヤ２３，２４が同じ長さになる等長配線を行うことができる位置に接続用パッドＰ１ａ，Ｐ２ａ，Ｐ１ｂ，Ｐ２ｂを設けるようにした。
【選択図】 図３

Description

本発明は、マルチチップモジュール（ＭＣＭ）を用いて形成された半導体集積回路及びその半導体集積回路を使用した光ディスク記録装置に関し、特にマルチチップモジュールを形成する各半導体チップ間の配線に関するものである。
従来、信号の伝送を行うインタフェース回路には、図６で示すようなシングル・エンド信号を使用したものがあった。シングル・エンド信号では、基準電圧（一般的には接地電圧）に対して入力信号の電圧の大小に応じて信号レベルの判定を行っているため、ノイズ等の該基準電圧を超える外部要因の信号成分もレシーバは正常信号として判断してしまうことから、このようなシングル・エンド信号を使用したインタフェース回路では、ノイズが伝播しやすかった。
これに対して、図７のような差動信号を使用したインタフェース回路では、１対の各信号間の信号レベルを比較するため、レシーバにノイズ等の外部要因の信号成分が入力された場合でも、対となる信号間の信号レベルが外部要因に追従するため変化が少ない。このため、差動信号を使用した場合、シングル・エンド信号を使用した場合よりもノイズ等の外部要因に対する耐性があった。したがって、小振幅の入力信号でも正確な信号伝送が可能であり、小振幅の信号に対しては信号レベルの立ち上がり及び立ち下がり特性を良くすることができるため、高速な信号伝送を行うことができる。
一方、近年、集積回路の微細化、高速化に伴い、信号の伝達手段として低電圧差動信号（ＬＶＤＳ）回路が多く用いられるようになっている。ＬＶＤＳ回路は小振幅の差動信号を扱うため、差動信号を出力するドライバ回路と、該ドライバ回路から出力された差動信号を受け取るレシーバ回路に、小信号を正しく送受信するための精度が求められている。
また、半導体集積回路では、その特性上、プロセスによるバラツキ、温度によるバラツキ、電源電圧の振れ等が生じ、小信号を正しく送受信するための精度が得られないという問題があった。このようなことから、ＬＶＤＳ構成の出力回路にドライバ駆動用の電流を調整するためのＭＯＳＦＥＴを付加し、その１つをダミー出力回路として用いて出力端子に終端抵抗を接続してハイ（Ｈｉｇｈ）レベルとロー（Ｌｏｗ）レベルを形成し、該ハイレベル及びローレベルの信号がそれぞれ所望の出力レベルになるように電流調整用ＭＯＳＦＥＴの制御信号を形成すると共に、該制御信号を他の複数の出力回路の電流調整用ＭＯＳＦＥＴにそれぞれ供給して電流を自動調整する回路が開示されている（例えば、特許文献１参照。）。
図８は、従来における半導体チップ間のインタフェース回路の接続例を示した概略のブロック図である。
通常、ＬＳＩの外部インタフェース回路にはＴＴＬ（又はＣＭＯＳ）式のシングル・エンド信号用のデジタルインタフェース用Ｉ／Ｏ回路が使用されている。近年、デジタルＬＳＩの駆動周波数が高くなり、製造プロセスの微細化が進んでいる。
しかし、現在のシステムでは、例えば、光ディスク記録装置内に使用されるＬＤ（レーザダイオード）ドライバやアナログフロントエンドプロセッサ（ＡＦＥ）等では、５Ｖ電源やアナログ信号とのインタフェース回路が必要である。このため、アナログ部と高速で信号処理を行うデジタル部を同一プロセスで製造することが困難になってきている。従来は、個別にＬＳＩを分けることにより、対応してきたがシステムの小型化の障害にもなってきている。そこで、１パッケージにプロセスの異なるチップを混載したＭＣＭが考案されている。
特開２０００−１３４０８２号公報
しかし、このようなＭＣＭにおいても、半導体チップ間は、一般的なＴＴＬ（又はＣＭＯＳ）式のシングル・エンド信号用インタフェース回路によって接続されている。通常、ＴＴＬインタフェース方式のデジタルインタフェース回路では、百数十ＭＨｚ〜二百ＭＨｚ程度の周波数が限界であった。半導体チップ間の接続が、プリント基板上で配線される場合と比較してかなり短配線長となるＭＣＭであったとしても、配線による寄生容量や抵抗によって伝送信号の歪みや反射波の影響等により高速な信号伝送が難しくなっている。半導体チップ間の信号伝送スピードがＧＨｚ帯近くになると、半導体チップ間を接続するための配線によるＣ，Ｒ，Ｌ成分の影響によって、信号の劣化等が無視できなくなるという問題があった。このため、従来は、ＬＳＩ設計時にこれらのパラメータを考慮しながら設計を行っていたが、ＭＣＭの配置やパッケージの種類を変更したい場合は、そのたびに再び設計値を見直さなければならず、効率的で最適な設計を行うことができなかった。
また、ＭＣＭの場合は、異なるプロセスの半導体チップを接続して使用するため、設計時には上記のような信号伝送によるロスを考慮にいれて設計を行う必要があった。更に、もともと半導体チップＡと半導体チップＢが接続されていたものに対して、半導体チップＡを半導体チップＣに変更する場合、変更の必要のない半導体チップＢに対してもそのマッチングを考慮して変更しなければならない可能性が生じる等という問題があった。また、一般的に差動信号を使用したインタフェース回路を採用した場合、該インタフェース回路の信号伝送路は１対の信号線を等長配線する必要があった。なぜならば、等長配線を行わないと１対の信号線間にスキューが発生し、差動レシーバが、受信時に正確に入力信号を再現することができなくなる可能性があるためである。
本発明は、上記のような問題を解決するためになされたものであり、差動信号を使用したインタフェース回路の特性を利用してＭＣＭ内での半導体チップ間の信号伝送に差動信号を使用し、効率的に設計を行うことができると共に正確で高速に信号伝送を行うことができるインタフェース回路を備えた半導体集積回路及びその半導体集積回路を使用した光ディスク記録装置を得ることを目的とする。
この発明に係る半導体集積回路は、複数の半導体チップを１つのパッケージに搭載したマルチチップモジュールを用いた半導体集積回路において、
前記半導体チップ間の信号伝送を行うインタフェース回路に差動信号を用いたＬＶＤＳ回路を使用するものである。
また、前記ＬＶＤＳ回路における差動信号の伝送を行う各信号線に、半導体チップ間を接続するボンディングワイヤが使用され、前記各半導体チップは、該各ボンディングワイヤが等長となる位置に接続用パッドが配置されるようにした。
具体的には、同じ半導体チップ上に形成された前記各接続用パッドは、所定の基準点に対する水平方向又は垂直方向の座標軸が同一になるようにそれぞれ配置されるようにした。
また、ボンディングワイヤで接続される前記各１対の接続用パッドは、所定の基準点に対する水平方向又は垂直方向の座標軸が同一になるようにそれぞれ配置されるようにしてもよい。
この場合、前記各接続用パッドは、各接続用パッドの間隔がプロセスルールによるレイアウト上の最小値にそれぞれなるように配置されるようにした。
また、この発明に係る光ディスク記録装置は、ホスト装置から入力された光ディスクへの書き込み用データを所定の方法でエンコードするエンコード部と、該エンコード部でエンコードされたデータ信号に基づいて光ディスクにレーザ光を照射する半導体レーザの駆動制御を行う半導体レーザ駆動制御部とを備えた、ホスト装置から入力されたデータを光ディスクに記録する光ディスク記録装置において、
前記エンコード部及び半導体レーザ駆動制御部は、異なる半導体チップにそれぞれ形成されると共に該各半導体チップが１つのパッケージに搭載されたマルチチップモジュールを用いた半導体集積回路で形成され、前記エンコード部の出力回路部と前記半導体レーザ駆動制御部の入力回路部は、ＬＶＤＳ回路で構成されるものである。
また、前記ＬＶＤＳ回路における差動信号の伝送を行う各信号線に、半導体チップ間を接続するボンディングワイヤが使用され、前記各半導体チップは、該各ボンディングワイヤが等長となる位置に接続用パッドが配置されるようにした。
具体的には、同じ半導体チップ上に形成された前記各接続用パッドは、所定の基準点に対する水平方向又は垂直方向の座標軸が同一になるようにそれぞれ配置されるようにした。
また、ボンディングワイヤで接続される前記各１対の接続用パッドは、所定の基準点に対する水平方向又は垂直方向の座標軸が同一になるようにそれぞれ配置されるようにしてもよい。
この場合、前記各接続用パッドは、各接続用パッドの間隔がプロセスルールによるレイアウト上の最小値にそれぞれなるように配置されるようにした。
本発明によれば、ＭＣＭ内の半導体チップ間のインタフェースに、高速シリアルインタフェースに利用されている差動信号を用いたインタフェース回路であるＬＶＤＳ回路を使用することにより、半導体チップ間の高速なインタフェースを行うことができ、半導体チップの組み合わせやパッケージ等が変わった場合においても、インタフェース回路部分の再設計が不要となり、効率的で最適なインタフェースが可能となる。また、この場合、半導体チップ間の１対の配線も製造上、特別な工程を行うことなくボンディングワイヤ等による等長配線を行うことができ、半導体チップ間の配線を容易に短くすることができるため、配線によるＣ，Ｒ，Ｌ成分の影響を抑えてノイズの影響を低減することができ、スキューを最小限に抑えた精度のよい、より高速な信号伝送を行うことができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体集積回路の構成例を示した図である。
図１の半導体集積回路１において、半導体チップＡには、差動信号インタフェース用ドライバ回路（以下、ドライバ回路と呼ぶ）２と、差動信号インタフェース用レシーバ回路（以下、レシーバ回路と呼ぶ）３とを備えており、半導体チップＢには、ドライバ回路４と、レシーバ回路５とを備えている。半導体チップＡ及びＢは、ＭＣＭ（マルチチップモジュール）をなしている。ドライバ回路２及びレシーバ回路５が１つのＬＶＤＳ回路をなし、ドライバ回路４及びレシーバ回路３が１つのＬＶＤＳ回路をなしている。
半導体チップＡの所定の機能を有するデジタル回路６から出力されたデジタル信号はドライバ回路２に入力され、該ドライバ回路２は、入力されたデジタル信号を差動信号に変換して半導体チップＢのレシーバ回路５に出力する。レシーバ回路５は、入力された差動信号をデジタル回路６から出力されたデジタル信号に変換して、半導体チップＢにおける所定の機能を有するデジタル及びアナログ回路７に出力する。同様に、半導体チップＢのデジタル及びアナログ回路７から出力されたデジタル信号はドライバ回路４に入力され、該ドライバ回路４は、入力されたデジタル信号を差動信号に変換して半導体チップＡのレシーバ回路３に出力する。レシーバ回路３は、入力された差動信号をデジタル及びアナログ回路７から出力されたデジタル信号に変換して、半導体チップＡのデジタル回路６に出力する。
図２は、図１の対応するドライバ回路及びレシーバ回路の回路例を示した図である。なお、図２ではドライバ回路２及びレシーバ回路５を例にして示しており、ドライバ回路４及びレシーバ回路３の回路例は同様であるのでその説明を省略する。
図２において、ドライバ回路２は、入力されたデジタル信号Ｓｉを１対の相反する信号レベルの差動信号に変換すると共に、該差動信号の対応する信号における信号レベルに応じて１対の出力端ｏ１及びｏ２から電流の吐き出し又は吸い込みをそれぞれ行って入力信号の信号レベルを電流に変換して出力するドライバ回路部１１と、該ドライバ回路部１１を駆動させるための定電流を生成してドライバ回路部１１に供給する定電流発生回路部１２とを備えている。
また、レシーバ回路５は、ドライバ回路部１１の各出力端ｏ１及びｏ２からの電流の吐き出し及び吸い込みをそれぞれ電圧に変換する電流電圧変換回路部１５と、電流電圧変換回路部１５で変換されたドライバ回路部１１の出力端ｏ１及びｏ２の各電圧の大小関係からデジタル信号Ｓｏを生成して出力するレシーバ回路部１６とを備えている。
ドライバ回路部１１の出力端ｏ１は、半導体チップＡの接続用パッドＰ１ａに接続され、接続用パッドＰ１ａは、ボンディングワイヤ等の信号線１７によって半導体チップＢの接続用パッドＰ２ａに接続され、接続用パッドＰ２ａは、レシーバ回路部１６の入力端ＩＮ１に接続されている。同様に、ドライバ回路部１１の出力端ｏ２は、半導体チップＡの接続用パッドＰ１ｂに接続され、接続用パッドＰ１ｂは、ボンディングワイヤ等の信号線１８によって半導体チップＢの接続用パッドＰ２ｂに接続され、接続用パッドＰ２ｂは、レシーバ回路部１６の入力端ＩＮ２に接続されている。
電流電圧変換回路部１５は、抵抗Ｒ１〜Ｒ３で構成されており、電源電圧Ｖｄｄと接続用パッドＰ２ａとの間には、抵抗Ｒ１とＲ３が直列に接続され、抵抗Ｒ１とＲ３との接続部と接続用パッドＰ２ｂとの間に抵抗Ｒ２が接続されている。レシーバ回路部１６は、入力端ＩＮ１の電圧が入力端ＩＮ２の電圧よりも大きい場合は、ハイレベルの信号Ｓｏを出力し、入力端ＩＮ１の電圧が入力端ＩＮ２の電圧よりも小さい場合は、ローレベルの信号Ｓｏを出力する。
このような構成において、ドライバ回路部１１は、ハイレベルの信号Ｓｉが入力されると、出力端ｏ１はハイインピーダンス状態になり、出力端ｏ２へ電流を引き込む。このような状態では、レシーバ回路部１６は、入力端ＩＮ１及びＩＮ２に、電流電圧変換回路部１５の抵抗Ｒ２による電圧差が発生し、入力端ＩＮ１の電圧が入力端ＩＮ２の電圧よりも大きくなり、レシーバ回路部１６の出力端からハイレベルの信号Ｓｏが出力される。また、ドライバ回路部１１は、ローレベルの信号Ｓｉが入力されると、出力端ｏ２はハイインピーダンス状態になり、出力端ｏ１へ電流を引き込む。このような状態では、レシーバ回路部１６は、入力端ＩＮ１及びＩＮ２に、電流電圧変換回路部１５の抵抗Ｒ３による電圧差が発生し、入力端ＩＮ２の電圧が入力端ＩＮ１の電圧よりも大きくなり、レシーバ回路部１６の出力端からローレベルの信号Ｓｏが出力される。
ここで、図３は、図１及び図２で示したドライバ回路とレシーバ回路との間をボンディングワイヤで接続した例を示す図である。なお、図３では、半導体チップＡのドライバ回路２と半導体チップＢのレシーバ回路５を例にして示し、ドライバ回路４及びレシーバ回路３の場合も同様であるのでその説明を省略する。
ドライバ回路２は、入力された信号の信号レベルを反転させた信号を生成することにより１対の差動信号を生成して出力し、レシーバ回路５で該差動信号の電圧差を比較し該比較結果に応じた信号レベルの信号を生成して、ドライバ回路２に入力された信号を復元させる。このため、ドライバ回路２及びレシーバ回路５を接続する１対の信号線間のスキューは可能な限り抑えなければならない。したがって、半導体チップＡとＢとの間の接続も等長配線を行って接続する必要がある。
図３に示すように、半導体チップＡにおいて、差動信号インタフェース用Ｉ／Ｏセル２１ａ上に接続用パッドＰ１ａが、差動信号インタフェース用Ｉ／Ｏセル２１ｂ上に接続用パッドＰ１ｂがそれぞれ形成されている。同様に、半導体チップＢにおいて、差動信号インタフェース用Ｉ／Ｏセル２２ａ上に接続用パッドＰ２ａが、差動信号インタフェース用Ｉ／Ｏセル２２ｂ上に接続用パッドＰ２ｂがそれぞれ形成されている。半導体チップＡの接続用パッドＰ１ａと半導体チップＢの接続用パッドＰ２ａが信号線１７をなすボンディングワイヤ２３で接続され、半導体チップＡの接続用パッドＰ１ｂと半導体チップＢの接続用パッドＰ２ｂが信号線１８をなすボンディングワイヤ２４で接続されている。
半導体チップＡの接続用パッドＰ１ａ及びＰ１ｂと、半導体チップＢの接続用パッドＰ２ａ及びＰ２ｂとの配置において、水平軸３１〜３４がそれぞれ平行で、かつ、垂直軸３５及び３６が平行になるように、各半導体チップＡ，Ｂのレイアウトにおける各接続用パッドの座標を決定する。接続用パッドＰ１ａの座標を（Ｘａ，Ｙａ）、接続用パッドＰ１ｂの座標を（Ｘｂ，Ｙｂ）、接続用パッドＰ２ａの座標を（Ｘｃ，Ｙｃ）及び接続用パッドＰ２ｂの座標を（Ｘｄ，Ｙｄ）とそれぞれする。
図３において、ＭＣＭ内のアッセンブリ基準点Ｐに対しての各接続用パッドＰ１ａ，Ｐ１ｂ，Ｐ２ａ，Ｐ２ｂの座標が、垂直軸座標方向に絶対値｜Ｙａ−Ｙｃ｜と絶対値｜Ｙｂ−Ｙｄ｜が等しく、水平軸座標方向に絶対値｜Ｘａ−Ｘｃ｜と絶対値｜Ｘｂ−Ｘｄ｜が等しくなるように接続用パッドＰ１ａ，Ｐ１ｂ，Ｐ２ａ，Ｐ２ｂを各半導体チップＡ及びＢ内で配置されるようレイアウトする。このようにすれば、接続用パッドＰ１ａとＰ２ａとの間と、接続用パッドＰ１ｂとＰ２ｂとの間は、製造時に特別なアセンブリ装置を使用することなく、通常の接続を行っても等長配線が可能となる。このように等長配線を行うことによって、差動信号における各信号間のスキューを最小限に抑えることができ、精度のよい高速な信号伝送を行うことができる。
次に、図４は、図１〜図３で示したＬＶＤＳ回路を用いた光ディスク記録装置の構成例を示した概略のブロック図である。
図４において、光ディスク記録装置４０は、光ディスク４１にレーザ光を照射してデータの記録を行うレーザダイオード４２と、入力されたデータに応じて該レーザダイオード４２の動作制御を行うＬＤドライバ４３と、パーソナルコンピュータ等のホスト装置５１から入力された光ディスク４１への書き込み用データを所定の方法でエンコードして該ＬＤドライバ４３に出力するＣＤ・ＤＶＤエンコーダ４４と、該ＣＤ・ＤＶＤエンコーダ４４の動作制御を行うＣＰＵ４５とを備えている。なお、ＬＤドライバ４３は半導体レーザ駆動制御部を、ＣＤ・ＤＶＤエンコーダ４４はエンコード部をそれぞれなしている。
ＣＤ・ＤＶＤエンコーダ４４からＬＤドライバ４３にデータ信号を出力する際、ＬＶＤＳ回路が使用されている。すなわち、ＣＤ・ＤＶＤエンコーダ４４の出力回路にドライバ回路が使用され、ＬＤドライバ４３の入力回路にレシーバ回路が使用されている。このため、ＣＤ・ＤＶＤエンコーダ４４とＬＤドライバ４３は、１対の信号線で接続されており、ＣＤ・ＤＶＤエンコーダ４４が半導体チップＡに設けられ、ＬＤドライバ４３が半導体チップＢに設けられている。
このように、ＬＤドライバ４３及びＣＤ・ＤＶＤエンコーダ４４が異なる半導体チップに形成されている理由について説明する。
ＬＤドライバ４３は、レーザダイオード４２へ供給する電流を大きくすることによりレーザダイオード４２の発光量が大きくなり、レーザダイオード４２の発光速度が速くなる。このため、ＬＤドライバ４３に供給する電源電圧を大きくする必要がある。これに対して、ＣＤ・ＤＶＤエンコーダ４４は、高速動作を行う必要があり、該高速動作を行うためには微細化を行いこれに伴ってＣＤ・ＤＶＤエンコーダ４４に供給する電源電圧を小さくする必要がある。これらのことから、ＬＤドライバ４３及びＣＤ・ＤＶＤエンコーダ４４は、異なる電圧の電源を必要とすることから、異なる半導体チップに形成するようにしている。なお、半導体チップＡ及びＢは、１つのモジュールに形成されたＭＣＭをなしてもよい。
一方、図３のドライバ回路とレシーバ回路との間の接続例を、図５のようにしてもよい。なお、図５においても、半導体チップＡのドライバ回路２と半導体チップＢのレシーバ回路５を例にして示し、ドライバ回路４及びレシーバ回路３の場合も同様であるのでその説明を省略する。
図５における図３との相違点は、図３の水平軸３１及び３３が同じになるようにし、図３の水平軸３２及び３４が同じになるようにしたことにある。
図５において、半導体チップＡの接続用パッドＰ１ａ及びＰ１ｂと、半導体チップＢの接続用パッドＰ２ａ及びＰ２ｂとの配置において、水平軸３１及び３２がそれぞれ平行で、かつ、垂直軸３５及び３６が平行になるように、各半導体チップＡ，Ｂのレイアウトにおける各接続用パッドの座標を決定する。また、水平軸３１及び３２の間隔Ｙ、及び垂直軸３５及び３６の間隔Ｘは、それぞれプロセスルールによるレイアウト上の最小値、例えば０.２５μのプロセスルールで９０μｍ〜１００μｍになるようにする。このようにすれば、１対の配線は最短でかつ等長となるのでより高速で精度のよい信号伝送を可能にする。
なお、図３では、軸３１〜３４を水平軸とし、軸３５及び３６を垂直軸として説明したが、これは一例であり、軸３１〜３４を垂直軸に、軸３５及び３６を水平軸にそれぞれなるようにしてもよい。同様に、図５では、軸３１及び３２を水平軸とし、軸３５及び３６を垂直軸として説明したが、これは一例であり、軸３１及び３２を垂直軸に、軸３５及び３６を水平軸にそれぞれなるようにしてもよい。
このように、本第１の実施の形態における半導体集積回路は、複数の半導体チップをワンパッケージにしたＭＣＭにおいて、半導体チップＡと半導体チップＢとの間のインタフェースに、差動信号を使用したＬＶＤＳ回路を使用するようにしたことから、高速で正確な信号伝送を行うことができる。更に、半導体チップＡと半導体チップＢとの間で該ＬＶＤＳ回路の差動信号を伝送するために各ボンディングワイヤが同じ長さになる等長配線を行うことができる位置に接続用パッドＰ１ａ，Ｐ２ａ，Ｐ１ｂ，Ｐ２ｂを設けるようにした。このことから、差動信号における各信号間のスキューを最小限に抑えることができるため、効率的な設計を行うことができると共に、更に正確な信号伝送を行うことができる。
本発明の第１の実施の形態における半導体集積回路の構成例を示した図である。 図１の対応するドライバ回路及びレシーバ回路の回路例を示した図である。 図１及び図２で示したドライバ回路とレシーバ回路との接続例を示した図である。 図１〜図３で示したＬＶＤＳ回路を用いた光ディスク記録装置の構成例を示した概略のブロック図である。 図１及び図２で示したドライバ回路とレシーバ回路との他の接続例を示した図である。 シングル・エンド信号を使用した信号伝送回路の例を示した図である。 差動信号を使用した信号伝送回路の例を示した図である。 従来における半導体チップ間のインタフェース回路の接続例を示した概略のブロック図である。
符号の説明
１ 半導体集積回路
２，４ ドライバ回路
３，５ レシーバ回路
６ デジタル回路
７ デジタル及びアナログ回路
１１ ドライバ回路部
１２ 定電流発生回路部
１５ 電流電圧変換回路部
１６ レシーバ回路部
１７，１８ 信号線
２１ａ，２１ｂ，２２ａ，２２ｂ 差動信号インタフェース用Ｉ／Ｏセル
２３，２４ ボンディングワイヤ
３１〜３４ 水平軸
３５，３６ 垂直軸
Ａ，Ｂ 半導体チップ
Ｐ１ａ，Ｐ１ｂ，Ｐ２ａ，Ｐ２ｂ 接続用パッド
Ｐ アッセンブリ基準点
４０ 光ディスク記録装置
４１ 光ディスク
４２ レーザダイオード
４３ ＬＤドライバ
４４ ＣＤ・ＤＶＤエンコーダ
４５ ＣＰＵ
５１ ホスト装置

Claims (10)

  1. 複数の半導体チップを１つのパッケージに搭載したマルチチップモジュールを用いた半導体集積回路において、
    前記半導体チップ間の信号伝送を行うインタフェース回路に差動信号を用いたＬＶＤＳ回路を使用することを特徴とする半導体集積回路。
  2. 前記ＬＶＤＳ回路における差動信号の伝送を行う各信号線に、半導体チップ間を接続するボンディングワイヤが使用され、前記各半導体チップは、該各ボンディングワイヤが等長となる位置に接続用パッドが配置されることを特徴とする請求項１記載の半導体集積回路。
  3. 同じ半導体チップ上に形成された前記各接続用パッドは、所定の基準点に対する水平方向又は垂直方向の座標軸が同一になるようにそれぞれ配置されることを特徴とする請求項２記載の半導体集積回路。
  4. ボンディングワイヤで接続される前記各１対の接続用パッドは、所定の基準点に対する水平方向又は垂直方向の座標軸が同一になるようにそれぞれ配置されることを特徴とする請求項３記載の半導体集積回路。
  5. 前記各接続用パッドは、各接続用パッドの間隔がプロセスルールによるレイアウト上の最小値にそれぞれなるように配置されることを特徴とする請求項４記載の半導体集積回路。
  6. ホスト装置から入力された光ディスクへの書き込み用データを所定の方法でエンコードするエンコード部と、該エンコード部でエンコードされたデータ信号に基づいて光ディスクにレーザ光を照射する半導体レーザの駆動制御を行う半導体レーザ駆動制御部とを備えた、ホスト装置から入力されたデータを光ディスクに記録する光ディスク記録装置において、
    前記エンコード部及び半導体レーザ駆動制御部は、異なる半導体チップにそれぞれ形成されると共に該各半導体チップが１つのパッケージに搭載されたマルチチップモジュールを用いた半導体集積回路で形成され、前記エンコード部の出力回路部と前記半導体レーザ駆動制御部の入力回路部は、ＬＶＤＳ回路で構成されることを特徴とする光ディスク記録装置。
  7. 前記ＬＶＤＳ回路における差動信号の伝送を行う各信号線に、半導体チップ間を接続するボンディングワイヤが使用され、前記各半導体チップは、該各ボンディングワイヤが等長となる位置に接続用パッドが配置されることを特徴とする請求項６記載の光ディスク記録装置。
  8. 同じ半導体チップ上に形成された前記各接続用パッドは、所定の基準点に対する水平方向又は垂直方向の座標軸が同一になるようにそれぞれ配置されることを特徴とする請求項７記載の光ディスク記録装置。
  9. ボンディングワイヤで接続される前記各１対の接続用パッドは、所定の基準点に対する水平方向又は垂直方向の座標軸が同一になるようにそれぞれ配置されることを特徴とする請求項８記載の光ディスク記録装置。
  10. 前記各接続用パッドは、各接続用パッドの間隔がプロセスルールによるレイアウト上の最小値にそれぞれなるように配置されることを特徴とする請求項９記載の光ディスク記録装置。
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