JP6466452B2 - 高速短距離入出力（ｉ／ｏ） - Google Patents

Description

従来の入出力（Ｉ／Ｏ）を使用するチップ又はデバイス間の広帯域、短距離相互接続部は、かなりの出力及びチップ面積を必要とする；特に、前記チップ又はデバイス間の信号伝送品質を維持するための解決方法は、インタフェース電力消費及びより小さいチップ面積に大きく貢献する。結果として、これらの従来のＩ／Ｏインタフェースは、低電力及び／又は小チップ面積回路に望ましくない。

本開示の非限定的且つ非網羅的な実施形態が、以下の図面を参照して説明され、同様の参照符号は、特に指定のない限り、様々な図全体を通じて同様の部分を指す。
本開示の実施形態による、高速短距離（ｈｉｇｈ ｓｐｅｅｄ ｓｈｏｒｔ ｒｅａｃｈ）入出力インタフェースを利用するためのマルチチップパッケージ（ＭＣＰ）のブロック図である。 本開示の実施形態による、高速短距離入出力インタフェースを利用するためのパッケージされたコンポーネントのブロック図である。 従来技術のシリアル入出力インタフェースの図である。 本開示の実施形態による、高速短距離入出力インタフェースの図である。 本開示の実施形態による、高速短距離入出力インタフェースの図である。 本開示の実施形態を利用するためのコンピュータシステムの図である。

本開示の実施形態は、回路及びデバイスのための高速短距離入出力（Ｉ／Ｏ）結合を記載する。以下の記載では、多数の詳細が、本開示の実施形態のより完全な説明を提供するために論じられる。しかし、本開示の実施形態はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。他の例では、良く知られた構造及びデバイスは、本開示の実施形態を分りにくくしないために、詳細にではなく、ブロック図の形態で示されている。

実施形態の対応する図面において、信号が線で表されている点に留意されたい。幾つかの線は、より構成に寄与する信号経路を示すよう、より太く、及び／又は、主要な情報フロー方向を示すために、１又は複数の端部で矢印を有し得る。そのような表示は、限定することを意図されない。むしろ、線は、回路又は論理ユニットのより容易な理解を促すよう１又は複数の例示的な実施形態に関連して使用される。如何なる描かれている信号も、設計ニーズ又は好みによって決定づけられるように、いずれかの方向において進むことができる１以上の信号を実際に有してよく、且つ、如何なる適切なタイプの信号スキームによっても実施されてよい。

明細書の全体を通して、及び特許請求の範囲において、語「接続される（ｃｏｎｎｅｃｔｅｄ）」は、如何なる中間デバイスもなしで、接続される物の間の直接的な電気的接続を意味する。語「結合される（ｃｏｕｐｌｅｄ）」は、接続される物の間の直接的な電気的接続又は、１又は複数の受動的又は能動的な中間デバイスを通じた間接的な接続のいずれかを意味する。語「回路（ｃｉｒｃｕｉｔ）」は、所望の機能を提供するよう互いに協働するよう配置される１又は複数の受動的及び／又は能動的な構成要素を意味する。語「信号（ｓｉｇｎａｌ）」は、少なくとも１つの電流信号、電圧信号又はデータ／クロック信号を意味する。「１つの（ａ又はａｎ）」及び「前記（ｔｈｅ）」の意味は複数参照を含む。「〜の中に（ｉｎ）」の意味は「〜の中に（ｉｎ）」及び「〜の上で（ｏｎ）」を含む。

語「スケーリング（ｓｃａｌｉｎｇ）」は一般的に、設計（回路図及びレイアウト）を１の処理技術から他の処理技術へ変換することを指す。語「スケーリング」は一般的に、更に、レイアウト及びデバイスを同じ技術ノード内でダウンサイズすることを指す。語「スケーリング」はまた、他のパラメータ、例えば、電力供給レベル、に対する信号周波数の調整（例えば、スローダウン）を指すこともある。語「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」、「近く（ｃｌｏｓｅ）」、「おおよそ（ａｐｐｒｏｘｉｍａｔｅｌｙ）」、「近く（ｎｅａｒ）」、及び「約（ａｂｏｕｔ）」は一般的に、目標値の±２０％内にあることを指す。

別なふうに特定されない限り、共通のオブジェクトを記載するための、順序を示す形容詞「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」及び「第３（ｔｈｉｒｄ）」等の使用は、単に、同じオブジェクトの異なる例が参照されていることを示しており、そのように記載されるオブジェクトが時間的に、空間的に、ランキングにおいて、又は何らかの他の方法において所与の順序でなければならないことを暗示することを意図されない。

実施形態の目的のために、トランジスタは、ドレイン、ソース、ゲート及びバルク端子を含む金属酸化膜半導体（ＭＯＳ）トランジスタである。トランジスタはまた、トライゲート（Ｔｒｉ−Ｇａｔｅ）及びＦｉｎＦｅｔトランジスタ、全周ゲート円筒形（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ Ｃｙｌｉｎｄｒｉｃａｌ）トランジスタ、又はカーボンナノチューブ若しくはスピントロニックデバイスのようなトランジスタ機能を実装する他のデバイスを含む。ソース端子及びドレイン端子は同一の端子であってよく、ここでは同義的に使用される。他のトランジスタ、例えば、バイポーラ接合トランジスタ（ＢＪＴ ＰＮＰ／ＮＰＮ）、ＢｉＣＭＯＳ、ＣＭＯＳ、ｅＦＥＴ等が、本開示の範囲から逸脱することなしに使用され得ることが当業者には理解されるであろう。語「ＭＮ」はｎ型トランジスタ（例えば、ＮＭＯＳ、ＮＰＮ ＢＪＴ等）を示し、語「ＭＰ」はｐ型トランジスタ（例えば、ＰＭＯＳ、ＰＮＰ ＢＪＴ等）を示す。

図１は、本開示の実施形態による高速短距離Ｉ／Ｏインタフェースを利用するためのマルチチップパッケージ（ＭＣＰ）１００のブロック図である。図１は、ＭＣＰ１００の側面図及び上面図の両方を示し、このＭＣＰは、送信回路（ＴＸ）１２５及び受信回路（ＲＸ）１３０を利用するチップ１２０、並びにＴＸ１４５及びＲＸ１５０を利用する（ギャップ１７５によって分離される）チップ１４０を含むように示されている。この実施形態では、以下に記載される短距離Ｉ／Ｏインタフェースは、少なくとも２つのチップを通信可能に結合するオンパッケージ入出力（ＯＰＩＯ）インタフェースを有する。以下の例示的な実施形態は、インタフェースを持つ２つのチップを有するように記載されている；しかし、パッケージ内の任意の数のチップが、本明細書に記載される技術を使用して相互接続されることができる。

パッケージ１００は、複数の集積回路（ＩＣ）チップを含み得る任意のタイプのパッケージであり得る。図１の例では、パッケージ１００は、チップ１２０及びチップ１４０を含む。これらのチップは、例えば、プロセッサ、メモリチップ、グラフィックプロセッサ等であり得る。

この実施形態では、チップ１２０は、ＯＰＩＯ送信機１２５及びＯＰＩＯ受信機１３０を含む。同様に、チップ１４０は、ＯＰＩＯ送信機１４５及びＯＰＩＯ受信機１５０を含む。送信機１２５は、受信機１５０と結合され、送信機１４５は、受信機１３０と結合される。チップ１２０とチップ１４０との間のギャップ１７５は、比較的小さく（例えば、２０ｍｍ未満）、それによって「短距離」を有する；しかし、他の実施形態は、チップの間のより大きいギャップを有し得る。一般的に、ギャップ１７５が小さいほど、より大きい帯域幅がチップの間に提供され得る。送信機１２５と受信機１５０との間の、及び送信機１４５と受信機１３０との間のインタフェースは、以下に記載される任意の高速短距離Ｉ／Ｏインタフェースを有し得る。

以下により詳細に記載されるように、本開示の実施形態は、ディスクリートＩＣ又はＭＣＰコンピューティングデバイスのための、高速、短距離Ｉ／Ｏインタフェースを説明する。本開示の実施形態は、第１のダイ上の複数の送信回路、第２のダイ上の複数の受信回路、及び第１のダイを第２のダイに通信可能に結合する複数のデータ伝送線を含む。複数の送信機回路は、データビットをパラレルに複数の受信回路に送信することになる。本開示の実施形態はさらに、共有コンデンサ及び複数の抵抗−それぞれが複数の導電線の１つに対応するとともにそれぞれが共有コンデンサに結合される、を有する終端回路、及び複数のデータ伝送線を経由して複数の送信回路によって送信されるデータを符号化する（ｃｏｄｉｎｇ）ためのパラレル符号化ブロック（ｐａｒａｌｌｅｌ ｃｏｄｉｎｇ ｂｌｏｃｋ）を含み、前記データはＤＣ平衡符号（ＤＣ ｂａｌａｎｃｅｄ ｃｏｄｅ）にしたがって符号化される。

上述のアーキテクチャは、低電力消費で非常に高い帯域幅を提供するために、例えば、１つのパッケージ内であるダイ上のプロセッサコアを他のダイ上のメモリ又はキャッシュに、接続するために用いられ得る。メモリは、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、混載ＤＲＡＭ（ｅＤＲＡＭ）、スタック型ＤＲＡＭ、不揮発性メモリ（例えば、フラッシュメモリ、相変化メモリ（ＰＣＭ））等であり得る。１つの実施形態では、本明細書に記載されるインタフェースは、従来のＩ／Ｏインタフェースと比べて、１桁低いビット当たりのエネルギ及び帯域効率当たりの面積を提供し得る。

図１に記載されたアーキテクチャの様々な実施形態は、以下の例の１又は複数を含み得る。プロセッサダイ及び１又は複数のメモリダイス（例えば、ＤＲＡＭ、ｅＤＲＡＭ、スタック型ＤＲＡＭ、フラッシュ、ＰＣＭ）は、高速短距離Ｉ／Ｏインタフェースを使用して接続される。多数のメモリデバイス（例えば、ＤＲＡＭ、ｅＤＲＡＭ、スタック型ＤＲＡＭ、フラッシュ、ＰＣＭ）は、高速短距離Ｉ／Ｏインタフェースに接続される。複数の低帯域幅接続、例えば、複数のシリコン貫通ビア（ＴＳＶ）を組み合わせるために使用される論理回路が、高速短距離Ｉ／Ｏインタフェースにインタフェース接続する。メモリデバイスは、例えば、スタック型ＤＲＡＭ又はスタック型不揮発性メモリであり得る。

図１のインタフェースは、パッケージ内で比較的接近して配置される２つのダイの間で動作するように最適化される。しかし、ダイをパッケージされたコンポーネントとチップ１２０及び１４０を収容するパッケージ内にも存在するように結合する必要があり得る。インタフェースをパッケージされたダイに設けるとき、異なる物理的特性が考慮されなければならない。

本明細書に記載されるインタフェースは、パッケージされたダイを、例えば、パッケージ内に位置し得るメモリデバイス（ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタック型ＤＲＡＭ）に接続するために、高帯域幅で、低電力を提供することができる。１つの実施形態では、１又は複数のダイが、他のパッケージ内に組み立てられる前にパッケージされ得る。パッケージは、例えば、ボールグリッドアレイ（ＢＧＡ）パッケージ又はウェハレベルパッケージであり得る。

図２は、本開示の実施形態による、高速短距離入出力インタフェース２２０を利用するためのパッケージされたコンポーネント２００及び２７５のブロック図である。図２の例は、１つのパッケージ内の且つＴＸ２４０及びＲＸ２４５を利用してデバイス２７５（パッケージ２３０と論理バッファ２５０との、及びＤＲＡＭスタック２６０との間のインタフェースを提供するパッケージインタフェース２３５を含むように示される）と結合されるＴＸ２１５及びＲＸ２１０を利用するホスト（例えば、プロセッサ）２００を含む；したがって、ホスト２００及びデバイス２７５は、別々のパッケージに収容されている。図１のインタフェースは、概して、シングルパッケージの中で利用されている；しかし、同様の概念が、パッケージの間のインタフェースに適用されることができる。

図２のインタフェースは、ホスト２００とデバイス２７５との間の高速短距離Ｉ／Ｏインタフェースを提供する。この例での短距離は、数インチ以下であり得る。１つの実施形態では、デバイス２７５内の１又は複数のコンポーネントが、図１のインタフェースを利用し得る。図２の例は、スタック型メモリデバイスを含むように示されている；しかし、他のタイプのデバイスもサポートされることができる。

図２の例では、ホスト２００及びデバイス２７５は別々にパッケージされている。パッケージは、例えば、ボールグリッドアレイ（ＢＧＡ）パッケージ又は他のパッケージの上に若しくは他のパッケージの無いに組み立てられ得るウェハレベルパッケージであり得る。

１つの実施形態では、図２のインタフェースは、チューナブルソース終端受信機、データ／コマンドを符号化するデータバスインバージョン（ＤＢＩ）、センスアンプ受信機、及び／又は（クロックノイズ及び受信機トレーニング（ｒｅｃｅｉｖｅｒ ｔｒａｉｎｉｎｇ）を克服するための）差動フォワードクロック（ｄｉｆｆｅｒｅｎｔｉａｌ ｆｏｒｗａｒｄｅｄ ｃｌｏｃｋ）を含む。

１つの実施形態では、ホスト２００は、パッケージインタフェース（例えば、ＢＧＡ）及び線２２０を通じてデバイス２７５と結合される送信機１２５及び受信機２１０を含む。デバイスパッケージ２３０は、線２２０と結合される対応する受信機２４５及び送信機２４０を含む。

１つの実施形態では、送信機２４０及び受信機２４５は、パッケージインタフェース２３５を通じて線２２０と結合される。パッケージインタフェース２３５は、パッケージ２３０と論理バッファ２５０との間のインタフェースを提供する。１つの実施形態では、論理バッファ２５０は、図１に関して記載されたインタフェースを利用してＤＲＡＭスタック２６０と結合される。

図３は、従来技術のシリアルＩ／Ｏインタフェースの図である。この図は、このインタフェースが、（データソース３０２、データ送信バッファ３０４、チャンネル３０６、及びデータ受信バッファ３０８を有する）データＴＸ／ＲＸ回路３００及びクロックＴＸ／ＲＸ回路３５０を含むことを説明し、チャンネル３５６を経由して受信バッファ３５８に送信するように送信バッファ３５４のためにクロック信号を生成するための位相ロックループ（ＰＬＬ）３５２を含むように示される。

ＰＬＬ３５２はまた、生成されたクロック信号をデータＴＸ／ＲＸ回路３００のデータソース３０２に転送する。前記クロック信号はハーフレート転送クロックとして転送されることができ、このハーフレート転送クロックは、そのビットレートが発振周波数の２倍であるシリアルデータ信号からのデータのリカバリを可能にする。データ送信バッファ３０４は、シリアルデータをデータ受信バッファ３０８にチャンネル３０６を経由して送信する。この図に示されるように、データ受信バッファ３０８は、クロック受信バッファ３５８の出力によって制御されるトライステートバッファを有する；この例では、前記クロック信号は、信号送信の間の任意の位相ずれを補正するように調整された位相である。

図４は、本開示の実施形態による高速短距離入出力インタフェース４００の図である。この実施形態では、相互接続部４００が、送信回路４１０及び受信回路４５０によって利用される。送信回路４１０は、データ符号化ブロック４１２及びデータ送信バッファ４２１、４２２．．．４２ｎを含む。受信回路４５０は、データ受信バッファ４５１、４５２．．．４５ｎを含む；前記バッファのそれぞれは、（共有コンデンサ４４０に結合される対応する終端抵抗４４１、４４２．．．４４ｎを有して示されている）チャンネル４３１、４３２．．．４３ｎを経由してそれぞれ結合される。以下の説明を単純化するために、クロックチャンネル及びクロックリカバリ回路は示されていない。

高速シリアル通信リンクでは、デジタルデータ（すなわち、１と０のシリアルビットストリーム）が高速で解読されるために、信号伝送品質を維持するために１と０のバランスの取れた数を持つデジタルデータストリームを送信することが望ましい。電圧変化のバランスの取れた数を持つ電子信号が、直流（ＤＣ）平衡信号と称される。ＤＣ平衡信号は、信号飽和、信号品質の低下を防ぐために、及び交流（ＡＣ）結合システムにおける正しいＩ／Ｏリンク動作を確実にするために、重要である。

ＤＣ平衡符号化方式が、限定されることなしに、定重み符号、対パリティなし符号（例えば、バイポーラ符号化、８ｂ１０ｂ符号化方式）、スクランブル符号等を含み得る。説明だけのために、以下の例示的な実施形態が、８ｂ１０ｂ符号化方式を利用して記載される。

８ｂ１０ｂ符号化方式では、２５６の８ビット語を表すために利用可能な１，０２４の１０ビット符号語がある。１，０２４の利用可能な１０ビット符号語から、幾つかの語がそれぞれの８ビット語を示すために選択される；これらの語は典型的には、語に存在する１と０の数に関して多少「平衡している」（すなわち、それぞれの選択された１０ビットの符号語は、等しい又はほぼ等しい１と０の数を含む）。さらに、８ｂ１０ｂ符号化方式のようなＤＣ平衡符号のために、結果として得られる符号化された語がＤＣ平衡しているが、符号化された語は、必ずしも、各データブロックに関して完全に平衡している必要はない（例えば、１０ビット符号語「００ １０１０ １１０１」は、完全に平衡したデータブロックではない）。０と１の長期の平均のみが、平衡している必要がある。０と１の瞬間的な違いは、有界であるが、必ずしも０ではない。

データ符号化ブロック４１２は、パラレル送信データ（すなわち、送信バッファ４２１−４２ｎによってチャンネル４３１、４３２．．．４３ｎに運ばれたデータ）がＤＣ平衡されるように、ＤＣ平衡符号を介して送信データを符号化する。したがって、８ｂ１０ｂ符号が使用される例示的な実施形態では、ｎは１０と等しい；４ｂ５ｂ符号が使用される他の実施形態では、ｎは５である。他の実施形態では、送信バッファ、チャンネル及び受信バッファの数は、データ符号化ブロック出力のサイズより小さい数を有し得る。したがって、８ｂ１０ｂ符号が使用される例示的な実施形態では、ｎは１０未満であり得る（しかし、送信のための「平衡している」符号語の数は対応して減少する）。

この実施形態では、パラレルデータチャンネル４３１−４３ｎはそれぞれ、終端抵抗（抵抗４４１、４４２．．．４４ｎとして示される）に結合され、共有交流（ＡＣ）コンデンサ４４０に全て結合され、このコンデンサはこの実施形態ではグランドに結合されるように示されている。このコンデンサは、パラレルデータ送信から全てのＤＣ電力をブロックする（すなわち、それがレーンの間で共有されているので、パラレルブロックからのＤＣ平衡送信がブロックされる）。

信号線の適切な終端が、信号反射によって引き起こされる問題を減少又は排除する。幾つかの既知の終端解決法は、信号線と電源ノードとの間に結合される抵抗として実装される。この実施形態では、全ての線が同じ終端ノードを共有するので、このノードにおける消散は制限されず、したがって、本明細書では「フローティング」と称され得る；しかし、パラレル送信のＤＣ平衡のため、共有フローティング受信機終端を使用することが実現可能になる。

チャンネル４３１−４３ｎに送られるデータの長期ＤＣ平衡特性のために、共有終端ノードＶ_ｒｅｆは、ＴＸ振幅の中間点に落ち着く。各クロックサイクルにおいて等しい１と０に関する要件が無いので、Ｖ_ｒｅｆにドリフトがある；しかし、符号化ブロック４１２により符号化されたデータは、有界ランニングディスパリティ（ｂｏｕｎｄｅｄ ｒｕｎｎｉｎｇ ｄｉｓｐａｒｉｔｙ）を有し、したがって、Ｖ_ｒｅｆドリフトは制限される。より重要なことには、受信回路４５０での電圧が同じ方向にドリフトし、エラーの大部分をキャンセルする。したがって、この実施形態は、Ｖ_ｒｅｆエラーに対してそれほど敏感ではなく、このＶ_ｒｅｆエラーは、一般的には、シングルエンドＩ／Ｏ（例えば、図３に示された従来技術のシリアルＩ／Ｏ）において深刻な問題である。例として、Ｖ_ｃｃが１Ｖであり且つＲＸ入力アイハイト（ｅｙｅ ｈｅｉｇｈｔ）が１００ｍＶである場合、５０ｍＶのＶ_ｒｅｆドリフトが、標準的なシングルエンドＩ／Ｏに対するアイ（ｅｙｅ）を完全に閉じる。このトポロジでは、同じドリフトはアイハイトを単純に名目上減少させる。

したがって、上述の例示的な実施形態では、（このようなコードを高速シリアルＩ／Ｏインタフェースのために使用する、従来技術ではなく）パラレルな方法での８ｂ１０ｂのようなＤＣ平衡符号化を利用することによって、より良い信号伝送品質が達成され得る。抵抗４４１−４４ｎのフローティング共通受信機終端及び共通ＡＣコンデンサ４４０を使用することによって、Ｉ／Ｏ出力が著しく減少する。シングルエンド短距離Ｉ／Ｏ解決法と比べて、本開示の実施形態は、より良いリンクマージンを有し、潜在的により高いデータレートを可能にする。作動Ｉ／Ｏ解決法と比べて、本開示の実施形態は、より小さいピン数を有する。

図５は、本開示の実施形態による高速短距離入出力インタフェース５００の図である。この実施形態では、相互接続部５００が、送信回路５１０及び受信回路５５０を含む。送信回路５１０は、データ符号化ブロック５１２及びデータ送信バッファ５２１、５２２．．．５２ｎを含む。受信回路５５０は、データ受信バッファ５５１、５５２．．．５５ｎを含む；前記バッファのそれぞれは、（共有コンデンサ５４０に結合される対応する終端抵抗５４１、５４２．．．５４ｎを有して示されている）チャンネル５３１、５３２．．．５３ｎを経由してそれぞれ結合される。

データ符号化ブロック５１２は、パラレル送信データ（すなわち、送信バッファ５２１−５２ｎによってチャンネル５３１、５３２．．．５３ｎに運ばれたデータ）がＤＣ平衡されるように、ＤＣ平衡符号を介して送信データを符号化する。この実施形態では、パラレルデータチャンネル５３１−５３ｎはそれぞれ、終端抵抗（抵抗５４１、５４２．．．５４ｎとして示される）に結合され、共有交流（ＡＣ）コンデンサ５４０に全て結合されるように示され、このコンデンサは（以下にさらに記載される）供給電圧５０４に結合されるように示されている。このコンデンサは、パラレルデータ送信から全てのＤＣ電力をブロックする（すなわち、それがレーンの間で共有されているので、パラレルブロックからのＤＣ平衡送信がブロックされる）。

上述の図４の実施形態と同様に、相互接続部５００は、共有コンデンサ５４０に結合される抵抗５４１−５４ｎの「フローティング」終端回路を含む。この終端回路は、Ｖ_ｒｅｆが受信回路コモンモード範囲内である限り、送信回路５１０及び受信回路５５０が、異なる電力レール−電力レール５０２及び５０４として示される、を有することを可能にする。したがって、上述の実施形態は、異なる供給電圧で動作する送信及び受信回路（例えば、異なる製造者からのＩＣに含まれるＴＸ／ＲＸコンポーネント）に関する信号伝送品質を維持する。

図６は、本開示の実施形態を利用するためのコンピュータシステム６００の図である。描かれたコンピュータシステム６００（電子システム６００とも称される）は、上述の高速短距離Ｉ／Ｏインタフェースのいずれかを利用するコンポーネントを有し得る。コンピュータシステム６００は、ネットブックコンピュータのようなモバイルデバイスであり得る。コンピュータシステム６００は、ワイヤレススマートフォンのようなモバイルデバイスであり得る。コンピュータシステム６００は、デスクトップコンピュータであり得る。コンピュータシステム６００は、ハンドヘルドリーダであり得る。コンピュータシステム６００は、ウェアラブルコンピューティングデバイスであり得る。

実施形態では、システム６００は、電子システムの様々なコンポーネントに電気的に結合するためのシステムバス６２０を含むコンピュータシステムである。システムバス６２０は、様々な実施形態によるシングルバス又はバスの任意の組み合わせである。システム６００は、電力を集積回路６１０に供給する電圧ソース６３０を含む。幾つかの実施形態では、ソース６３０はシステムバス６２０を通じて集積回路６１０に電流を供給する。

集積回路６０は、システムバス６２０に電気的に結合され、実施形態による任意の回路又は回路の組み合わせを含む。実施形態では、集積回路６１０は、任意のタイプのものであることができるプロセッサ６１２を含む。本明細書で使用されるとき、プロセッサ６１２は、マイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサ、又は別のプロセッサなどであるがこれらに限定されない任意のタイプの回路を意味し得る。実施形態では、ＳＲＡＭ実施形態が、プロセッサのメモリキャッシュ内に見られる。集積回路６１０に含まれることができる他のタイプの回路は、携帯電話、スマートフォン、ページャ、携帯型コンピュータ、送受信兼用無線機、類似の電子システムのような無線装置で使用するための通信回路６１４などのカスタム回路又は特定用途向け集積回路（ＡＳＩＣ）である。実施形態では、プロセッサ６１０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）のようなオンダイメモリ６１６を含む。実施形態では、プロセッサ６１０は、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）のような埋込みオンダイメモリ６１６を含む。

実施形態では、集積回路６１０は、次の集積回路６１１により補完される。有用な実施形態は、デュアルプロセッサ６１３、デュアル通信回路６１５、及びＳＲＡＭのようなデュアルオンダイメモリ６１７を含む。実施形態では、デュアル集積回路６１０は、ｅＤＲＡＭのような埋込みオンダイメモリ６１７を含む。

実施形態では、電子システム６００はまた、ＲＡＭの形態のメインメモリ６４２、１又は複数のハードドライブ６４４、及び／又は、ディスケット、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、フラッシュメモリドライブ、及び当該技術分野で既知の他のリムーバブル媒体などのリムーバブル媒体６４６を操作する１又は複数のドライブなど、特定用途に適した１又は複数のメモリ要素を含み得る外部メモリ６４０を含む。外部メモリ６４０はまた、実施形態による、埋め込まれたＴＳＶダイスタックの第１のダイのような組込みメモリ６４８であり得る。

実施形態では、電子システム６００はまた、表示装置６５０及び音声出力６６０を含む。実施形態では、電子システム６００は、電子システム６００に情報を入力するキーボード、マウス、トラックボール、ゲームコントローラ、マイクロフォン、音声認識装置又は他の入力デバイスであり得るコントローラ６７０のような入力デバイスを含む。実施形態では、入力デバイス６７０は、カメラである。実施形態では、入力デバイス６７０は、デジタルサウンドレコーダである。実施形態では、入力デバイス６７０は、カメラ及びデジタルサウンドレコーダである。

本明細書に示されたように、集積回路６１０は、幾つかの開示された実施形態及びそれらの均等物、電子システム、コンピュータシステム、集積回路を製造する１又は複数の方法、並びに様々な実施形態で本明細書に記載された幾つかの開示された実施形態及び当該技術分野で認識されている均等物のいずれかによる高速短距離Ｉ／Ｏインタフェースを有する半導体パッケージを含む電子アセンブリを製造する１又は複数の方法、のいずれかによる高速短距離Ｉ／Ｏインタフェースを利用する幾つかの異なる実施形態で実装され得る。要素、材料、幾何学形状、寸法、及び操作順序は全て、アレイ接点数、アレイ接点構成を含む特定のＩ／Ｏ結合要件を、先に論じられた高速短距離Ｉ／Ｏインタフェース及びそれらの均等物のいずれかを利用するためにトランジスタを有する幾つかの開示された半導体パッケージのいずれかによるプロセッサ実装基板に埋め込まれたマイクロエレクトロニクスダイに適合するように変更することができる。下地基板が、図６に破線で示されるように、含まれ得る。受動デバイス６８０もまた、図６にも描かれているように、含まれ得る。

上の説明では、説明を目的として、多くの具体的な詳細が、実施形態の完全な理解を提供するために、示されている。しかし、１又は複数の他の実施形態がこれらの具体的な詳細の一部を使用することなく実施され得ることが、当業者には明らかになるであろう。記載された特定の実施形態は、本開示を限定するためではなく、例証するために提供されている。本開示の範囲は、上記の特定の例ではなく、以下の特許請求の範囲によってのみ決定される。その他の場合においては、良く知られた構造、デバイス及び動作は、説明の理解の不明瞭化を回避するためにブロック図の形式で、あるいは、詳細を伴わずに示されている。適切と考えられる場合、参照番号又は参照番号の末尾部分が、対応する又は類似の要素を示すために複数の図面にわたって繰り返されているが、それらは同様の特性を任意に有し得る。

「実施形態」、「１つの実施形態」、「幾つかの実施形態」、又は「他の実施形態」との明細書中の言及は、実施形態に関連して記載される特定の特徴、構造又は特性が少なくとも幾つかの実施形態に含まれるが、必ずしも全ての実施形態に含まれるわけではないことを意味する。「実施形態」、「１つの実施形態」、又は「幾つかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態に言及しているわけではない。構成要素、特徴、構造又は特性が含まれ「てよい」又は「得る」（ｍａｙ、ｍｉｇｈｔ又はｃｏｕｌｄ）と明細書が述べる場合に、その特定の構成要素、特徴、構造又は特性は含まれなければならないわけではない。明細書又は請求項が要素に言及する場合に、それは、その要素がただ１つしか存在しないことを意味するわけではない。明細書又は請求項が“追加の”要素に言及する場合に、それは、その追加の要素が１よりも多いことを除外しない。

更に、特定の特徴、構造、機能又は特性は、１又は複数の実施形態において任意の適切な方法で組み合わされ得る。例えば、２つの実施形態に関連する特定の特徴、構造、機能又は特性が相互排他的でないならば、第１の実施形態は第２の実施形態と組み合わされてよい。

本開示はその具体的な実施形態に関連して記載されてきたが、そのような実施形態の多くの代替、変更及び変形は、上記の説明を鑑みて当業者に明らかであろう。例えば、他のメモリアーキテクチャ、例えば、ダイナミックＲＡＭ（ＤＲＡＭ）が、論じられた実施形態を使用してよい。本開示の実施形態は、全てのそのような代替、変更及び変形を、添付の特許請求の範囲の広範な適用範囲内にあるように包含することを意図される。

加えて、集積回路（ＩＣ）チップ及び他の構成要素へのよく知られた電力／接地接続は、例示及び議論の簡単のために、且つ、本開示を不明瞭にしないように、提示される図面内に図示されても又はされなくてもよい。更に、配置は、本開示を不明領しないようにブロック図形式において、且つ、そのようなブロック図配置の実施に関する詳細は本開示が実施されるべきプラットフォームに大いに依存する（すなわち、そのような詳細は、十分に当業者の範囲内にある。）という事実を考慮して、図示されてよい。具体的な詳細（例えば、回路）が本開示の例示的な実施形態を記載するために説明される場合に、当業者には当然に、本開示は、それらの具体的な詳細によらずに、又はその変形により実施され得る。よって、記載は、限定ではなく例示と見なされるべきである。

以下の例は更なる実施形態に関連する。それらの例における詳細は、１又は複数の実施形態においてどこでも使用されてよい。ここで記載される装置の全ての任意の特徴はまた、方法又はプロセスに関して実施されてよい。

本開示の実施形態は、第１のダイ上の複数の送信回路、第２のダイ上の複数の受信回路、複数の送信回路が複数の受信回路にデータビットをパラレルに送信するように第１のダイを第２のダイに通信可能に結合する複数の導電線、共有コンデンサ及びそれぞれが複数の導電線の１つに対応し且つそれぞれが共有コンデンサに結合される複数の抵抗を有する終端回路、並びに、直流（ＤＣ）平衡符号にしたがって複数の導電線を介して複数の送信回路によって送信されるデータを符号化するためのパラレル符号化ブロックを有する。

幾つかの実施形態では、送信されるデータをｎビットに符号化するためのパラレル符号化ブロック、及び複数の導電線は、ｎの線を有する。他の実施形態では、送信されるデータをｎビットに符号化するためのパラレル符号化ブロック、及び複数の導電線は、ｎ未満の線を有する。

幾つかの実施形態では、パラレル符号化ブロックによって使用されるＤＣ平衡符号は、８ｂ１０ｂ符号化方式、スクランブル符号化方式、又は定重み符号化方式の少なくとも１つを含む。他の実施形態では、パラレル符号化ブロックは、それぞれのデータブロックの中の０と１の等しくない数及び０と１の全体の数の間の有界のディスパリティ（ｂｏｕｎｄｅｄ ｄｉｓｐａｒｉｔｙ）を有する符号化データを発生させることができる。

幾つかの実施形態では、終端回路はさらに、グランドに結合される、又はさらに、電源電圧に結合される。幾つかの実施形態では、複数の送信回路及び複数の受信回路は、それぞれ異なる給電レールに結合される。

幾つかの実施形態では、第１のダイ及び第２のダイは両方マルチチップパッケージ（ＭＣＰ）に含まれる。他の実施形態では、第１のダイ及び第２のダイはそれぞれ別個の集積回路（ＩＣ）パッケージに含まれる。

本開示の実施形態は、プロセッサ、メモリ、プロセッサが他のデバイスと通信することを可能にする無線インタフェース、並びにプロセッサ及びメモリを相互接続する短距離入出力Ｉ／Ｏを有する。短距離Ｉ／Ｏは、第１のダイ上の複数の送信回路、第２のダイ上の複数の受信回路、複数の送信回路が複数の受信回路にデータビットをパラレルに送信するように第１のダイを第２のダイに通信可能に結合する複数の導電線、共有コンデンサ及びそれぞれが複数の導電線の１つに対応し且つそれぞれが共有コンデンサに結合される複数の抵抗を有する終端回路、並びに、直流（ＤＣ）平衡符号にしたがって複数の導電線を介して複数の送信回路によって送信されるデータを符号化するためのパラレル符号化ブロックを有する。

幾つかの実施形態では、送信されるデータをｎビットに符号化するための短距離Ｉ／Ｏのパラレル符号化ブロック、及び複数の導電線は、ｎの線を有する。他の実施形態では、送信されるデータをｎビットに符号化するための短距離Ｉ／Ｏのパラレル符号化ブロック、及び複数の導電線は、ｎ未満の線を有する。

幾つかの実施形態では、短距離Ｉ／Ｏのパラレル符号化ブロックによって使用されるＤＣ平衡符号は、８ｂ１０ｂ符号化方式、スクランブル符号化方式、又は定重み符号化方式の少なくとも１つを含む。幾つかの実施形態では、短距離Ｉ／Ｏのパラレル符号化ブロックは、それぞれのデータブロックの中の０と１の等しくない数及び０と１の全体の数の間の有界のディスパリティを有する符号化データを発生させ得る。

幾つかの実施形態では、プロセッサ及びメモリは両方、マルチチップパッケージ（ＭＣＰ）に含まれる。他の実施形態では、プロセッサ及びメモリは、それぞれ別個の集積回路（ＩＣ）パッケージに含まれる。

本開示の実施形態は、直流（ＤＣ）平衡符号にしたがって複数の導電線を介して複数の送信回路によって送信されるデータを符号化するためのパラレル符号化ブロックを有する装置を記載し得る。幾つかの実施形態では、送信されるデータをｎビットに符号化するためのパラレル符号化ブロック、及び複数の導電線は、ｎの線を有する。他の実施形態では、送信されるデータをｎビットに符号化するためのパラレル符号化ブロック、及び複数の導電線は、ｎ未満の線を有する。

要約は、読者が技術開示の性質及び要点を確かめることを可能にするよう与えられている。要約は、請求項の範囲及び意味を限定するために使用されないという理解の下で提示される。特許請求の範囲は、これによって詳細な説明に組み込まれ、各請求項は別個の実施形態として自立する。

Claims (17)

1. 第１のダイ上の複数の送信回路、
   第２のダイ上の複数の受信回路、
   前記複数の送信回路が前記複数の受信回路にデータビットをパラレルに送信するように前記第１のダイを前記第２のダイに通信可能に結合する複数の導電線、
   単一の共有コンデンサ、複数の終端抵抗、及び複数の受信バッファを有する終端回路であって、それぞれの前記終端抵抗は、前記複数の導電線のうちの１つ及び前記受信バッファのうちの１つに対応し且つ前記単一の共有コンデンサに結合され、前記受信バッファのうちの１つに対応するそれぞれの前記終端抵抗は、対応する前記受信バッファのそれぞれの入力に接続され、前記単一の共有コンデンサは、前記導電線上のデータビットのパラレル送信から直流（ＤＣ）電力をブロックする、終端回路、並びに、
   ＤＣ平衡符号にしたがって前記複数の導電線を介して前記複数の送信回路によって送信されるデータを符号化するためのパラレル符号化ブロック、を有する、
   装置。
2. 前記送信されるデータをｎビットに符号化するための前記パラレル符号化ブロック、及び前記複数の導電線は、ｎの線を有する、
   請求項１に記載の装置。
3. 前記送信されるデータをｎビットに符号化するための前記パラレル符号化ブロック、及び前記複数の導電線は、ｎ未満の線を有する、
   請求項１に記載の装置。
4. 前記パラレル符号化ブロックによって使用される前記ＤＣ平衡符号は、８ｂ１０ｂ符号化方式、スクランブル符号化方式、又は定重み符号化方式の少なくとも１つを含む、
   請求項１に記載の装置。
5. 前記パラレル符号化ブロックは、それぞれのデータブロックの中の０と１の等しくない数及び０と１の全体の数の間の有界のディスパリティを有する符号化データを発生させることができる、
   請求項１に記載の装置。
6. 前記終端回路はさらに、グランドに結合される、
   請求項１に記載の装置。
7. 前記終端回路はさらに、電源電圧に結合される、
   請求項１に記載の装置。
8. 前記複数の送信回路及び前記複数の受信回路は、異なる給電レールにそれぞれ結合される、
   請求項１に記載の装置。
9. 前記第１のダイ及び前記第２のダイは両方マルチチップパッケージ（ＭＣＰ）に含まれる、
   請求項１に記載の装置。
10. 前記第１のダイ及び前記第２のダイは別個の集積回路（ＩＣ）パッケージにそれぞれ含まれる、
    請求項１に記載の装置。
11. プロセッサ、
    メモリ、
    前記プロセッサ及び前記メモリを相互接続する短距離入出力（Ｉ／Ｏ）であって：
    第１のダイ上の複数の送信回路、
    第２のダイ上の複数の受信回路、
    前記複数の送信回路が前記複数の受信回路にデータビットをパラレルに送信するように前記第１のダイを前記第２のダイに通信可能に結合する複数の導電線、
    単一の共有コンデンサ及び複数の終端抵抗を有する終端回路であって、それぞれの前記終端抵抗は、前記複数の導電線のうちの１つ及び前記受信回路のうちの１つに対応し且つ前記単一の共有コンデンサに結合され、前記受信回路のうちの１つに対応するそれぞれの前記終端抵抗は、対応する前記受信回路のそれぞれの入力に接続され、前記単一の共有コンデンサは、前記導電線上のデータビットのパラレル送信から直流（ＤＣ）電力をブロックする、終端回路、並びに、
    ＤＣ平衡符号にしたがって前記複数の導電線を介して前記複数の送信回路によって送信されるデータを符号化するためのパラレル符号化ブロックを有する、
    短距離Ｉ／Ｏ、並びに
    前記プロセッサが他のデバイスと通信することを可能にする無線インタフェース、を有する、
    システム。
12. 前記送信されるデータをｎビットに符号化するための前記短距離Ｉ／Ｏの前記パラレル符号化ブロック、及び前記複数の導電線は、ｎの線を有する、
    請求項１１に記載のシステム。
13. 前記送信されるデータをｎビットに符号化するための前記短距離Ｉ／Ｏの前記パラレル符号化ブロック、及び前記複数の導電線は、ｎ未満の線を有する、
    請求項１１に記載のシステム。
14. 前記短距離Ｉ／Ｏの前記パラレル符号化ブロックによって使用される前記ＤＣ平衡符号は、８ｂ１０ｂ符号化方式、スクランブル符号化方式、又は定重み符号化方式の少なくとも１つを含む、
    請求項１１に記載のシステム。
15. 前記短距離Ｉ／Ｏの前記パラレル符号化ブロックは、それぞれのデータブロックの中の０と１の等しくない数及び０と１の全体の数の間の有界のディスパリティを有する符号化データを発生させ得る、
    請求項１１に記載のシステム。
16. 前記プロセッサ及び前記メモリは両方、マルチチップパッケージ（ＭＣＰ）に含まれる、
    請求項１１に記載のシステム。
17. 前記プロセッサ及び前記メモリは、別個の集積回路（ＩＣ）パッケージにそれぞれ含まれる、
    請求項１１に記載のシステム。

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