[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2005085349A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2005085349A
JP2005085349A JP2003315191A JP2003315191A JP2005085349A JP 2005085349 A JP2005085349 A JP 2005085349A JP 2003315191 A JP2003315191 A JP 2003315191A JP 2003315191 A JP2003315191 A JP 2003315191A JP 2005085349 A JP2005085349 A JP 2005085349A
Authority
JP
Japan
Prior art keywords
transistors
substrate
transistor
memory cell
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003315191A
Other languages
English (en)
Inventor
Shigeo Norimura
茂夫 法邑
Hiroaki Okuyama
博昭 奥山
Akinari Kanehara
旭成 金原
範彦 ▲角▼谷
Norihiko Sumiya
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2003315191A priority Critical patent/JP2005085349A/ja
Priority to US10/935,713 priority patent/US20050068824A1/en
Publication of JP2005085349A publication Critical patent/JP2005085349A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】 半導体記憶装置の動作である、読み出し、書き込み、および保持動作時において、速度、リーク電流、安定性の面で最適に基板を制御した半導体記憶装置を提供すること。
【解決手段】 メモリセルのアクセストランジスタ１０２とドライブトランジスタ１０１とロードトランジスタ１００の基板を分離し、読み出し、書き込み、保持動作、低リークに適した基板電位を印加する。コラムやロウなどのブロック単位で基板を分離し、選択、非選択により基板制御を変更する。
【選択図】 図１

Description

本発明は、スタティック型メモリセルを有する半導体記憶装置の高速化、安定化、低リーク化に関する。
近年、プロセスの微細化に伴い、ＳＲＡＭにおいてはメモリセルの縮小化が顕著になっている。メモリセルのトランジスタは、特にゲート幅の短いものを使用するため、読み出し速度の劣化とリーク電流の増加が顕著になってきている。読み出し動作を高速化するためには、メモリセルに低しきい値電圧のトランジスタを用いることが有効であるが、しきい値電圧を下げるとリーク電流が指数関数的に増加してしまう。また逆にリーク電流を抑えるためには、メモリセルに高しきい値電圧のトランジスタを用いることが有効であるが、メモリセル電流が減少するため読み出し動作が遅くなってしまう。この課題を解決するために、メモリセルの基板電位を動的に変化させて、高速化と低リーク電流化を両立する構成が提案されている（例えば特許文献１参照）。
特許文献１では、メモリセルの基板電位を選択的に変更させる回路素子を設けて、ドライブトランジスタとロードトランジスタの基板電位を書き込み時とデータ保持時で制御している。書き込み時はドライブトランジスタとロードトランジスタのしきい値電圧を下げるよう、フォワードバイアスを印加して高速化を図り、データ保持時はドライブトランジスタとロードトランジスタのしきい値電圧を上げるよう、バックバイアスを印加してリーク電流を低減している。
特開平１１−３９８７９号公報（第４−５頁、第１−３図）
従来の構成では、書き込み時と読み出し時にドライブトランジスタとロードトランジスタのしきい値電圧を下げるため高速動作は可能になるが、メモリセルの安定性の指標であるスタティックノイズマージンが低下するため、誤動作の可能性が高くなってしまう。また従来の構成では、書き込み時も読み出し時もドライブトランジスタとロードトランジスタのしきい値電圧を下げる制御を行うため、両者の高性能化にもっとも効果的な設定にならない。すなわち、半導体記憶装置の動作である、読み出し、書き込み、および保持動作時において、速度、リーク電流、安定性の面で最適な設定になっていないという課題がある。
上記課題を解決するために、本発明による第１の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に前記ロードトランジスタの基板にバックバイアスを印加することを特徴とする。
この構成によれば、データ書き込み時のロードトランジスタの電流が減少するため、記憶保持ノードを書き込み前の状態に保持する能力が低下し、データ書き込み速度を高速化できる。
次に、上記課題を解決するために、本発明による第２の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に前記アクセストランジスタの基板にフォワードバイアスを印加することを特徴とする。
この構成によれば、データ書き込み時のアクセストランジスタの電流が増加するため、記憶保持ノードにデータを書き込む能力が向上し、データ書き込み速度を高速化できる。
次に、上記課題を解決するために、本発明による第３の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に前記ドライブトランジスタの基板にバックバイアスを印加することを特徴とする。
この構成によれば、データ書き込み時のドライブトランジスタの電流が減少するため、記憶保持ノードを書き込み前の状態に保持する能力が低下し、データ書き込み速度を高速化できる。
次に、上記課題を解決するために、本発明による第４の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に前記ロードトランジスタの基板にバックバイアスを印加することと、前記アクセストランジスタの基板にフォワードバイアスを印加することと、前記ドライブトランジスタの基板にバックバイアスを印加することの全て、または少なくとも２つのバイアス印加をすることを特徴とする。
この構成によれば、データ書き込み時のロードトランジスタの電流が減少し、アクセストランジスタの電流が増加し、ドライブトランジスタの電流が減少する、少なくとも２つの効果が出るため、第１から第３の半導体記憶装置の構成に比べて、さらにデータ書き込み速度を高速化できる。
次に、上記課題を解決するために、本発明による第５の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に、アクセストランジスタとドライブトランジスタの基板にフォワードバイアスを印加することを特徴とする。
この構成によれば、データ書き込み時のアクセストランジスタとドライブトランジスタの電流が増加するため、記憶保持ノードにデータを書き込む能力が向上するとともに、記憶保持ノードを書き込み前の状態に保持する能力も向上し、データ書き込み速度を高速化できる。また、アクセストランジスタとドライブトランジスタの両方の電流が増加するため、アクセストランジスタの基板にフォワードバイアスを印加し、ドライブトランジスタの基板にバックバイアスを印加したときよりも、スタティックノイズマージンが大きくなるため、メモリセルの安定性を高くできる。
次に、上記課題を解決するために、本発明による第６の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に前記ロードトランジスタの基板にバックバイアスを印加することと、前記アクセストランジスタと前記ドライブトランジスタの基板にフォワードバイアスを印加することを特徴とする。
この構成によれば、データ書き込み時のアクセストランジスタとドライブトランジスタの電流が増加し、ロードトランジスタの電流が減少するため、データ書き込み速度をより高速化できる。
次に、上記課題を解決するために、本発明による第７の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記アクセストランジスタの基板にフォワードバイアスを印加することを特徴とする。
この構成によれば、データ読み出し時のアクセストランジスタの電流が増加するため、データ読み出し速度を高速化できる。
次に、上記課題を解決するために、本発明による第８の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記ドライブトランジスタの基板にフォワードバイアスを印加することを特徴とする。
この構成によれば、データ読み出し時のドライブトランジスタの電流が増加するため、データ読み出し速度を高速化できる。
次に、上記課題を解決するために、本発明による第９の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記アクセストランジスタと前記ドライブトランジスタの基板にフォワードバイアスを印加することを特徴とする。
この構成によれば、データ読み出し時のドライブトランジスタとアクセストランジスタの電流が増加するため、データ読み出し速度をより高速化できる。
次に、上記課題を解決するために、本発明による第１０の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記ロードトランジスタの基板にフォワードバイアスを印加することを特徴とする。
この構成によれば、データ読み出し時のロードトランジスタの電流が増加し、ロードトランジスタとドライブトランジスタの電流比が大きくなり、しきい値電圧が低くなるため、メモリセルのスタティックノイズマージンが大きくなり、データ読み出し時のメモリセルの安定性を向上できる。
次に、上記課題を解決するために、本発明による第１１の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記アクセストランジスタの基板にバックバイアスを印加することを特徴とする。
この構成によれば、データ読み出し時のアクセストランジスタの電流が減少し、ドライブトランジスタとアクセストランジスタの電流比が大きくなり、しきい値電圧が高くなるため、メモリセルのスタティックノイズマージンが大きくなり、データ読み出し時のメモリセルの安定性を向上できる。
次に、上記課題を解決するために、本発明による第１２の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記ロードトランジスタの基板にフォワードバイアスを印加することと、前記アクセストランジスタの基板にバックバイアスを印加することと、前記ドライブトランジスタの基板にフォワードバイアスを印加することの全て、または少なくとも２つのバイアス印加をすることを特徴とする。
この構成によれば、データ読み出し時のロードトランジスタは電流が増加してしきい値電圧が低くなり、アクセストランジスタは電流が減少してしきい値電圧が高くなり、ドライブトランジスタは電流が増加してしきい値電圧が低くなるため、個別にバイアス印加する場合に比べて、メモリセルのスタティックノイズマージンがさらに大きくなり、データ読み出し時のメモリセルの安定性をより向上できる。
次に、上記課題を解決するために、本発明による第１３の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記アクセストランジスタと前記ドライブトランジスタの基板にバックバイアスを印加することを特徴とする。
この構成によれば、データ読み出し時のアクセストランジスタとドライブトランジスタの電流が減少し、ロードトランジスタとドライブトランジスタの電流比が大きくなり、しきい値電圧が高くなるので、データ読み出し時のメモリセルの安定性を向上できる。
次に、上記課題を解決するために、本発明による第１４の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記ロードトランジスタの基板にフォワードバイアスを印加することと、前記アクセストランジスタと前記ドライブトランジスタの基板にバックバイアスを印加することを特徴とする。
この構成によれば、データ読み出し時のロードトランジスタは電流が増加してしきい値電圧が低くなり、アクセストランジスタとドライブトランジスタは電流が減少してしきい値電圧が高くなり、データ読み出し時のメモリセルの安定性をさらに向上できる。
次に、上記課題を解決するために、本発明による第１５の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板をコラム毎に分離したことを特徴とする。
この構成によれば、コラム毎にメモリセルの基板に別の電位を印加できるため、各コラムの動作に適した制御が可能となる。
次に、上記課題を解決するために、本発明による第１６の半導体記憶装置は、データ書き込み時に選択コラムのメモリセル基板に、上記第１から第６のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、高速にデータ書き込みしたいコラムにのみバイアスを印加して、高速データ書き込みができる。また、制御する基板が書き込みするコラムのみとなるので、バイアスの印加を早くできる。
次に、上記課題を解決するために、本発明による第１７の半導体記憶装置は、データ読み出し時に選択コラムのメモリセル基板に、上記第７から第９のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、高速にデータ読み出ししたいコラムにのみバイアスを印加して、高速データ読み出しができる。また、制御する基板が読み出しするコラムのみとなるので、バイアスの印加を早くできる。
次に、上記課題を解決するために、本発明による第１８の半導体記憶装置は、非選択コラムのメモリセル基板に、上記第１０から第１４のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、アクセスが発生しない非選択コラムのメモリセルの安定性を高くできる。
次に、上記課題を解決するために、本発明による第１９の半導体記憶装置は、非選択コラムのメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスが発生しない非選択コラムのメモリセルのリーク電流を低減できる。
次に、上記課題を解決するために、本発明による第２０の半導体記憶装置は、データ書き込み時に選択コラムのメモリセル基板に、上記第１から第６のいずれかの半導体記憶装置のバイアス印加をし、非選択コラムのメモリセル基板に、上記第１０から第１４のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、アクセスするコラムのメモリセルに高速に書き込みをしつつ、非アクセスコラムのメモリセルの安定性を高くすることができる。
次に、上記課題を解決するために、本発明による第２１の半導体記憶装置は、データ読み出し時に選択コラムのメモリセル基板に、上記第７から第９のいずれかの半導体記憶装置のバイアス印加をし、非選択コラムのメモリセル基板に、上記第１０から第１４のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、アクセスするコラムのメモリセルを高速に読み出ししつつ、非アクセスコラムのメモリセルの安定性を高くすることができる。
次に、上記課題を解決するために、本発明による第２２の半導体記憶装置は、データ書き込み時に選択コラムのメモリセル基板に、上記第１から第６のいずれかの半導体記憶装置のバイアス印加をし、非選択コラムのメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスするコラムのメモリセルに高速に書き込みをしつつ、非アクセスコラムのメモリセルのリーク電流を少なくすることができる。
次に、上記課題を解決するために、本発明による第２３の半導体記憶装置は、データ読み出し時に選択コラムのメモリセル基板に、上記第７から第９のいずれかの半導体記憶装置のバイアス印加をし、非選択コラムのメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスするコラムのメモリセルを高速に読み出ししつつ、非アクセスコラムのメモリセルのリーク電流を少なくすることができる。
次に、上記課題を解決するために、本発明による第２４の半導体記憶装置は、同一コラムのメモリセルを隣接配置することを特徴とする。
この構成によれば、同一コラムの基板を共有化することができるため、レイアウト面積を小さくできる。
次に、上記課題を解決するために、本発明による第２５の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板をロウ毎に分離したことを特徴とする。
この構成によれば、ロウ毎にメモリセルの基板に別の電位を印加できるため、各ロウの動作に適した制御が可能となる。
次に、上記課題を解決するために、本発明による第２６の半導体記憶装置は、データ書き込み時に選択ロウのメモリセル基板に、上記第１から第６のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、高速にデータ書き込みしたいロウにのみバイアスを印加して、高速データ書き込みができる。また、制御する基板が書き込みするロウのみとなるので、バイアスの印加を早くできる。
次に、上記課題を解決するために、本発明による第２７の半導体記憶装置は、データ読み出し時に選択ロウのメモリセル基板に、上記第７から第９のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、高速にデータ読み出ししたいロウにのみバイアスを印加して、高速データ読み出しができる。また、制御する基板が読み出しするロウのみとなるので、バイアスの印加を早くできる。
次に、上記課題を解決するために、本発明による第２８の半導体記憶装置は、非選択ロウのメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスが発生しない非選択ロウのメモリセルのリーク電流を低減できる。
次に、上記課題を解決するために、本発明による第２９の半導体記憶装置は、データ書き込み時に選択ロウのメモリセル基板に、上記第１から第６のいずれかの半導体記憶装置のバイアス印加をし、非選択ロウのメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスするロウのメモリセルに高速に書き込みをしつつ、非アクセスロウのメモリセルのリーク電流を少なくすることができる。
次に、上記課題を解決するために、本発明による第３０の半導体記憶装置は、データ読み出し時に選択ロウのメモリセル基板に、上記第７から第９のいずれかの半導体記憶装置のバイアス印加をし、非選択ロウのメモリセル基板にバックバイアスを印加することを特徴とする
この構成によれば、アクセスするロウのメモリセルを高速に読み出ししつつ、非アクセスロウのメモリセルのリーク電流を少なくすることができる。
次に、上記課題を解決するために、本発明による第３１の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板をロウ方向に少なくとも２つ以上に分離したことを特徴とする。
この構成によれば、分離したブロック毎にメモリセルの基板に別の電位を印加できるため、分離したブロック毎の動作に適した制御が可能となるとともに、制御する回路を小さくすることができる。
次に、上記課題を解決するために、本発明による第３２の半導体記憶装置は、データ書き込み時に選択ロウを含むメモリセル基板に、上記第１から第６のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、高速にデータ書き込みしたいロウを含むブロックにのみバイアスを印加して、高速データ書き込みができる。また、制御する基板が書き込みするロウを含むブロックのみとなるので、バイアスの印加が早くできるとともに、制御する回路を小さくすることができる。
次に、上記課題を解決するために、本発明による第３３の半導体記憶装置は、データ読み出し時に選択ロウを含むメモリセル基板に、上記第７から第９のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、高速にデータ読み出ししたいロウを含むブロックにのみバイアスを印加して、高速データ読み出しができる。また、制御する基板が読み出しするロウを含むブロックのみとなるので、バイアスの印加が早くできるとともに、制御する回路を小さくすることができる。
次に、上記課題を解決するために、本発明による第３４の半導体記憶装置は、非選択ロウのみのメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスが発生しない非選択ロウのメモリセルのリーク電流を低減できるとともに、制御する回路を小さくすることができる。
次に、上記課題を解決するために、本発明による第３５の半導体記憶装置は、データ書き込み時に選択ロウを含むメモリセル基板に、上記第１から第６のいずれかの半導体記憶装置のバイアス印加をし、非選択ロウのみのメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスするロウのメモリセルに高速に書き込みをしつつ、非アクセスロウのメモリセルのリーク電流を少なくすることができるとともに、制御する回路を小さくすることができる。
次に、上記課題を解決するために、本発明による第３６の半導体記憶装置は、データ読み出し時に選択ロウを含むメモリセル基板に、上記第７から第９のいずれかの半導体記憶装置のバイアス印加をし、非選択ロウのみのメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスするロウのメモリセルに高速に読み出しをしつつ、非アクセスロウのメモリセルのリーク電流を少なくすることができるとともに、制御する回路を小さくすることができる。
次に、上記課題を解決するために、本発明による第３７の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板をロウおよびコラム毎に分離したことを特徴とする。
この構成によれば、メモリセル毎に基板に別の電位を印加できるため、メモリセル毎の動作に適した制御が可能となる。
次に、上記課題を解決するために、本発明による第３８の半導体記憶装置は、データ書き込み時に選択ロウおよび選択コラムを含むメモリセル基板に、上記第１から第６のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、高速にデータ書き込みしたいメモリセルにのみバイアスを印加して、高速データ書き込みができる。また、制御する基板が書き込みするメモリセルのみとなるので、バイアスの印加を早くできる。
次に、上記課題を解決するために、本発明による第３９の半導体記憶装置は、データ読み出し時に選択ロウおよび選択コラムを含むメモリセル基板に、上記第７から第９のいずれかの半導体記憶装置のバイアス印加をすることを特徴とする。
この構成によれば、高速にデータ読み出ししたいメモリセルにのみバイアスを印加して、高速データ読み出しができる。また、制御する基板が読み出しするメモリセルのみとなるので、バイアスの印加を早くできる。
次に、上記課題を解決するために、本発明による第４０の半導体記憶装置は、非選択ロウまたは非選択コラムを含むメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスが発生しない全ての非選択メモリセルのリーク電流を低減できる。
次に、上記課題を解決するために、本発明による第４１の半導体記憶装置は、データ書き込み時に選択ロウおよび選択コラムを含むメモリセル基板に、上記第１から第６のいずれかの半導体記憶装置のバイアス印加をし、非選択ロウまたは非選択コラムを含むメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスするメモリセルに高速に書き込みをしつつ、非アクセスの全メモリセルのリーク電流を少なくすることができる。
次に、上記課題を解決するために、本発明による第４２の半導体記憶装置は、データ読み出し時に選択ロウおよび選択コラムを含むメモリセル基板に、上記第７から第９のいずれかの半導体記憶装置のバイアス印加をし、非選択ロウまたは非選択コラムを含むメモリセル基板にバックバイアスを印加することを特徴とする。
この構成によれば、アクセスするメモリセルに高速に読み出しをしつつ、非アクセスの全メモリセルのリーク電流を少なくすることができる。
次に、上記課題を解決するために、本発明による第４３の半導体記憶装置は、ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板に第１から第６のいずれかの半導体記憶装置のバイアスを印加する高速書き込みモードと、前記メモリセルの基板に上記第７から第９のいずれかの半導体記憶装置のバイアスを印加する高速書き込みモードと、前記メモリセルの基板に上記第１０から第１４のいずれかの半導体記憶装置のバイアスを印加する記憶保持モードと、前記メモリセルの基板にバックバイアスを印加する低リークモードを有し、前記の各モード間を回路の動作状態に応じて遷移することを特徴とする。
この構成によれば、回路の動作状態に応じて適切な基板電位を印加することができ、動作の高速化、低消費電力化、安定化を図ることができる。
次に、上記課題を解決するために、本発明による第４４の半導体記憶装置は、書き込み動作時は、前記高速書き込みモードに遷移することを特徴とする。
この構成によれば、書き込み動作を高速に行うことができる。
次に、上記課題を解決するために、本発明による第４５の半導体記憶装置は、読み出し動作時は、前記高速読み出しモードに遷移することを特徴とする。
この構成によれば、読み出し動作を高速に行うことができる。
次に、上記課題を解決するために、本発明による第４６の半導体記憶装置は、読み出し動作時は、前記記憶保持モードに遷移することを特徴とする。
この構成によれば、読み出し動作時のメモリセルの安定性を高くすることができる。
次に、上記課題を解決するために、本発明による第４７の半導体記憶装置は、読み出しおよび書き込み動作時以外は、前記低リークモードに遷移することを特徴とする。
この構成によれば、読み出しおよび書き込み動作時以外のメモリセルのリーク電流を抑えることができる。
次に、上記課題を解決するために、本発明による第４８の半導体記憶装置は、前記高速書き込みモード、前記高速読み出しモード、前記記憶保持モード、前記低リークモード間を、回路動作の予測を行って遷移することを特徴とする。
この構成によれば、基板電位の印加を早くすることができるため、高速書き込み、高速読み出し、記憶保持、低リークモードへの遷移が早くなり、回路動作の高速化ができる。
次に、上記課題を解決するために、本発明による第４９の半導体記憶装置は、キャッシュメモリの特殊ビットの状態を検知し、前記の各モード間を遷移することを特徴とする。
この構成によれば、キャッシュメモリの特殊ビットの状態により、メモリセルの基板電位をキャッシュメモリの適切な動作になるように印加することができる。
次に、上記課題を解決するために、本発明による第５０の半導体記憶装置は、前記特殊ビットは、ヒット信号であることを特徴とする。
この構成によれば、キャッシュヒット時とミスヒット時でキャッシュのメモリセルの基板電位を変化させることができるため、キャッシュアクセスの性能を向上させることができる。
次に、上記課題を解決するために、本発明による第５１の半導体記憶装置は、前記特殊ビットは、バリッドビット信号であることを特徴とする。
この構成によれば、キャッシュデータのバリッド（有効）時とインバリッド時（無効時）でキャッシュのメモリセルの基板電位を変化させることができるため、キャッシュアクセスの性能を向上させることができる。
次に、上記課題を解決するために、本発明による第５２の半導体記憶装置は、冗長救済メモリが保持する冗長救済情報を検知し、前記の各モードに遷移することを特徴とする。
この構成によれば、冗長救済時と非冗長救済時でメモリセルの基板電位を変化させることができるため、使用しないメモリセルのリーク電流を抑えることができる。
メモリセルの基板電位を、高速書き込み、高速読み出し、メモリセル安定、低リークと半導体記憶装置の動作状態に適した制御を行うことにより、それぞれの動作状態に適した効果を得ることができる。
以下、本発明の実施の形態について、図１から図１０を用いて説明する。
（実施の形態１）
図１は本発明の実施の形態１の半導体記憶装置の例である。図１において、１００はロードトランジスタ、１０１はドライブトランジスタ、１０２はアクセストランジスタであり、スタティック型メモリセルを構成している。１０３はワード線であり、アクセストランジスタ１０２のゲートに接続されている。１０４はビット線であり、アクセストランジスタ１０２のドレインに接続されている。１０５はロードトランジスタの基板電位、１０６はドライブトランジスタの基板電位、１０７はアクセストランジスタの基板電位である。これらの基板電位１０５，１０６，１０７には独立の電位を与えることが可能になっている。１０８はメモリセルの記憶保持ノードである。
スタティック型メモリの性能を決める要因は、書き込み速度、読み出し速度、メモリセルの安定性などがあり、それぞれメモリセルのロードトランジスタ、ドライブトランジスタ、アクセストランジスタの能力によって決まる。
書き込み速度は、ロードトランジスタとドライブトランジスタの電流が小さいほど速く、アクセストランジスタの電流が大きいほど速い。
読み出し速度は、アクセストランジスタとドライブトランジスタの電流が大きいほど速い。
またメモリセルの安定性は、スタティックノイズマージンという指標で表すことができる。スタティックノイズマージンはレイアウトの非対称性やプロセスばらつきにより発生するノイズによって、読み出し時に、メモリセルの内部データが破壊されないノイズの最大電圧として定義している。この値が大きいほど、メモリセルのデータが破壊されにくく安定性が高いと言える。
スタティックノイズマージンは、図２、図３を用いて以下のように表される。図２はワード線が活性化状態の時のメモリセル半分を表しており、図３は図２におけるメモリセル内のインバータの入出力特性を、入力をＸ軸、出力をＹ軸に取った場合（３０１）と、入力をＹ軸、出力をＸ軸に取った場合（３０２）を重ねたものである。図３において、入出力曲線に内接する正方形３０３の一辺がスタティックノイズマージンであり、大きいほどメモリセルが安定である。スタティックノイズマージンを大きくするためには、ドライブトランジスタとアクセストランジスタの電流比を大きくして図３の電位３０４を下げることや、ロードトランジスタとドライブトランジスタの電流比を大きくして図３の電位３０５を上げることや、トランジスタのしきい値電圧を高くして図３の入出力波形３０１，３０２のスイッチング時の傾きを急峻にすることがある。
書き込み時には、書き込み高速化のために以下の基板電位の制御を行うことができる。
１つ目は、ロードトランジスタ１００の基板電位１０５にバックバイアスを印加する。これにより、ロードトランジスタ１００の電流が減少するため、記憶保持ノード１０８を書き込み前の状態に保持する能力が低下し、書き込みが高速化できる。
２つ目は、アクセストランジスタ１０２の基板電位１０７にフォワードバイアスを印加する。これにより、アクセストランジスタの電流が増加するため、記憶保持ノード１０８にビット線１０４のデータを書き込む能力が向上し、書き込みが高速化できる。
３つ目は、ドライブトランジスタ１０１の基板電位１０６にバックバイアスを印加する。これにより、ドライブトランジスタの電流が減少するため、記憶保持ノード１０８を書き込み前の状態に保持する能力が低下し、書き込みが高速化できる。
４つ目は、ロードトランジスタ１００の基板電位１０５にバックバイアスを印加することと、アクセストランジスタ１０２の基板電位１０７にフォワードバイアスを印加することと、ドライブトランジスタ１０１の基板電位１０６にバックバイアスを印加することの全てか、少なくとも２つの基板電位印加をする。これにより、ロードトランジスタ１００やアクセストランジスタ１０２やドライブトランジスタ１０１の基板電位を個別にバイアス印加した場合と同様の印加電圧で、より高速に書き込みを行うことができる。
５つ目は、アクセストランジスタ１０２とドライブトランジスタ１０１の基板電位１０７，１０６にフォワードバイアスを印加する。これにより、アクセストランジスタ１０２とドライブトランジスタ１０１の電流が増加するため、記憶保持ノード１０８にビット線１０４のデータを書き込む能力が向上するとともに、記憶保持ノード１０８を書き込み前の状態に保持する能力が向上する。ここで、書き込み能力の向上が、書き込み前の状態保持の向上よりも大きく設定することにより、書き込みが高速化できる。この時は、アクセストランジスタ１０２の基板電位１０７にフォワードバイアスを印加し、ドライブトランジスタ１０１の基板電位１０６にバックバイアスを印加した時よりも、スタティックノイズマージンが大きくなるため安定性が高くなる。また、アクセストランジスタ１０２の基板電位１０７とドライブトランジスタ１０１の基板電位１０６を共通にして、同一の基板バイアスを印加することもできる。この場合には、アクセストランジスタ１０２の基板とドライブトランジスタ１０１の基板の分離が不必要になるため、メモリセル面積が小さくできるとともに、基板電位を印加する制御回路も簡略化できる。
６つ目は、ロードトランジスタ１００の基板電位１０５にバックバイアスを印加し、アクセストランジスタ１０２とドライブトランジスタ１０１の基板電位１０７，１０６にフォワードバイアスを印加する。これにより、アクセストランジスタ１０２とドライブトランジスタ１０１の基板電位１０７，１０６にフォワードバイアスを印加したときよりも、高速に書き込みを行うことができる。
読み出し時には、読み出し高速化のために以下の基板電位の制御を行うことができる。
１つ目は、アクセストランジスタ１０２の基板電位１０７にフォワードバイアスを印加する。これにより、アクセストランジスタ１０２の電流が増加するため、読み出しを高速化できる。
２つ目は、ドライブトランジスタ１０１の基板電位１０６にフォワードバイアスを印加する。これにより、ドライブトランジスタ１０１の電流が増加するため、読み出しを高速化できる。
３つ目は、アクセストランジスタ１０２とドライブトランジスタ１０１の基板電位１０７，１０６にフォワードバイアスを印加する。これにより、アクセストランジスタ１０２とドライブトランジスタ１０１の基板電位１０７，１０６を個別にバイアス印加した場合と同様の印加電圧で、より高速に読み出しを行うことができる。また、アクセストランジスタ１０２の基板電位１０７とドライブトランジスタ１０１の基板電位１０６を共通にして、同一の基板バイアスを印加することもできる。この場合には、アクセストランジスタ１０２の基板とドライブトランジスタ１０１の基板の分離が不必要になるため、メモリセル面積が小さくできるとともに、基板電位を印加する制御回路も簡略化できる。
次に読み出し時には、メモリセルの安定性を高くするために以下の基板電位の制御を行うことができる。
１つ目は、ロードトランジスタ１００の基板電位１０５にフォワードバイアスを印加する。これにより、ロードトランジスタ１００の電流が増加するため、ロードトランジスタとドライブトランジスタの電流比が大きくなり、メモリセルの安定性が高くなる。
２つ目は、アクセストランジスタ１０２の基板電位１０７にバックバイアスを印加する。これにより、アクセストランジスタの電流が減少するため、ドライブトランジスタとアクセストランジスタの電流比が大きくなり、メモリセルの安定性が高くなる。
３つ目は、ドライブトランジスタ１０１の基板電位１０６にフォワードバイアスを印加する。これにより、ドライブトランジスタの電流が増加するため、ドライブトランジスタとアクセストランジスタの電流比が大きくなり、メモリセルの安定性が高くなる。
４つ目は、ロードトランジスタ１００の基板電位１０５にフォワードバイアスを印加することと、アクセストランジスタ１０２の基板電位１０７にバックバイアスを印加することと、ドライブトランジスタ１０１の基板電位１０６にフォワードバイアスを印加することの全てか、少なくとも２つの基板電位印加をする。これにより、ロードトランジスタ１００やアクセストランジスタ１０２やドライブトランジスタ１０１の基板電位を個別にバイアス印加した場合と同様の印加電圧で、よりメモリセルの安定性を高くできる。
５つ目は、アクセストランジスタ１０２とドライブトランジスタ１０１の基板電位１０７，１０６にバックバイアスを印加する。これにより、アクセストランジスタ１０２とドライブトランジスタ１０１の電流が減少するため、ロードトランジスタとドライブトランジスタの電流比が大きくなり、メモリセルの安定性を高くできる。また、アクセストランジスタ１０２の基板電位１０７とドライブトランジスタ１０１の基板電位１０６を共通にして、同一の基板バイアスを印加することもできる。この場合には、アクセストランジスタ１０２の基板とドライブトランジスタ１０１の基板の分離が不必要になるため、メモリセル面積が小さくできるとともに、基板電位を印加する制御回路も簡略化できる。
６つ目は、ロードトランジスタ１００の基板電位１０５にフォワードバイアスを印加し、アクセストランジスタ１０２とドライブトランジスタ１０１の基板電位１０７，１０６にバックバイアスを印加する。これにより、アクセストランジスタ１０２とドライブトランジスタ１０１の基板電位１０７，１０６にバックバイアスを印加したときよりも、よりメモリセルの安定性が高くなる。
本発明のスタティック型メモリセルは、ロードトランジスタとドライブトランジスタとアクセストランジスタの基板電位を別々に制御できるため、複数通りの基板電位制御により書き込み高速化と読み出し高速化とメモリセル安定化が可能である。したがって、標準時のバイアス設定やバイアス印加時の基板電位制御の容易さを考慮して、適切なＳＲＡＭマクロを設計することができる。例えば、標準時のバイアスおよびメモリセルトランジスタサイズをメモリセルの書き込みや読み出しが高速になるように設定し、記憶保持するメモリセルに対してメモリセルの安定性を高くするバイアス印加を行ったり、逆に、標準時のバイアスおよびメモリセルトランジスタサイズをメモリセルの安定性が高くなるように設定し、書き込みや読み出し時にアクセスするメモリセルに対して高速になるようバイアス印加を行ったりすることができる。また、バイアス印加をロードトランジスタのみに行ったり、アクセストランジスタとドライブトランジスタの両方に行ったり、全てのトランジスタに行ったりと、速度や安定性やレイアウト面積や制御回路面積や制御の容易さなどを考慮して設定することができる。
（実施の形態２）
図４は本発明の実施の形態２の半導体記憶装置の例である。図４は４コラム、４ロウ、１ビット出力のＳＲＡＭのメモリセルアレイの例である。図４において、４０１はロードトランジスタ、４０２はドライブトランジスタ、４０３はアクセストランジスタであり、スタティック型メモリセル４０８を構成している。４００，４１０，４２０，４３０はコラムである。４４１，４５１，４６１，４７１はワード線であり、各コラムのアクセストランジスタ４０３のゲートに接続されている。４０４はビット線であり、各ロウのアクセストランジスタ４０３のドレインに接続されている。４０５，４１５，４２５，４３５はロードトランジスタの基板電位、４０６，４１６，４２６，４３６はドライブトランジスタの基板電位、４０７，４１７，４２７，４３７はアクセストランジスタの基板電位であり、同一コラム内のメモリセルトランジスタには、同一の基板電位を印加する。また、異なるコラムのメモリセルトランジスタの基板電位は、それぞれ独立に印加する。
このような構成をとることにより、アクセスするメモリセルを含む選択コラムのメモリセルトランジスタと、アクセスしないメモリセルで構成される非選択コラムのメモリセルトランジスタに、別々の基板電位を印加することができる。
書き込み時の選択コラムの基板電位には、実施の形態１に記載の書き込み高速化のための基板電位の制御を行い、読み出し時の選択コラムの基板電位には、実施の形態１に記載の読み出し高速化のための基板電位の制御を行う。これにより、メモリの書き込み、読み出しのアクセスが高速化できる。
また、基板電位の制御がコラム単位で行えるため、制御する基板容量が小さくなり、高速に制御することが可能になる。また、非選択コラムの基板電位には、実施の形態１に記載のメモリセルの安定性を高くするための基板電位の制御を行う。これにより、アクセスしないメモリセルの安定性を高くすることができる。また、非選択コラムの基板電位にバックバイアスを印加する。これにより、アクセスしないメモリセルのリーク電流を低減することができる。
選択コラムと非選択コラムのメモリセル基板は独立に制御することができるため、選択コラムを書き込み高速化し、非選択コラムを安定化する、または、選択コラムを書き込み高速化し、非選択コラムをリーク電流低減する、または、選択コラムを読み出し高速化し、非選択コラムを安定化する、または、選択コラムを読み出し高速化し、非選択コラムをリーク電流低減するというように、組み合わせて制御することができる。
コラムがある場合、選択されたワード線の接続されているメモリセルにおいては、非選択コラムのメモリセルも見かけ上読み出し動作を行う。書き込みを高速化するために、実施の形態１に記載の書き込み高速化のための基板電位の制御をメモリセル全体に対して行うと、非選択コラムのメモリセルの安定性が低くなるため、非選択コラムのメモリセルの安定性低下により誤動作（メモリセルのデータ破壊）が起こらない程度までしか書き込み高速化のための基板電位の制御を行うことができない。
しかし、本発明の実施の形態２の構成をとることにより、書き込み高速化を行うときも、非選択コラムのメモリセルは安定性を高くすることができるため、選択コラムの書き込み高速化のための基板電位の制御をメモリセルのデータ破壊が発生する程度まで強くしても誤動作が発生せず、高速化の効果を大きくできる。
（実施の形態３）
図５は本発明の実施の形態３の半導体記憶装置の例である。図５は４コラム、４ロウ、１ビット出力のＳＲＡＭのメモリセルアレイの例である。図５において、５０１はロードトランジスタ、５０２はドライブトランジスタ、５０３はアクセストランジスタであり、スタティック型メモリセル５０８を構成している。５００，５１０，５２０，５３０はロウである。５４１，５５１，５６１，５７１はワード線であり、各コラムのアクセストランジスタ５０３のゲートに接続されている。５０４はビット線であり、各ロウのアクセストランジスタ５０３のドレインに接続されている。５０５，５１５，５２５，５３５はロードトランジスタの基板電位、５０６，５１６，５２６，５３６はドライブトランジスタの基板電位、５０７，５１７，５２７，５３７はアクセストランジスタの基板電位であり、同一ロウ内のメモリセルトランジスタには、同一の基板電位を印加する。また、異なるロウのメモリセルトランジスタの基板電位は、それぞれ独立に印加する。
このような構成をとることにより、アクセスするメモリセルを含む選択ロウのメモリセルトランジスタと、アクセスしないメモリセルで構成される非選択ロウのメモリセルトランジスタに、別々の基板電位を印加することができる。
書き込み時の選択ロウの基板電位には、実施の形態１に記載の書き込み高速化のための基板電位の制御を行い、読み出し時の選択ロウの基板電位には、実施の形態１に記載の読み出し高速化のための基板電位の制御を行う。これにより、メモリの書き込み、読み出しのアクセスが高速化できる。
また、基板電位の制御がロウ単位で行えるため、制御する基板容量が小さくなり、高速に制御することが可能になる。また、非選択ロウの基板電位には、バックバイアスを印加する。これにより、アクセスしないメモリセルのリーク電流を低減することができる。
選択ロウと非選択ロウのメモリセル基板は独立に制御することができるため、選択ロウを書き込み高速化し非選択ロウをリーク電流低減する、または、選択ロウを読み出し高速化し非選択コラムをリーク電流低減するというように、組み合わせて制御することができる。
ロウがある場合、選択されたビット線に接続されている非選択メモリセルのアクセストランジスタのリーク電流が多く流れると、このリーク電流によりビット線電位が低下して読み出し動作が遅くなり、最悪の場合、誤読み出しが発生するが、非選択ロウの基板電位にバックバイアスを印加することにより、非選択メモリセルのリーク電流を低減できるため、このような問題を回避できる。
（実施の形態４）
図６は本発明の実施の形態４の半導体記憶装置の例である。図６は４コラム、４ロウ、１ビット出力のＳＲＡＭのメモリセルアレイの例である。図６は実施の形態３で示した図５のロードトランジスタの基板電位５０５と５１５を６０５に、５２５と５３５を６２５にまとめ、ドライブトランジスタの基板電位５０６と５１６を６０６に、５２６と５３６を６２６にまとめ、アクセストランジスタの基板電位５０７と５１７を６０７に、５２７と５３７を６２７にまとめたものである。すなわち、メモリセルトランジスタの基板を２ロウずつ６００と６１０に分割して制御するものである。
このような構成をとることにより、２ロウずつに分割した基板ごとに実施の形態３と同様の制御を行うことで、同様の効果を得ることができる。
メモリセルトランジスタの基板をロウ単位で分割した場合は、ロウアドレスのデコード結果により選択ロウか非選択ロウかを検出し、メモリセルトランジスタの基板電位を制御しなければならない。しかし、メモリセルトランジスタの基板をプリデコード単位で分割することにより、ロウアドレスのプリデコード結果で選択ロウを含む基板か非選択ロウのみの基板かを検出し、メモリセルトランジスタの基板電位を制御することができるので、基板電位の制御を早く行うことができる。
本実施の形態では、ロウ方向にメモリセルトランジスタの基板を分割したが、これに加えてコラム方向にメモリセルトランジスタの基板を分割し、メモリセル基板電位の制御を行ってもよい。
（実施の形態５）
本発明により、メモリセルトランジスタの基板電位を制御することにより、書き込みの高速化、読み出しの高速化、メモリセルの安定化、リーク電流の低減が可能となる。また、コラム方向やロウ方向にメモリセル基板を分離することで、アクセスするメモリセルは書き込みの高速化や読み出しの高速化ができるとともに、非アクセスのメモリセルは安定化やリーク電流の低減が可能となる。実際の半導体記憶装置の動作では、書き込み、読み出し、非アクセスの動作がランダムに発生し、その時々により要求される効果が異なる。
したがって、高速書き込みモード、高速読み出しモード、記憶保持モード、低リークモードを設け、各動作モード間を回路の動作状態に応じて遷移することにより、半導体記憶装置の動作状態に応じて、書き込みの高速化、読み出しの高速化、メモリセルの安定化、低リーク化の効果を得ることができる。また、一般的に基板電位印加による基板電位の変化は回路動作に比べて遅いため、動作モードが変化してから基板電位が変化するには長時間かかる。
そこで、回路動作をあらかじめ予測して動作モードの遷移を行うことにより、高速に動作モードの遷移を行う。
図７は本発明の実施の形態５の半導体記憶装置の例である。この例は、書き込み時に高速書き込みモード、読み出し時に高速読み出しモード、非アクセス時に低リークモードに遷移する場合である。７０１は書き込み制御信号、７０２は読み出し制御信号である。７０３は低リークモード時アクセストランジスタ基板電位、７０４は高速書き込み時アクセストランジスタ基板電位、７０５は高速読み出し時アクセストランジスタ基板電位であり、７１２は半導体記憶装置のアクセストランジスタ基板電位に接続する。７０６は低リークモード時ドライブトランジスタ基板電位、７０７は高速書き込み時ドライブトランジスタ基板電位、７０８は高速読み出し時ドライブトランジスタ基板電位であり、７１３は半導体記憶装置のドライブトランジスタ基板電位に接続する。７０９は低リークモード時ロードトランジスタ基板電位、７１０は高速書き込み時ロードトランジスタ基板電位、７１１は高速読み出し時ロードトランジスタ基板電位であり、７１４は半導体記憶装置のロードトランジスタ基板電位に接続する。
低リークモード時アクセストランジスタ基板電位７０３と低リークモード時ドライブトランジスタ基板電位７０６と低リークモード時ロードトランジスタ基板電位７０９は、それぞれのトランジスタにバックバイアスがかかる電位に設定する。
高速書き込み時アクセストランジスタ基板電位７０４と高速書き込み時ドライブトランジスタ基板電位７０７と高速書き込み時ロードトランジスタ基板電位７１０は、それぞれのトランジスタに上記第１から第６の発明で示した電位がかかるように設定する。
高速読み出し時アクセストランジスタ基板電位７０５と高速読み出し時ドライブトランジスタ基板電位７０８と高速読み出し時ロードトランジスタ基板電位７１１は、それぞれのトランジスタに上記第７から第９の発明で示した電位がかかるように設定する。
このような構成をとることにより、書き込み制御信号７０１と読み出し制御信号７０２が非選択状態のとき、すなわち非アクセス時には、半導体記憶装置のアクセス、ドライブ、ロードトランジスタの基板には全て低リークモード時の基板電位７０３，７０６，７０９が供給され、低リーク動作を行う。書き込み制御信号７０１が選択状態で読み出し制御信号７０２が非選択状態の時、すなわち書き込み時には、半導体記憶装置のアクセス、ドライブ、ロードトランジスタの基板には全て高速書き込みモード時の基板電位７０４，７０７，７１０が供給され、高速書き込み動作を行う、また、書き込み制御信号７０１が非選択状態で読み出し制御信号７０２が選択状態の時、すなわち読み出し時には、半導体記憶装置のアクセス、ドライブ、ロードトランジスタの基板には全て高速読み出しモード時の基板電位７０５，７０８，７１１が供給され、高速読み出し動作を行う。したがって、半導体記憶装置の動作状態に応じてそれぞれに適した効果を得ることができる。
図８は、２コラム構成の半導体記憶装置において、コラム毎にメモリセル基板を分離し、選択コラムの書き込み時に高速書き込みモード、選択コラムの読み出し時に高速読み出しモード、非選択コラムの書き込み時および読み出し時に記憶保持モード、非アクセス時に低リークモードに遷移する場合のメモリセル基板制御回路の例である。８０１は書き込み制御信号、８０２は読み出し制御信号である。８０３はコラムアドレスであり、“０”の時はコラム０をアクセスし、“１”の時はコラム１をアクセスする。８０４は低リークモード時アクセストランジスタ基板電位、８０５は高速書き込み時アクセストランジスタ基板電位、８０６は高速読み出し時アクセストランジスタ基板電位、８０７は記憶保持時アクセストランジスタ基板電位であり、８１６はコラム０の半導体記憶装置のアクセストランジスタ基板電位に接続し、８１９はコラム１の半導体記憶装置のアクセストランジスタ基板電位に接続する。８０８は低リークモード時ドライブトランジスタ基板電位、８０９は高速書き込み時ドライブトランジスタ基板電位、８１０は高速読み出し時ドライブトランジスタ基板電位、８１１は記憶保持時ドライブトランジスタ基板電位であり、８１７はコラム０の半導体記憶装置のドライブトランジスタ基板電位に接続し、８２０はコラム１の半導体記憶装置のドライブトランジスタ基板電位に接続する。８１２は低リークモード時ロードトランジスタ基板電位、８１３は高速書き込み時ロードトランジスタ基板電位、８１４は高速読み出し時ロードトランジスタ基板電位、８１５は記憶保持時ロードトランジスタ基板電位であり、８１８はコラム０の半導体記憶装置のロードトランジスタ基板電位に接続し、８２１はコラム１の半導体記憶装置のロードトランジスタ基板電位に接続する。
低リークモード時アクセストランジスタ基板電位８０４と低リークモード時ドライブトランジスタ基板電位８０８と低リークモード時ロードトランジスタ基板電位８１２は、それぞれのトランジスタにバックバイアスがかかる電位に設定する。
高速書き込み時アクセストランジスタ基板電位８０５と高速書き込み時ドライブトランジスタ基板電位８０９と高速書き込み時ロードトランジスタ基板電位８１３は、それぞれのトランジスタに上記第１から第６の発明で示した電位がかかるように設定する。
高速読み出し時アクセストランジスタ基板電位８０６と高速読み出し時ドライブトランジスタ基板電位８１０と高速読み出し時ロードトランジスタ基板電位８１４は、それぞれのトランジスタに上記第７から第９の発明で示した電位がかかるように設定する。
記憶保持時アクセストランジスタ基板電位８０７と記憶保持時ドライブトランジスタ基板電位８１１と記憶保持時ロードトランジスタ基板電位８１５は、それぞれのトランジスタに上記第１０から第１４の発明で示した電位がかかるように設定する。
このような構成をとることにより、書き込み制御信号８０１と読み出し制御信号８０２が非選択状態のとき、すなわち非アクセス時には、半導体記憶装置のアクセス、ドライブ、ロードトランジスタの基板には全て低リークモード時の基板電位８０４，８０８，８１２が供給され、低リーク動作を行う。
書き込み制御信号８０１が選択状態で読み出し制御信号８０２が非選択状態の時、すなわち書き込み時には、選択コラムのアクセス、ドライブ、ロードトランジスタの基板には全て高速書き込みモード時の基板電位８０５，８０９，８１３が供給され、選択コラムに対して高速書き込み動作を行い、非選択コラムのアクセス、ドライブ、ロードトランジスタの基板には全て記憶保持モード時の基板電位８０７，８１１，８１５が供給され、非選択コラムのメモリセルの安定性が高くなる。
また、書き込み制御信号８０１が非選択状態で読み出し制御信号８０２が選択状態の時、すなわち読み出し時には、選択コラムのアクセス、ドライブ、ロードトランジスタの基板には全て高速読み出しモード時の基板電位８０６，８１０，８１４が供給され、選択コラムに対して高速読み出し動作を行い、非選択コラムのアクセス、ドライブ、ロードトランジスタの基板には全て記憶保持モード時の基板電位８０７，８１１，８１５が供給され、非選択コラムのメモリセルの安定性が高くなる。したがって、半導体記憶装置の動作状態に応じてそれぞれに適した効果を得ることができる。
上の例は２コラム構成でコラム毎にメモリセル基板を分離した場合であるが、複数コラム構成でメモリセル基板を分離した場合でも、コラムアドレスの代わりにコラムアドレスデコード結果を用いて同様に制御回路を構成すればよい。ロウ毎にメモリセル基板を分離した場合は、コラムアドレスの代わりにロウアドレスを用いて同様に制御回路を構成すればよい。複数コラムまたは複数ロウ毎にメモリセル基板を分離した場合は、分離したブロックを識別できるデコード結果を用いて同様に制御回路を構成すればよい。
（実施の形態６）
一般的にキャッシュメモリには特殊ビットが付いており、そのビットによりキャッシュメモリの動作が決定する。例えば、ＴＡＧメモリでＴＡＧアドレスとアドレス比較した結果のヒット信号により、ヒット時はキャッシュデータメモリからキャッシュデータを読み出し、ミスヒット時はキャッシュデータメモリからの読み出しを止める。またバリッドビットは、キャッシュデータメモリに保持されているデータが有効か無効かの情報を持つ。
図９は本発明の実施の形態６の半導体記憶装置の例である。この例は、ヒット信号によりヒット時は書き込み時に高速書き込みモード、読み出し時に高速読み出しモードに遷移し、ミスヒット時には低リークモードに遷移する場合である。９０１は書き込み制御信号、９０２は読み出し制御信号、９０３はＴＡＧメモリからのヒット信号であり、“１”のときヒット、“０”のときミスヒットである。９０４は低リークモード時アクセストランジスタ基板電位、９０５は高速書き込み時アクセストランジスタ基板電位、９０６は高速読み出し時アクセストランジスタ基板電位であり、９１３は半導体記憶装置のアクセストランジスタ基板電位に接続する。９０７は低リークモード時ドライブトランジスタ基板電位、９０８は高速書き込み時ドライブトランジスタ基板電位、９０９は高速読み出し時ドライブトランジスタ基板電位であり、９１４は半導体記憶装置のドライブトランジスタ基板電位に接続する。９１０は低リークモード時ロードトランジスタ基板電位、９１１は高速書き込み時ロードトランジスタ基板電位、９１２は高速読み出し時ロードトランジスタ基板電位であり、９１５は半導体記憶装置のロードトランジスタ基板電位に接続する。低リークモード時アクセストランジスタ基板電位９０４と低リークモード時ドライブトランジスタ基板電位９０７と低リークモード時ロードトランジスタ基板電位９１０は、それぞれのトランジスタにバックバイアスがかかる電位に設定する。高速書き込み時アクセストランジスタ基板電位９０５と高速書き込み時ドライブトランジスタ基板電位９０８と高速書き込み時ロードトランジスタ基板電位９１１は、それぞれのトランジスタに上記第１から第６の発明で示した電位がかかるように設定する。高速読み出し時アクセストランジスタ基板電位９０６と高速読み出し時ドライブトランジスタ基板電位９０９と高速読み出し時ロードトランジスタ基板電位９１２は、それぞれのトランジスタに上記第７から第９の発明で示した電位がかかるように設定する。
このような構成をとることにより、ＴＡＧメモリからのヒット信号９０３が０、すなわちキャッシュミスヒット時には、半導体記憶装置のアクセス、ドライブ、ロードトランジスタの基板には全て低リークモード時の基板電位９０４，９０７，９１０が供給され、低リーク動作を行う。ＴＡＧメモリからのヒット信号９０３が“１”、すなわちキャッシュヒット時には、以下の動作を行う。
書き込み制御信号９０１が選択状態で読み出し制御信号９０２が非選択状態の時、すなわち書き込み時には、半導体記憶装置のアクセス、ドライブ、ロードトランジスタの基板には全て高速書き込みモード時の基板電位９０５，９０８，９１１が供給され、高速書き込み動作を行う。
また、書き込み制御信号９０１が非選択状態で読み出し制御信号９０２が選択状態の時、すなわち読み出し時には、半導体記憶装置のアクセス、ドライブ、ロードトランジスタの基板には全て高速読み出しモード時の基板電位９０６，９０９，９１２が供給され、高速読み出し動作を行う。
したがって、半導体記憶装置の動作状態に応じてそれぞれに適した効果を得ることができる。
本実施の形態では、特殊ビットとしてヒット信号について述べたが、バリッドビットについても同様の構成により同様の効果を得ることができる。すなわち、データが無効な場合は低リークモードで動作し、データが有効な場合は動作状態に応じてそれぞれに適した効果を得ることができる。
（実施の形態７）
図１０は本発明の実施の形態７の半導体記憶装置の例である。図１０は、不良コラムを冗長コラムで置換可能な冗長救済半導体記憶装置において、２コラム構成でコラム毎にメモリセル基板を分離し、選択コラムの書き込み時に高速書き込みモード、選択コラムの読み出し時に高速読み出しモード、非選択コラムの書き込み時および読み出し時に記憶保持モード、非アクセス時に低リークモードに遷移する場合のメモリセル基板制御回路の例である。
１００１は書き込み制御信号、１００２は読み出し制御信号である。１００３はコラムアドレスであり、“０”の時はコラム０をアクセスし、“１”の時はコラム１をアクセスする。１００４は低リークモード時アクセストランジスタ基板電位、１００５は高速書き込み時アクセストランジスタ基板電位、１００６は高速読み出し時アクセストランジスタ基板電位、１００７は記憶保持時アクセストランジスタ基板電位であり、１０１９はコラム０の半導体記憶装置のアクセストランジスタ基板電位に接続し、１０２２はコラム１の半導体記憶装置のアクセストランジスタ基板電位に接続し、１０２５は冗長コラムの半導体記憶装置のアクセストランジスタ基板電位に接続する。１００８は低リークモード時ドライブトランジスタ基板電位、１００９は高速書き込み時ドライブトランジスタ基板電位、１０１０は高速読み出し時ドライブトランジスタ基板電位、１０１１は記憶保持時ドライブトランジスタ基板電位であり、１０２０はコラム０の半導体記憶装置のドライブトランジスタ基板電位に接続し、１０２３はコラム１の半導体記憶装置のドライブトランジスタ基板電位に接続し、１０２６は冗長コラムの半導体記憶装置のドライブトランジスタ基板電位に接続する。１０１２は低リークモード時ロードトランジスタ基板電位、１０１３は高速書き込み時ロードトランジスタ基板電位、１０１４は高速読み出し時ロードトランジスタ基板電位、１０１５は記憶保持時ロードトランジスタ基板電位であり、１０２１はコラム０の半導体記憶装置のロードトランジスタ基板電位に接続し、１０２４はコラム１の半導体記憶装置のロードトランジスタ基板電位に接続し、１０２７は冗長コラムの半導体記憶装置のロードトランジスタ基板電位に接続する。
低リークモード時アクセストランジスタ基板電位１００４と低リークモード時ドライブトランジスタ基板電位１００８と低リークモード時ロードトランジスタ基板電位１０１２は、それぞれのトランジスタにバックバイアスがかかる電位に設定する。
高速書き込み時アクセストランジスタ基板電位１００５と高速書き込み時ドライブトランジスタ基板電位１００９と高速書き込み時ロードトランジスタ基板電位１０１３は、それぞれのトランジスタに上記第１から第６の発明で示した電位がかかるように設定する。高速読み出し時アクセストランジスタ基板電位１００６と高速読み出し時ドライブトランジスタ基板電位１０１０と高速読み出し時ロードトランジスタ基板電位１０１４は、それぞれのトランジスタに上記第７から第９の発明で示した電位がかかるように設定する。記憶保持時アクセストランジスタ基板電位１００７と記憶保持時ドライブトランジスタ基板電位１０１１と記憶保持時ロードトランジスタ基板電位１０１５は、それぞれのトランジスタに上記第１０から第１４の発明で示した電位がかかるように設定する。
１０１６はコラム０に不良がある場合に“１”、不良がない場合に“０”となるヒューズや不揮発性メモリなどに記憶している冗長救済情報であり、１０１７はコラム１に不良がある場合に“１”、不良がない場合に“０”となるヒューズや不揮発性メモリなどに記憶している冗長救済情報であり、１０１８は冗長救済する場合に“１”、しない場合に“０”となるヒューズや不揮発性メモリなどに記憶している冗長救済情報である。
このような構成をとることにより、冗長救済情報１０１８が“０”の場合、すなわち冗長救済をしない場合には、冗長コラムのメモリセルのアクセス、ドライブ、ロードトランジスタ基板には全て低リークモード時の基板電位１００４，１００８，１０１２が供給され、定常的に低リーク動作を行う。このとき、コラム０、コラム１は本発明の実施の形態５の図８で述べたように、それぞれの動作状態に適した効果を得ることができる。
冗長救済情報１０１６が“１”の場合、すなわちコラム０に不良があり、冗長コラムと置換して冗長救済する場合には、コラム０のメモリセルのアクセス、ドライブ、ロードトランジスタの基板には全て低リークモード時の基板電位１００４，１００８，１０１２が供給され、定常的に低リーク動作を行う。このとき、コラム１、冗長コラムは、本発明の実施の形態５の図８で述べたように、それぞれの動作状態に適した効果を得ることができる。
同様に冗長救済情報１０１７が“１”の場合、すなわちコラム１に不良があり、冗長コラムと置換して冗長救済する場合には、コラム１のメモリセルのアクセス、ドライブ、ロードトランジスタの基板には全て低リークモード時の基板電位１００４，１００８，１０１２が供給され、定常的に低リーク動作を行う。このとき、コラム０、冗長コラムは、本発明の実施の形態５の図８で述べたように、それぞれの動作状態に適した効果を得ることができる。
本実施の形態では、コラムを置換する冗長救済の場合について述べたが、ロウを置換する冗長救済の場合についてもロウ毎にメモリセル基板を分離し、冗長ロウを設けて同様の制御をすることにより、同様の効果を得ることができる。また、ロウ方向に２つ以上に複数に分離した場合や、コラム方向に２つ以上に複数に分離した場合にも、同様の制御により同様の効果をえることができる。冗長コラムや冗長ロウなどの冗長ブロックがメモリセルだけで構成されておらず、例えば冗長ロウに加えてロウデコーダまで含めて置換する場合や、冗長コラムに加えてＩ／Ｏ回路やコラムデコーダまで含めて置換する場合などは、そのロウデコーダやＩ／Ｏ回路の基板も分離して、メモリセルと同様の基板電位制御を行うことにより、メモリセルと同様に動作状態に適した効果を得ることができる。
本発明の実施の形態１の半導体記憶装置のメモリセルの回路図 ワード線が活性化状態の時のメモリセル半分の回路図 図２におけるメモリセル内のインバータの入出力特性とスタティックノイズマージンを表した図 本発明の実施の形態２の半導体記憶装置のメモリセルアレイの回路図 本発明の実施の形態３の半導体記憶装置のメモリセルアレイの回路図 本発明の実施の形態４の半導体記憶装置のメモリセルアレイの回路図 本発明の実施の形態５の半導体記憶装置のメモリセルアレイの回路図 本発明の実施の形態５の半導体記憶装置のメモリセルアレイの基板をコラム毎に分離した回路図 本発明の実施の形態６の半導体記憶装置のメモリセルアレイの回路図 本発明の実施の形態７の半導体記憶装置のメモリセルアレイの回路図
符号の説明
１００ ロードトランジスタ
１０１ ドライブトランジスタ
１０２ アクセストランジスタ
１０３ ワード線
１０４ ビット線
１０５ ロードトランジスタ基板電位
１０６ ドライブトランジスタ基板電位
１０７ アクセストランジスタ基板電位
１０８ メモリセル記憶保持ノード
２００ アクセストランジスタ
２０１ ロードトランジスタ
２０２ ドライブトランジスタ
３０１ 入出力特性
３０２ 入出力特性のミラー反転
３０３ スタティックノイズマージン
４００，４１０，４２０，４３０ コラム
４０１ ロードトランジスタ
４０２ ドライブトランジスタ
４０３ アクセストランジスタ
４０４ ビット線
４０５，４１５，４２５，４３５ ロードトランジスタの基板電位
４０６，４１６，４２６，４３６ ドライブトランジスタの基板電位
４０７，４１７，４２７，４３７ アクセストランジスタの基板電位
４０８ スタティック型メモリセル
４４１，４５１，４６１，４７１ ワード線
５００，５１０，５２０，５３０ ロウ
５０１ ロードトランジスタ
５０２ ドライブトランジスタ
５０３ アクセストランジスタ
５０４ ビット線
５０５，５１５，５２５，５３５ ロードトランジスタの基板電位
５０６，５１６，５２６，５３６ ドライブトランジスタの基板電位
５０７，５１７，５２７，５３７ アクセストランジスタの基板電位
５０８ スタティック型メモリセル
５４１，５５１，５６１，５７１ ワード線
６００，６１０ ロウ方向の分割
６０５，６２５ ロードトランジスタの基板電位
６０６，６２６ ドライブトランジスタの基板電位
６０７，６２７ アクセストランジスタの基板電位
７０１ 書き込み制御信号
７０２ 読み出し制御信号
７０３ 低リークモード時アクセストランジスタ基板電位
７０４ 高速書き込み時アクセストランジスタ基板電位
７０５ 高速読み出し時アクセストランジスタ基板電位
７０６ 低リークモード時ドライブトランジスタ基板電位
７０７ 高速書き込み時ドライブトランジスタ基板電位
７０８ 高速読み出し時ドライブトランジスタ基板電位
７０９ 低リークモード時ロードトランジスタ基板電位
７１０ 高速書き込み時ロードトランジスタ基板電位
７１１ 高速読み出し時ロードトランジスタ基板電位
７１２ 半導体記憶装置のアクセストランジスタ基板電位
７１３ 半導体記憶装置のドライブトランジスタ基板電位
７１４ 半導体記憶装置のロードトランジスタ基板電位
８０１ 書き込み制御信号
８０２ 読み出し制御信号
８０３ コラムアドレス
８０４ 低リークモード時アクセストランジスタ基板電位
８０５ 高速書き込み時アクセストランジスタ基板電位
８０６ 高速読み出し時アクセストランジスタ基板電位
８０７ 記憶保持時アクセストランジスタ基板電位
８０８ 低リークモード時ドライブトランジスタ基板電位
８０９ 高速書き込み時ドライブトランジスタ基板電位
８１０ 高速読み出し時ドライブトランジスタ基板電位
８１１ 記憶保持時ドライブトランジスタ基板電位
８１２ 低リークモード時ロードトランジスタ基板電位
８１３ 高速書き込み時ロードトランジスタ基板電位
８１４ 高速読み出し時ロードトランジスタ基板電位
８１５ 記憶保持時ロードトランジスタ基板電位
８１６ コラム０の半導体記憶装置のアクセストランジスタ基板電位
８１７ コラム０の半導体記憶装置のドライブトランジスタ基板電位
８１８ コラム０の半導体記憶装置のロードトランジスタ基板電位
８１９ コラム１の半導体記憶装置のアクセストランジスタ基板電位
８２０ コラム１の半導体記憶装置のドライブトランジスタ基板電位
８２１ コラム１の半導体記憶装置のロードトランジスタ基板電位
９０１ 書き込み制御信号
９０２ 読み出し制御信号
９０３ ＴＡＧメモリからのヒット信号
９０４ 低リークモード時アクセストランジスタ基板電位
９０５ 高速書き込み時アクセストランジスタ基板電位
９０６ 高速読み出し時アクセストランジスタ基板電位
９０７ 低リークモード時ドライブトランジスタ基板電位
９０８ 高速書き込み時ドライブトランジスタ基板電位
９０９ 高速読み出し時ドライブトランジスタ基板電位
９１０ 低リークモード時ロードトランジスタ基板電位
９１１ 高速書き込み時ロードトランジスタ基板電位
９１２ 高速読み出し時ロードトランジスタ基板電位
９１３ 半導体記憶装置のアクセストランジスタ基板電位
９１４ 半導体記憶装置のドライブトランジスタ基板電位
９１５ 半導体記憶装置のロードトランジスタ基板電位
１００１ 書き込み制御信号
１００２ 読み出し制御信号
１００３ コラムアドレス
１００４ 低リークモード時アクセストランジスタ基板電位
１００５ 高速書き込み時アクセストランジスタ基板電位
１００６ 高速読み出し時アクセストランジスタ基板電位
１００７ 記憶保持時アクセストランジスタ基板電位
１００８ 低リークモード時ドライブトランジスタ基板電位
１００９ 高速書き込み時ドライブトランジスタ基板電位
１０１０ 高速読み出し時ドライブトランジスタ基板電位
１０１１ 記憶保持時ドライブトランジスタ基板電位
１０１２ 低リークモード時ロードトランジスタ基板電位
１０１３ 高速書き込み時ロードトランジスタ基板電位
１０１４ 高速読み出し時ロードトランジスタ基板電位
１０１５ 記憶保持時ロードトランジスタ基板電位
１０１６，１０１７，１０１８ 冗長救済情報
１０１９ コラム０の半導体記憶装置のアクセストランジスタ基板電位
１０２０ コラム０の半導体記憶装置のドライブトランジスタ基板電位
１０２１ コラム０の半導体記憶装置のロードトランジスタ基板電位
１０２２ コラム１の半導体記憶装置のアクセストランジスタ基板電位
１０２３ コラム１の半導体記憶装置のドライブトランジスタ基板電位
１０２４ コラム１の半導体記憶装置のロードトランジスタ基板電位
１０２５ 冗長コラムの半導体記憶装置のアクセストランジスタ基板電位
１０２６ 冗長コラムの半導体記憶装置のドライブトランジスタ基板電位
１０２７ 冗長コラムの半導体記憶装置のロードトランジスタ基板電位

Claims (52)

  1. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に前記ロードトランジスタの基板にバックバイアスを印加することを特徴とする半導体記憶装置。
  2. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に前記アクセストランジスタの基板にフォワードバイアスを印加することを特徴とする半導体記憶装置。
  3. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に前記ドライブトランジスタの基板にバックバイアスを印加することを特徴とする半導体記憶装置。
  4. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に前記ロードトランジスタの基板にバックバイアスを印加することと、前記アクセストランジスタの基板にフォワードバイアスを印加することと、前記ドライブトランジスタの基板にバックバイアスを印加することの全て、または少なくとも２つのバイアス印加をすることを特徴とする半導体記憶装置。
  5. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に、アクセストランジスタとドライブトランジスタの基板にフォワードバイアスを印加することを特徴とする半導体記憶装置。
  6. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ書き込み時に、前記ロードトランジスタの基板にバックバイアスを印加することと、前記アクセストランジスタと前記ドライブトランジスタの基板にフォワードバイアスを印加することを特徴とする半導体記憶装置。
  7. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記アクセストランジスタの基板にフォワードバイアスを印加することを特徴とする半導体記憶装置。
  8. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記ドライブトランジスタの基板にフォワードバイアスを印加することを特徴とする半導体記憶装置。
  9. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記アクセストランジスタと前記ドライブトランジスタの基板にフォワードバイアスを印加することを特徴とする半導体記憶装置。
  10. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記ロードトランジスタの基板にフォワードバイアスを印加することを特徴とする半導体記憶装置。
  11. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記アクセストランジスタの基板にバックバイアスを印加することを特徴とする半導体記憶装置。
  12. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記ロードトランジスタの基板にフォワードバイアスを印加することと、前記アクセストランジスタの基板にバックバイアスを印加することと、前記ドライブトランジスタの基板にフォワードバイアスを印加することの全て、または少なくとも２つのバイアス印加をすることを特徴とする半導体記憶装置。
  13. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記アクセストランジスタと前記ドライブトランジスタの基板にバックバイアスを印加することを特徴とする半導体記憶装置。
  14. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、データ読み出し時に、前記ロードトランジスタの基板にフォワードバイアスを印加することと、前記アクセストランジスタと前記ドライブトランジスタの基板にバックバイアスを印加することを特徴とする半導体記憶装置。
  15. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板をコラム毎に分離したことを特徴とする半導体記憶装置。
  16. データ書き込み時に選択コラムのメモリセル基板に請求項１から請求項６までのいずれかに記載のバイアス印加をすることを特徴とする請求項１５に記載の半導体記憶装置。
  17. データ読み出し時に選択コラムのメモリセル基板に請求項７から請求項９までのいずれかに記載のバイアス印加をすることを特徴とする請求項１５に記載の半導体記憶装置。
  18. 非選択コラムのメモリセル基板に請求項１０から請求項１４までのいずれかに記載のバイアス印加をすることを特徴とする請求項１５に記載の半導体記憶装置。
  19. 非選択コラムのメモリセル基板にバックバイアスを印加することを特徴とする請求項１５に記載の半導体記憶装置。
  20. データ書き込み時に選択コラムのメモリセル基板に請求項１から請求項６までのいずれかに記載のバイアス印加をし、非選択コラムのメモリセル基板に、請求項１０から請求項１４までのいずれかに記載のバイアス印加をすることを特徴とする請求項１５に記載の半導体記憶装置。
  21. データ読み出し時に選択コラムのメモリセル基板に請求項７から請求項９までのいずれかに記載のバイアス印加をし、非選択コラムのメモリセル基板に、請求項１０から請求項１４までのいずれかに記載のバイアス印加をすることを特徴とする請求項１５に記載の半導体記憶装置。
  22. データ書き込み時に選択コラムのメモリセル基板に請求項１から請求項６までのいずれかに記載のバイアス印加をし、非選択コラムのメモリセル基板にバックバイアスを印加することを特徴とする請求項１５に記載の半導体記憶装置。
  23. データ読み出し時に選択コラムのメモリセル基板に請求項７から請求項９までのいずれかに記載のバイアス印加をし、非選択コラムのメモリセル基板にバックバイアスを印加することを特徴とする請求項１５に記載の半導体記憶装置。
  24. 同一コラムのメモリセルを隣接配置することを特徴とする請求項１５から請求項２３までのいずれかに記載の半導体記憶装置。
  25. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板をロウ毎に分離したことを特徴とする半導体記憶装置。
  26. データ書き込み時に選択ロウのメモリセル基板に請求項１から請求項６までのいずれかに記載のバイアス印加をすることを特徴とする請求項２５に記載の半導体記憶装置。
  27. データ読み出し時に選択ロウのメモリセル基板に請求項７から請求項９までのいずれかに記載のバイアス印加をすることを特徴とする請求項２５に記載の半導体記憶装置。
  28. 非選択ロウのメモリセル基板にバックバイアスを印加することを特徴とする請求項２５に記載の半導体記憶装置。
  29. データ書き込み時に選択ロウのメモリセル基板に請求項１から請求項６までのいずれかに記載のバイアス印加をし、非選択ロウのメモリセル基板にバックバイアスを印加することを特徴とする請求項２５に記載の半導体記憶装置。
  30. データ読み出し時に選択ロウのメモリセル基板に請求項７から請求項９までのいずれかに記載のバイアス印加をし、非選択ロウのメモリセル基板にバックバイアスを印加することを特徴とする請求項２５に記載の半導体記憶装置。
  31. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板をロウ方向に少なくとも２つ以上に分離したことを特徴とする半導体記憶装置。
  32. データ書き込み時に選択ロウを含むメモリセル基板に請求項１から請求項６までのいずれかに記載のバイアス印加をすることを特徴とする請求項３１に記載の半導体記憶装置。
  33. データ読み出し時に選択ロウを含むメモリセル基板に請求項７から請求項９までのいずれかに記載のバイアス印加をすることを特徴とする請求項３１に記載の半導体記憶装置。
  34. 非選択ロウのみのメモリセル基板にバックバイアスを印加することを特徴とする請求項３１に記載の半導体記憶装置。
  35. データ書き込み時に選択ロウを含むメモリセル基板に請求項１から請求項６までのいずれかに記載のバイアス印加をし、非選択ロウのみのメモリセル基板にバックバイアスを印加することを特徴とする請求項３１に記載の半導体記憶装置。
  36. データ読み出し時に選択ロウを含むメモリセル基板に請求項７から請求項９までのいずれかに記載のバイアス印加をし、非選択ロウのみのメモリセル基板にバックバイアスを印加することを特徴とする請求項３１に記載の半導体記憶装置。
  37. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板をロウおよびコラム毎に分離したことを特徴とする半導体記憶装置。
  38. データ書き込み時に選択ロウおよび選択コラムを含むメモリセル基板に請求項１から請求項６までのいずれかに記載のバイアス印加をすることを特徴とする請求項３７に記載の半導体記憶装置。
  39. データ読み出し時に選択ロウおよび選択コラムを含むメモリセル基板に請求項７から請求項９までのいずれかに記載のバイアス印加をすることを特徴とする請求項３７に記載の半導体記憶装置。
  40. 非選択ロウまたは非選択コラムを含むメモリセル基板にバックバイアスを印加することを特徴とする請求項３７に記載の半導体記憶装置。
  41. データ書き込み時に選択ロウおよび選択コラムを含むメモリセル基板に請求項１から請求項６までのいずれかに記載のバイアス印加をし、非選択ロウまたは非選択コラムを含むメモリセル基板にバックバイアスを印加することを特徴とする請求項３７に記載の半導体記憶装置。
  42. データ読み出し時に選択ロウおよび選択コラムを含むメモリセル基板に請求項７から請求項９までのいずれかに記載のバイアス印加をし、非選択ロウまたは非選択コラムを含むメモリセル基板にバックバイアスを印加することを特徴とする請求項３７に記載の半導体記憶装置。
  43. ＮＭＯＳトランジスタからなる一対のアクセストランジスタと、ＮＭＯＳトランジスタからなる一対のドライブトランジスタと、ＰＭＯＳトランジスタからなる一対のロードトランジスタとで構成されるスタティック型メモリセルの、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのそれぞれの基板を、少なくとも２種類以上の電位に設定可能な半導体記憶装置において、前記メモリセルの基板に請求項１から請求項６までのいずれかに記載のバイアスを印加する高速書き込みモードと、前記メモリセルの基板に請求項７から請求項９までのいずれかに記載のバイアスを印加する高速読み出しモードと、前記メモリセルの基板に請求項１０から請求項１４までのいずれかのバイアスを印加する記憶保持モードと、前記メモリセルの基板にバックバイアスを印加する低リークモードを有し、前記の各モード間を回路の動作状態に応じて遷移することを特徴とする半導体記憶装置。
  44. 書き込み動作時は、前記高速書き込みモードに遷移することを特徴とする請求項４３に記載の半導体記憶装置。
  45. 読み出し動作時は、前記高速読み出しモードに遷移することを特徴とする請求項４３に記載の半導体記憶装置。
  46. 読み出し動作時は、前記記憶保持モードに遷移することを特徴とする請求項４３に記載の半導体記憶装置。
  47. 読み出しおよび書き込み動作時以外は、前記低リークモードに遷移することを特徴とする請求項４３に記載の半導体記憶装置。
  48. 前記高速書き込みモード、前記高速読み出しモード、前記記憶保持モード、前記低リークモード間を、回路動作の予測を行って遷移することを特徴とする請求項４３に記載の半導体記憶装置。
  49. キャッシュメモリの特殊ビットの状態を検知し、前記の各モード間を遷移することを特徴とする請求項４３に記載の半導体記憶装置。
  50. 前記特殊ビットは、ヒット信号であることを特徴とする請求項４９に記載の半導体記憶装置。
  51. 前記特殊ビットは、バリッドビット信号であることを特徴とする請求項４９に記載の半導体記憶装置。
  52. 冗長救済メモリが保持する冗長救済情報を検知し、前記の各モードに遷移することを特徴とする請求項４３に記載の半導体記憶装置。
JP2003315191A 2003-09-08 2003-09-08 半導体記憶装置 Pending JP2005085349A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003315191A JP2005085349A (ja) 2003-09-08 2003-09-08 半導体記憶装置
US10/935,713 US20050068824A1 (en) 2003-09-08 2004-09-08 Semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003315191A JP2005085349A (ja) 2003-09-08 2003-09-08 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2005085349A true JP2005085349A (ja) 2005-03-31

Family

ID=34372524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003315191A Pending JP2005085349A (ja) 2003-09-08 2003-09-08 半導体記憶装置

Country Status (2)

Country Link
US (1) US20050068824A1 (ja)
JP (1) JP2005085349A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103629A (ja) * 2005-10-04 2007-04-19 Renesas Technology Corp 半導体記憶装置
JP2010061701A (ja) * 2008-09-01 2010-03-18 Renesas Technology Corp 半導体装置
CN101206919B (zh) * 2006-12-18 2011-03-30 瑞萨电子株式会社 半导体集成电路及其制造方法
JP2011090782A (ja) * 2011-01-24 2011-05-06 Renesas Electronics Corp 半導体記憶装置
JP2011210334A (ja) * 2010-03-30 2011-10-20 National Institute Of Advanced Industrial Science & Technology Ｓｒａｍ装置
JP2012504340A (ja) * 2008-09-30 2012-02-16 アルテラ コーポレイション 単一のプロセスを用いて高性能ロジックおよびアナログ回路をイネーブルするプロセス／設計方法論
JP2014220020A (ja) * 2013-04-30 2014-11-20 富士通株式会社 電子回路
US9990975B2 (en) 2015-03-10 2018-06-05 Toshiba Memory Corporation Nonvolatile semiconductor memory

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7313032B2 (en) * 2005-11-29 2007-12-25 International Business Machines Corporation SRAM voltage control for improved operational margins
WO2008046179A1 (en) * 2006-01-10 2008-04-24 Manoj Sachdev Asymmetric four-transistor sram cell
WO2007102188A1 (ja) * 2006-03-03 2007-09-13 Fujitsu Limited 半導体記憶装置
US8705300B1 (en) * 2007-02-27 2014-04-22 Altera Corporation Memory array circuitry with stability enhancement features
WO2009004535A2 (en) * 2007-06-29 2009-01-08 Nxp B.V. Static memory devices
US7515489B2 (en) 2007-08-27 2009-04-07 International Business Machines Corporation SRAM having active write assist for improved operational margins
US7586806B2 (en) * 2007-08-27 2009-09-08 International Business Machines Corporation SRAM active write assist method for improved operational margins
US7738283B2 (en) * 2007-10-31 2010-06-15 International Business Machines Corporation Design structure for SRAM active write assist for improved operational margins
US8099688B2 (en) * 2007-11-19 2012-01-17 International Business Machines Corporation Circuit design
CN111899772A (zh) * 2019-05-05 2020-11-06 中芯国际集成电路制造(上海)有限公司 efuse存储单元、存储器及其写入、读取方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2509690B2 (ja) * 1989-02-20 1996-06-26 株式会社東芝 半導体装置
KR100392687B1 (ko) * 1995-10-31 2003-11-28 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치
JPH09282885A (ja) * 1996-04-11 1997-10-31 Mitsubishi Electric Corp 半導体記憶装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103629A (ja) * 2005-10-04 2007-04-19 Renesas Technology Corp 半導体記憶装置
US7995377B2 (en) 2005-10-04 2011-08-09 Renesas Electronics Corporation Semiconductor memory device
US8203868B2 (en) 2005-10-04 2012-06-19 Renesas Electronics Corporation Semiconductor memory device
CN101206919B (zh) * 2006-12-18 2011-03-30 瑞萨电子株式会社 半导体集成电路及其制造方法
JP2010061701A (ja) * 2008-09-01 2010-03-18 Renesas Technology Corp 半導体装置
JP2012504340A (ja) * 2008-09-30 2012-02-16 アルテラ コーポレイション 単一のプロセスを用いて高性能ロジックおよびアナログ回路をイネーブルするプロセス／設計方法論
JP2011210334A (ja) * 2010-03-30 2011-10-20 National Institute Of Advanced Industrial Science & Technology Ｓｒａｍ装置
JP2011090782A (ja) * 2011-01-24 2011-05-06 Renesas Electronics Corp 半導体記憶装置
JP2014220020A (ja) * 2013-04-30 2014-11-20 富士通株式会社 電子回路
US9990975B2 (en) 2015-03-10 2018-06-05 Toshiba Memory Corporation Nonvolatile semiconductor memory

Also Published As

Publication number Publication date
US20050068824A1 (en) 2005-03-31

Similar Documents

Publication Publication Date Title
JP2005085349A (ja) 半導体記憶装置
JP4873182B2 (ja) 半導体記憶装置及びその駆動方法
JP4354917B2 (ja) 半導体記憶装置
JP4988588B2 (ja) 静的ランダムアクセスメモリ用のワード線ドライバ回路
US7079426B2 (en) Dynamic multi-Vcc scheme for SRAM cell stability control
US8164938B2 (en) Semiconductor memory device
US6891745B2 (en) Design concept for SRAM read margin
US7817481B2 (en) Column selectable self-biasing virtual voltages for SRAM write assist
JP2007257707A (ja) 半導体記憶装置
US20060050590A1 (en) Logic device with reduced leakage current
EP3304555B1 (en) Low-power row-oriented memory write assist circuit
JP5621704B2 (ja) 半導体記憶装置
US7978559B2 (en) Semiconductor memory device and method of operating the same
KR102405521B1 (ko) 강유전체 메모리 장치 및 이의 리드/라이트 방법
KR101446337B1 (ko) 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
JP2007157287A (ja) 半導体記憶装置
JP2006059523A (ja) メモリーセル
KR101258346B1 (ko) 조정 접지 노드들을 구비한 메모리
JP2009289328A (ja) メモリアクセス方法及び半導体記憶装置
US7684231B2 (en) Methods and apparatus for low power SRAM based on stored data
KR100586557B1 (ko) 센스앰프 오버드라이빙 회로 및 반도체 장치
KR100541687B1 (ko) 누설전류 감소를 위한 메모리 장치
US7515475B1 (en) Mechanism for compensating for gate leakage in a memory
JPWO2009041471A1 (ja) 半導体記憶装置
JP2006252718A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070821

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080108