JP2004301713A - 電子回路装置及びその試験方法 - Google Patents
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Abstract
【課題】電極表面を傷付けることなく、しかも他の重要問題を生ぜしめることなく容易且つ確実に電子回路装置の電気的特性を試験する。
【解決手段】電極パッド１３と対応して接続されてなり電気的特性検査のみに供される試験用電極パッド６を持つ言わばダミーシートである再配線層１４を半導体チップ表面に形成し、試験用電極パッド６を介して特性検査を行う。試験後には再配線層１４をバイト１０を用いた切削加工により除去する。
【選択図】 図２
【解決手段】電極パッド１３と対応して接続されてなり電気的特性検査のみに供される試験用電極パッド６を持つ言わばダミーシートである再配線層１４を半導体チップ表面に形成し、試験用電極パッド６を介して特性検査を行う。試験後には再配線層１４をバイト１０を用いた切削加工により除去する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、電子回路装置およびその試験方法に関し、特に電子回路装置として半導体チップの電気的特性を試験する際に用いて好適である。
【０００２】
【従来の技術】
従来、半導体チップの電気的特性の試験法には以下のような手法がある。
多数の半導体チップが形成された半導体ウェーハに対し、当該半導体チップに形成されている電極にプローブ針を接触させ、各プローブ針を配線引き回しのためのプローブ針を介して試験装置に電気的に接続させて、このプローブ針を通して試験装置からの信号の入出力、電源電圧の供給を行う。この作業をプローブ針を順次移動させて実行し、電子回路の電気的特性を試験する。
【０００３】
もう一つの手法では、各半導体チップに形成された電極と試験回路基板をワイヤ接続し、電気的に接続される。試験回路基板上の電極にプローブ針を接触させ、このプローブ針を通して試験装置からの信号の入出力、電源電圧の供給を行う。この作業をプローブ針を順次移動させて実行し、電子回路の電気的特性を試験する。
【０００４】
しかしながら、半導体チップに代表される電子回路装置の電気的特性を測定する場合、上述のようにプローブ針を電極と接触させることが必須であり、ワイヤボンディング法により電極をワイヤを介して試験回路へ接続するにしても、ワイヤボンディングの痕跡が残るため、電極の損傷が免れない。このように近年の高速な半導体チップの試験方法では、良品と判断された半導体チップでもその電極表面にボンディング跡やプローブ針による傷が残り、パッケージ時にボンディング不良となって、不良品として取り使われてしまうという不都合がある。
【０００５】
この問題を解決すべく、以下のような諸々のアイデアが案出されている。
特許文献１では、プローブ針により電極表面に損傷を与えないように圧力センサを設け、極力損傷を低減させている。しかしながらこの構成では、圧力センサの搭載でコストアップする欠点があり、しかも電極の損傷低減の効果はほとんど期待できない。
【０００６】
特許文献２では、ゴム状のプローブ針を用い、接触不良や電極の損傷を低減させることが提案されているが、実用上、ゴムを用いてプローブ針の微細な構造を実現することは極めて困難である。
【０００７】
特許文献３では、フィルムキャリアを通してプローブ針を電極に接触させ、検査後に金型で切断してなるリード線付のモジュールを開示するが、リード線が付与された状態では単体におけるパッケージに対応できるのみであって、半導体チップが混載された複合半導体システムには適応できない。
【０００８】
特許文献４では、異方性導電層を介してプローブ針と電極との電気的接触を図る構成を開示するが、この場合には電極位置を正確に把握することが困難であるために微細な位置決めが難しく、精緻な測定ができないという問題がある。
【０００９】
特許文献５では、異方性導電ゴムシートを介在させ、これをプローブピンで圧接することで電極との電気的導通をとる構成を、また特許文献６では、異方性導電シートを介在させ、プローブピンで圧接することで電極との電気的導通をとる構成を開示する。しかしながらこれらの場合、圧接によって導通を得る必要があることから圧力のばらつき等が生じ、導通不良が生じ易い。
【００１０】
特許文献７では、プラズマＣＶＤ法により絶縁膜を形成し、パターニング接続孔を設け、ボンディング部と異なる位置で測定する構成を、また特許文献８では、評価用及びボンディング用の電極を予め設けて電気的特性を測定する構成を開示する。これらの構成は、接続場所を変えることによりボンディング跡や電極傷の発生を抑えるためのものであるが、接続部位が異なれば電気的特性も厳密には異なる値を示し、プロセスが冗長化するという問題がある。
【００１１】
【特許文献１】
実開平５−１８０３２号公報
【特許文献２】
特開平５−５５３１４号公報
【特許文献３】
特開平６−２４４２４１号公報
【特許文献４】
特開平６−３０２６５７号公報
【特許文献５】
特開昭５５−１７０９９７号公報
【特許文献６】
特開昭５８−２２０１７号公報
【特許文献７】
特開昭６２−１９３１３７号公報
【００１２】
【発明が解決しようとする課題】
このように、半導体チップの電気的特性を測定する際に電極に生じる損傷を防止する試みは多々あるものの、その実現の困難性や他の重要問題の惹起等を避けることができず、未だ実利的な解決を得ていない現況にある。
【００１３】
本発明は、上記の課題に鑑みてなされたものであり、電極表面を傷付けることなく、しかも他の重要問題を生ぜしめることなく容易且つ確実に電子回路装置の電気的特性を試験する方法及びその電子回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１５】
本発明の電子回路装置は、配線の電極を有する半導体チップと、前記半導体チップが載置されてなる試験用基板とを含み、前記半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極と前記試験用基板とが間接的に接続されてなる。
【００１６】
本発明の電子回路装置は、配線の電極を有する半導体チップが設けられてなる半導体ウェーハであって、前記各半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極が間接的に外部接続自在とされてなる。
【００１７】
本発明の電子回路装置の試験方法は、表面に配線の電極を有する電子回路装置の電気的特性を試験するに際して、前記電子回路装置の表面に、前記電極と対応して接続されてなる試験用電極を有する再配線層を形成するステップと、前記再配線層の前記試験用電極を通じて前記電極と間接的に外部接続し、前記電気的特性を試験するステップと、前記再配線層を除去するステップとを含む。
【００１８】
【発明の実施の形態】
−本発明の基本骨子−
本発明者は、他の重要問題を惹起させることなく電気的特性の試験時におけるワイヤボンディング等による電極パッドの損傷を抑止するため、試験のみに供される試験用電極を持つ言わばダミーシートを形成し、試験後にはダミーシートを除去することに想到した。
【００１９】
具体的には、先ず、装置表面に電極と対応して接続されてなる試験用電極を有する再配線層を形成し、試験用電極を用いて間接的に電極パッドを外部接続して試験を実行する。この再配線層は、例えばポリイミド等の絶縁材を基体とした絶縁シートにコンタクトホールを形成し、電極とこのコンタクトホールを介して接続される試験用電極を形成すれば良い。この再配線層を用いれば電極パッドに全く損傷を与えることなく比較的大きな負荷を要するワイヤボンディングを行い、正確な試験を実行することができる。
【００２０】
そして、試験終了後に不要となった再配線層を除去する。本発明では、上述のように他の重要問題を惹起させることなく工程の簡略化を図ることが要請されることから、本発明者は、当該除去工程にバイトを用いた切削加工が最適であるという結論に至った。この切削加工技術は、平坦化方法として切削加工に代表されるＣＭＰ以外の機械加工法を主な対象とすることを考慮した手法であって、ディッシング等の不都合を発生させることなく容易且つ安価に配線デザインの制約も無く高速な平坦化を実現するものである。この切削加工技術を本発明に適用することにより、工程の煩雑化・長時間化を招くことなく、容易且つ迅速に特性検査工程を製造プロセスに導入することができる。これにより、電気的特性試験を確実に行うにも係わらず、試験に起因する損傷を与えることなく所期の電極パッドを備えた電子回路装置（主に半導体装置）が得られる。
【００２１】
−具体的な諸実施形態−
以下、上述した基本骨子を踏まえ、本発明の具体的な諸実施形態について図面を用いて詳細に説明する。
【００２２】
（第１の実施形態）
ここでは、例えばＤＲＡＭやその周辺回路、各種のＬＳＩ等である半導体素子が形成されてなる半導体チップを半導体ウェーハから切り出し、各々の半導体チップの電気的特性を試験する場合について開示する。
図１及び図２は、本実施形態による半導体チップの試験方法を工程順に示す概略断面図である。
【００２３】
初めに、各半導体チップ１を半導体ウェーハ（不図示）から切り出す。この半導体チップ１は、図１（ａ）及び図３（平面図）に示すように、基板１１上に各種の半導体素子１２が形成されており、その表面に引き出し電極となるＡｌ又はＡｌ合金からなる１００μｍ径程度の電極パッド１３が設けられている。
【００２４】
なお、半導体チップとしては、例えば図５に示すように、チップの積層構造、例えば半導体チップ３１上に半導体チップ３２，３３が積層されてなる複合チップである場合にも、本発明は適用可能である。
【００２５】
続いて、半導体チップ１の表面に試験用ダミーシートとなる再配線層を形成する。
具体的には、先ず図１（ｂ）に示すように、半導体チップ１の表面を覆うように絶縁材料、ここではポリイミドを用いて膜厚５μｍ程度の絶縁膜２を形成し、フォトリソグラフィーにより電極パッド１３の表面を露出させるように７０μｍ径程度の開口３を形成する。
【００２６】
続いて、図１（ｃ）に示すように、絶縁膜２を覆うように例えば蒸着法又はスパッタ法により金属、例えばＣｒ膜及び銅膜をそれぞれ膜厚２０μｍ程度、５００μｍ程度に堆積し、メッキ電極膜４を形成する。ここで、Ｃｒ膜は後述する銅メッキの密着性を確保するためのものである。
【００２７】
続いて、開口３（及びその周辺部位）のみを露出させる形状のレジストパターン（不図示）を形成した後、メッキ電極膜４をシードとしてメッキ法により開口３を埋め込むように銅を堆積させる。そして、灰化等によりレジストパターンを除去し、当該除去により露出するメッキ電極膜４をウェットエッチングにより除去する。ここで、Ｃｒ膜の除去には過硫酸アンモニウム水溶液を用いた６分間のエッチングを、銅の除去にはフェリシアン化カリウムを用いた６分間のエッチングをそれぞれ行う。これにより、図１（ｄ）に示すように、開口２を銅で充填して電極パッド１３と接続されてなる銅プラグ５が形成される。なお、銅プラグの替わりに金メッキによる金プラグを形成するようにしても良い。
【００２８】
続いて、例えばスパッタ法によりＡｌ膜又はＡｌ合金膜を形成し、銅プラグ５上でこれをパターニングして、銅プラグ５を介して電極パッド１３と接続されてなる１００μｍ径程度の試験用電極パッド６を形成する。以上により、図１（ｅ）に示すように、電極パッド１３と対応して接続されてなる試験用電極パッド６を有する再配線層１４が形成される。
【００２９】
ここで、再配線層１４をいわゆるブラインドビア構造、即ち、試験用電極パッドを、個々の半導体チップにおける電極パッドの配置に依存しない同一の配置で構成する構造としても良い。これにより、検査時に電極の引き出しを極めて容易に行うことができる。
【００３０】
続いて、再配線層１４を用いてワイヤボンディング法により半導体チップ１の電気的特性の試験を行う。
具体的には、図２（ａ）及び図４に示すように、半導体チップ１を試験用基板２１上に載置固定する。試験用基板２１は、その表面に半導体チップ１に対する粘着性又は吸着性を示す構造を有することが好ましい。この場合、試験用基板２１上に複数の半導体チップ１を載置固定することも好ましい。そして、再配線層１４の試験用電極パッド６を外部接続、ここでは試験用電極パッド６と試験用基板２１に設けられた試験用電極パッド２２とを５０μｍ径程度のボンディングワイヤ２３により接続し、電気的特性検査を行う。
【００３１】
電気的特性が良好である旨が確認されると、半導体チップ１を試験用基板２１から外し、続いて再配線層１４を除去する。
具体的には、図２（ｂ）に示すように、基板支持台の支持面（不図示）に例えば真空吸着により半導体チップ１の裏面を吸着させ、半導体チップ１を基板支持台に固定する。この状態で再配線層１４の表層を機械加工、ここではダイアモンド等からなるバイト１０を用いて切削加工し、これを平坦化する。切削量としては、再配線層１４の略全てを除去するようにしても良いが、バイトによる切削加工によれば極めて良好な平坦面が得られることから、銅プラグ５が若干残存しても問題はない。そこで、再配線層１４の厚みが５μｍ程度であることから、例えば表層の２μｍ程度を除去するようにすれば好適である。
【００３２】
しかる後、半導体チップ１の概観チェックを行い、図２（ｃ）に示すような半導体チップ１をアセンブリして完成品として出荷する。
【００３３】
以上説明したように、本実施形態によれば、電極パッド１３の表面を傷付けることなく、しかも著しい工程増や工程煩雑化等の他の重要問題を生ぜしめることなく容易且つ確実に半導体チップ１の電気的特性を検査することが可能であり、信頼性の高い製品を歩留まり良く提供することができる。
【００３４】
（変形例）
ここで、第１の実施形態の変形例について説明する。本変形例では、再配線層を局在的に形成する。
図６は、本変形例による再配線層の形成された半導体チップを示す模式図であり、（ａ）が断面図、（ｂ）が平面図である。
【００３５】
本変形例では、電極パッド１３上を含むその近傍のみに、ここでは複数の電極パッド１３上を含む帯状に再配線層４１を形成する。この状態で上述の電気的特性検査を行い、製品として供される。この場合も同様に、電極パッド１３の表面を傷付けることなく、しかも著しい工程増や工程煩雑化等の他の重要問題を生ぜしめることなく容易且つ確実に半導体チップ１の電気的特性を検査することが可能であり、信頼性の高い製品を歩留まり良く提供することができる。更に本変形例では、必要な箇所のみに局所的に再配線層４１を形成するため、切削も容易となり短時間で終了されることが可能となる。
【００３６】
（第２の実施形態）
ここでは、例えばＤＲＡＭやその周辺回路、各種のＬＳＩ等である半導体素子が形成されてなる複数の半導体チップが形成された半導体ウェーハの状態で、各々の半導体チップの電気的特性を試験する場合について開示する。
【００３７】
通常、シリコン半導体基板は、その厚みが一様ではなく、しかもうねりを伴う状態にある。本実施形態では後述のように、サイズの大きい半導体ウェーハの状態で切削加工を行うため、半導体ウェーハの厚みを均一化することが好ましい。
【００３８】
先ず、図７に示すように、半導体チップ１が多数形成された半導体ウェーハ５１を用意する。この半導体ウェーハ５１の各半導体チップ１は、図１（ａ）及び図３と同様である。続いて、各半導体チップ１に対して図１（ｂ）〜図１（ｅ）の各工程を経て、各半導体チップ１に電極パッド１３と対応して接続されてなる試験用電極パッド６を有する再配線層１４をそれぞれ形成する。
【００３９】
そして、半導体ウェーハ５１の状態で各半導体チップ１の再配線層１４の試験用電極パッド６を外部接続し、各半導体チップ１の電気的特性検査を一斉に行う。外部接続としては、例えばプローブカードに搭載されたプローブ針により各試験用電極パッド６を外部端子と接続すれば良い。
【００４０】
電気的特性が良好である旨が確認されると、半導体チップ１を試験用基板２１から外し、続いて再配線層１４を除去する。
ここでも、第１の実施形態と同様に、バイトを用いた切削加工が有効である。ここで
【００４１】
そこで、半導体ウェーハ５１の表面５１ａ（各半導体チップ１の形成された表面）に後述するバイトを用いた切削加工を施すための前工程として、表面５１ａの裏面５１ｂを平坦化する。
具体的には、図８（ａ）に示すように、支持面５２ａが平坦とされた基板支持台５２を用意し、この支持面５２ａに吸着、例えば真空吸着により表面５１ａを吸着させて半導体ウェーハ５１を基板支持台５２に固定する。このとき、表面５１ａは支持面５２ａへの吸着により強制的に平坦とされており、これにより表面５１ａが裏面５１ｂの平坦化の基準面となる。この状態で、裏面５１ｂをダイアモンド等からなるバイト１０を用いて切削加工して平坦化処理する。この場合、裏面５１ｂの切削量を表面５１ａからの距離により制御することが好ましい。これにより、半導体ウェーハ５１の厚みが一定、具体的にはＴＴＶ（基板の最大厚みと最小厚みとの差）が所定値以下となるように、例えば１μｍ以下に制御されることになる。
【００４２】
続いて、第１の実施形態と同様、図８（ｂ）に示すように、基板支持台５２の支持面５２ａに例えば真空吸着により半導体ウェーハ５１の裏面５１ｂを吸着させ、半導体ウェーハ５１を基板支持台５２に固定する。この状態で表面５１ａの各再配線層１４の表層をダイアモンド等からなるバイト１０を用いて切削加工し、これを平坦化する。切削量としては、再配線層１４の略全てを除去するようにしても良いが、再配線層１４の厚みが５μｍ程度であることから、例えば表層の２μｍ程度を除去するようにすれば好適である。
【００４３】
しかる後、半導体ウェーハ５１から各半導体チップ１を切り出し、各半導体チップ１の概観チェックを行い、半導体チップ１をアセンブリして完成品として出荷する。
【００４４】
以上説明したように、本実施形態によれば、電極パッド１３の表面を傷付けることなく、しかも著しい工程増や工程煩雑化等の他の重要問題を生ぜしめることなく容易且つ確実に各半導体チップ１の電気的特性を検査することが可能であり、信頼性の高い製品を歩留まり良く提供することができる。本実施形態では、半導体ウェーハ５１の状態で各半導体チップ１の検査を一斉に行うため、極めて効率良く短時間で検査を実行することが可能となる。
【００４５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４６】
（付記１）表面に配線の電極を有する電子回路装置の電気的特性を試験するに際して、
前記電子回路装置の表面に、前記電極と対応して接続されてなる試験用電極を有する再配線層を形成するステップと、
前記再配線層の前記試験用電極を通じて前記電極と間接的に外部接続し、前記電気的特性を試験するステップと、
前記再配線層を除去するステップと
を含むことを特徴とする電子回路装置の試験方法。
【００４７】
（付記２）前記再配線層を前記電子回路装置の表面の前記電極上に局所的に形成することを特徴とする付記１に記載の電子回路装置の試験方法。
【００４８】
（付記３）前記再配線層を、機械加工により除去することを特徴とする付記１又は２に記載の電子回路装置の試験方法。
【００４９】
（付記４）前記機械加工がバイトを用いた切削加工であることを特徴とする付記３に記載の電子回路装置の試験方法。
【００５０】
（付記５）前記電子回路装置が半導体チップであり、前記半導体チップの状態で前記各ステップを実行することを特徴とする付記１〜４のいずれか１項に記載の電子回路装置の試験方法。
【００５１】
（付記６）前記半導体チップを試験用基板上に載置し、前記試験用電極を前記試験用基板と接続した状態で前記半導体チップの前記電気的特性を試験することを特徴とする付記５に記載の電子回路装置の試験方法。
【００５２】
（付記７）複数の前記半導体チップを試験用基板上に載置し、前記試験用電極を前記試験用基板と接続した状態で前記各半導体チップの前記電気的特性を試験することを特徴とする付記５に記載の電子回路装置の試験方法。
【００５３】
（付記８）前記半導体チップは、チップの積層構造を有することを特徴とする付記５に記載の電子回路装置の試験方法。
【００５４】
（付記９）前記電子回路装置が半導体チップであり、複数の前記半導体チップが半導体ウェーハ上に形成されており、前記半導体ウェーハの状態で前記各ステップを実行することを特徴とする付記１又は２に記載の電子回路装置の試験方法。
【００５５】
（付記１０）前記再配線層を除去するに際して、
前記半導体ウェーハの表面を基準として、前記半導体ウェーハの裏面をバイトを用いた切削加工により平坦化処理した後、前記裏面を基準として前記再配線層をバイトを用いた切削加工により除去することを特徴とする付記９に記載の電子回路装置の試験方法。
【００５６】
（付記１１）前記裏面の前記平坦化処理により、前記半導体ウェーハの最大厚みと最小厚みとの差を１μｍ以下に制御することを特徴とする付記１０に記載の電子回路装置の試験方法。
【００５７】
（付記１２）配線の電極を有する半導体チップと、
前記半導体チップが載置されてなる試験用基板と
を含み、
前記半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極と前記試験用基板とが間接的に接続されてなることを特徴とする電子回路装置。
【００５８】
（付記１３）前記再配線層は、前記半導体チップの表面の前記電極上に局所的に設けられることを特徴とする付記１２に記載の電子回路装置。
【００５９】
（付記１４）複数の前記半導体チップが前記試験用基板上に載置されてなることを特徴とする付記１３に記載の電子回路装置。
【００６０】
（付記１５）前記半導体チップは、チップの積層構造を有することを特徴とする付記１３に記載の電子回路装置。
【００６１】
（付記１６）配線の電極を有する半導体チップが設けられてなる半導体ウェーハであって、
前記各半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極が間接的に外部接続自在とされてなることを特徴とする電子回路装置。
【００６２】
（付記１７）前記再配線層は、前記各半導体チップの表面の前記電極上に局所的に設けられることを特徴とする付記１６に記載の電子回路装置。
【００６３】
【発明の効果】
本発明によれば、電極表面を傷付けることなく、しかも他の重要問題を生ぜしめることなく容易且つ確実に電子回路装置の電気的特性を試験し、良品の半導体チップをより多数出荷できる。
【図面の簡単な説明】
【図１】第１の実施形態による半導体チップの試験方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による半導体チップの試験方法を工程順に示す概略断面図である。
【図３】第１の実施形態による半導体チップ（再配線層の形成前）を示す概略平面図である。
【図４】第１の実施形態による半導体チップ（特性検査時）を示す概略斜視図である。
【図５】第１の実施形態による半導体チップの他の態様を示す概略断面図である。
【図６】第１の実施形態による半導体チップ（特性検査時）の他の態様を示す概略断面図である。
【図７】第２の実施形態による半導体ウェーハ（再配線層の形成前）を示す概略平面図である。
【図８】第２の実施形態における再配線層の切削除去工程を示す概略断面図である。
【符号の説明】
１，３１〜３３ 半導体チップ
２ 絶縁膜
３ 開口
４ メッキ電極膜
５ 銅プラグ
６ 試験用電極パッド
１０ バイト
１１ 基板
１２ 半導体素子
１３ 電極パッド
１４，４１ 再配線層
２１ 試験用基板
２２ 試験用電極パッド
５２ 基板支持台
２３ ボンディングワイヤ
５１ 半導体ウェーハ
【発明の属する技術分野】
本発明は、電子回路装置およびその試験方法に関し、特に電子回路装置として半導体チップの電気的特性を試験する際に用いて好適である。
【０００２】
【従来の技術】
従来、半導体チップの電気的特性の試験法には以下のような手法がある。
多数の半導体チップが形成された半導体ウェーハに対し、当該半導体チップに形成されている電極にプローブ針を接触させ、各プローブ針を配線引き回しのためのプローブ針を介して試験装置に電気的に接続させて、このプローブ針を通して試験装置からの信号の入出力、電源電圧の供給を行う。この作業をプローブ針を順次移動させて実行し、電子回路の電気的特性を試験する。
【０００３】
もう一つの手法では、各半導体チップに形成された電極と試験回路基板をワイヤ接続し、電気的に接続される。試験回路基板上の電極にプローブ針を接触させ、このプローブ針を通して試験装置からの信号の入出力、電源電圧の供給を行う。この作業をプローブ針を順次移動させて実行し、電子回路の電気的特性を試験する。
【０００４】
しかしながら、半導体チップに代表される電子回路装置の電気的特性を測定する場合、上述のようにプローブ針を電極と接触させることが必須であり、ワイヤボンディング法により電極をワイヤを介して試験回路へ接続するにしても、ワイヤボンディングの痕跡が残るため、電極の損傷が免れない。このように近年の高速な半導体チップの試験方法では、良品と判断された半導体チップでもその電極表面にボンディング跡やプローブ針による傷が残り、パッケージ時にボンディング不良となって、不良品として取り使われてしまうという不都合がある。
【０００５】
この問題を解決すべく、以下のような諸々のアイデアが案出されている。
特許文献１では、プローブ針により電極表面に損傷を与えないように圧力センサを設け、極力損傷を低減させている。しかしながらこの構成では、圧力センサの搭載でコストアップする欠点があり、しかも電極の損傷低減の効果はほとんど期待できない。
【０００６】
特許文献２では、ゴム状のプローブ針を用い、接触不良や電極の損傷を低減させることが提案されているが、実用上、ゴムを用いてプローブ針の微細な構造を実現することは極めて困難である。
【０００７】
特許文献３では、フィルムキャリアを通してプローブ針を電極に接触させ、検査後に金型で切断してなるリード線付のモジュールを開示するが、リード線が付与された状態では単体におけるパッケージに対応できるのみであって、半導体チップが混載された複合半導体システムには適応できない。
【０００８】
特許文献４では、異方性導電層を介してプローブ針と電極との電気的接触を図る構成を開示するが、この場合には電極位置を正確に把握することが困難であるために微細な位置決めが難しく、精緻な測定ができないという問題がある。
【０００９】
特許文献５では、異方性導電ゴムシートを介在させ、これをプローブピンで圧接することで電極との電気的導通をとる構成を、また特許文献６では、異方性導電シートを介在させ、プローブピンで圧接することで電極との電気的導通をとる構成を開示する。しかしながらこれらの場合、圧接によって導通を得る必要があることから圧力のばらつき等が生じ、導通不良が生じ易い。
【００１０】
特許文献７では、プラズマＣＶＤ法により絶縁膜を形成し、パターニング接続孔を設け、ボンディング部と異なる位置で測定する構成を、また特許文献８では、評価用及びボンディング用の電極を予め設けて電気的特性を測定する構成を開示する。これらの構成は、接続場所を変えることによりボンディング跡や電極傷の発生を抑えるためのものであるが、接続部位が異なれば電気的特性も厳密には異なる値を示し、プロセスが冗長化するという問題がある。
【００１１】
【特許文献１】
実開平５−１８０３２号公報
【特許文献２】
特開平５−５５３１４号公報
【特許文献３】
特開平６−２４４２４１号公報
【特許文献４】
特開平６−３０２６５７号公報
【特許文献５】
特開昭５５−１７０９９７号公報
【特許文献６】
特開昭５８−２２０１７号公報
【特許文献７】
特開昭６２−１９３１３７号公報
【００１２】
【発明が解決しようとする課題】
このように、半導体チップの電気的特性を測定する際に電極に生じる損傷を防止する試みは多々あるものの、その実現の困難性や他の重要問題の惹起等を避けることができず、未だ実利的な解決を得ていない現況にある。
【００１３】
本発明は、上記の課題に鑑みてなされたものであり、電極表面を傷付けることなく、しかも他の重要問題を生ぜしめることなく容易且つ確実に電子回路装置の電気的特性を試験する方法及びその電子回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１５】
本発明の電子回路装置は、配線の電極を有する半導体チップと、前記半導体チップが載置されてなる試験用基板とを含み、前記半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極と前記試験用基板とが間接的に接続されてなる。
【００１６】
本発明の電子回路装置は、配線の電極を有する半導体チップが設けられてなる半導体ウェーハであって、前記各半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極が間接的に外部接続自在とされてなる。
【００１７】
本発明の電子回路装置の試験方法は、表面に配線の電極を有する電子回路装置の電気的特性を試験するに際して、前記電子回路装置の表面に、前記電極と対応して接続されてなる試験用電極を有する再配線層を形成するステップと、前記再配線層の前記試験用電極を通じて前記電極と間接的に外部接続し、前記電気的特性を試験するステップと、前記再配線層を除去するステップとを含む。
【００１８】
【発明の実施の形態】
−本発明の基本骨子−
本発明者は、他の重要問題を惹起させることなく電気的特性の試験時におけるワイヤボンディング等による電極パッドの損傷を抑止するため、試験のみに供される試験用電極を持つ言わばダミーシートを形成し、試験後にはダミーシートを除去することに想到した。
【００１９】
具体的には、先ず、装置表面に電極と対応して接続されてなる試験用電極を有する再配線層を形成し、試験用電極を用いて間接的に電極パッドを外部接続して試験を実行する。この再配線層は、例えばポリイミド等の絶縁材を基体とした絶縁シートにコンタクトホールを形成し、電極とこのコンタクトホールを介して接続される試験用電極を形成すれば良い。この再配線層を用いれば電極パッドに全く損傷を与えることなく比較的大きな負荷を要するワイヤボンディングを行い、正確な試験を実行することができる。
【００２０】
そして、試験終了後に不要となった再配線層を除去する。本発明では、上述のように他の重要問題を惹起させることなく工程の簡略化を図ることが要請されることから、本発明者は、当該除去工程にバイトを用いた切削加工が最適であるという結論に至った。この切削加工技術は、平坦化方法として切削加工に代表されるＣＭＰ以外の機械加工法を主な対象とすることを考慮した手法であって、ディッシング等の不都合を発生させることなく容易且つ安価に配線デザインの制約も無く高速な平坦化を実現するものである。この切削加工技術を本発明に適用することにより、工程の煩雑化・長時間化を招くことなく、容易且つ迅速に特性検査工程を製造プロセスに導入することができる。これにより、電気的特性試験を確実に行うにも係わらず、試験に起因する損傷を与えることなく所期の電極パッドを備えた電子回路装置（主に半導体装置）が得られる。
【００２１】
−具体的な諸実施形態−
以下、上述した基本骨子を踏まえ、本発明の具体的な諸実施形態について図面を用いて詳細に説明する。
【００２２】
（第１の実施形態）
ここでは、例えばＤＲＡＭやその周辺回路、各種のＬＳＩ等である半導体素子が形成されてなる半導体チップを半導体ウェーハから切り出し、各々の半導体チップの電気的特性を試験する場合について開示する。
図１及び図２は、本実施形態による半導体チップの試験方法を工程順に示す概略断面図である。
【００２３】
初めに、各半導体チップ１を半導体ウェーハ（不図示）から切り出す。この半導体チップ１は、図１（ａ）及び図３（平面図）に示すように、基板１１上に各種の半導体素子１２が形成されており、その表面に引き出し電極となるＡｌ又はＡｌ合金からなる１００μｍ径程度の電極パッド１３が設けられている。
【００２４】
なお、半導体チップとしては、例えば図５に示すように、チップの積層構造、例えば半導体チップ３１上に半導体チップ３２，３３が積層されてなる複合チップである場合にも、本発明は適用可能である。
【００２５】
続いて、半導体チップ１の表面に試験用ダミーシートとなる再配線層を形成する。
具体的には、先ず図１（ｂ）に示すように、半導体チップ１の表面を覆うように絶縁材料、ここではポリイミドを用いて膜厚５μｍ程度の絶縁膜２を形成し、フォトリソグラフィーにより電極パッド１３の表面を露出させるように７０μｍ径程度の開口３を形成する。
【００２６】
続いて、図１（ｃ）に示すように、絶縁膜２を覆うように例えば蒸着法又はスパッタ法により金属、例えばＣｒ膜及び銅膜をそれぞれ膜厚２０μｍ程度、５００μｍ程度に堆積し、メッキ電極膜４を形成する。ここで、Ｃｒ膜は後述する銅メッキの密着性を確保するためのものである。
【００２７】
続いて、開口３（及びその周辺部位）のみを露出させる形状のレジストパターン（不図示）を形成した後、メッキ電極膜４をシードとしてメッキ法により開口３を埋め込むように銅を堆積させる。そして、灰化等によりレジストパターンを除去し、当該除去により露出するメッキ電極膜４をウェットエッチングにより除去する。ここで、Ｃｒ膜の除去には過硫酸アンモニウム水溶液を用いた６分間のエッチングを、銅の除去にはフェリシアン化カリウムを用いた６分間のエッチングをそれぞれ行う。これにより、図１（ｄ）に示すように、開口２を銅で充填して電極パッド１３と接続されてなる銅プラグ５が形成される。なお、銅プラグの替わりに金メッキによる金プラグを形成するようにしても良い。
【００２８】
続いて、例えばスパッタ法によりＡｌ膜又はＡｌ合金膜を形成し、銅プラグ５上でこれをパターニングして、銅プラグ５を介して電極パッド１３と接続されてなる１００μｍ径程度の試験用電極パッド６を形成する。以上により、図１（ｅ）に示すように、電極パッド１３と対応して接続されてなる試験用電極パッド６を有する再配線層１４が形成される。
【００２９】
ここで、再配線層１４をいわゆるブラインドビア構造、即ち、試験用電極パッドを、個々の半導体チップにおける電極パッドの配置に依存しない同一の配置で構成する構造としても良い。これにより、検査時に電極の引き出しを極めて容易に行うことができる。
【００３０】
続いて、再配線層１４を用いてワイヤボンディング法により半導体チップ１の電気的特性の試験を行う。
具体的には、図２（ａ）及び図４に示すように、半導体チップ１を試験用基板２１上に載置固定する。試験用基板２１は、その表面に半導体チップ１に対する粘着性又は吸着性を示す構造を有することが好ましい。この場合、試験用基板２１上に複数の半導体チップ１を載置固定することも好ましい。そして、再配線層１４の試験用電極パッド６を外部接続、ここでは試験用電極パッド６と試験用基板２１に設けられた試験用電極パッド２２とを５０μｍ径程度のボンディングワイヤ２３により接続し、電気的特性検査を行う。
【００３１】
電気的特性が良好である旨が確認されると、半導体チップ１を試験用基板２１から外し、続いて再配線層１４を除去する。
具体的には、図２（ｂ）に示すように、基板支持台の支持面（不図示）に例えば真空吸着により半導体チップ１の裏面を吸着させ、半導体チップ１を基板支持台に固定する。この状態で再配線層１４の表層を機械加工、ここではダイアモンド等からなるバイト１０を用いて切削加工し、これを平坦化する。切削量としては、再配線層１４の略全てを除去するようにしても良いが、バイトによる切削加工によれば極めて良好な平坦面が得られることから、銅プラグ５が若干残存しても問題はない。そこで、再配線層１４の厚みが５μｍ程度であることから、例えば表層の２μｍ程度を除去するようにすれば好適である。
【００３２】
しかる後、半導体チップ１の概観チェックを行い、図２（ｃ）に示すような半導体チップ１をアセンブリして完成品として出荷する。
【００３３】
以上説明したように、本実施形態によれば、電極パッド１３の表面を傷付けることなく、しかも著しい工程増や工程煩雑化等の他の重要問題を生ぜしめることなく容易且つ確実に半導体チップ１の電気的特性を検査することが可能であり、信頼性の高い製品を歩留まり良く提供することができる。
【００３４】
（変形例）
ここで、第１の実施形態の変形例について説明する。本変形例では、再配線層を局在的に形成する。
図６は、本変形例による再配線層の形成された半導体チップを示す模式図であり、（ａ）が断面図、（ｂ）が平面図である。
【００３５】
本変形例では、電極パッド１３上を含むその近傍のみに、ここでは複数の電極パッド１３上を含む帯状に再配線層４１を形成する。この状態で上述の電気的特性検査を行い、製品として供される。この場合も同様に、電極パッド１３の表面を傷付けることなく、しかも著しい工程増や工程煩雑化等の他の重要問題を生ぜしめることなく容易且つ確実に半導体チップ１の電気的特性を検査することが可能であり、信頼性の高い製品を歩留まり良く提供することができる。更に本変形例では、必要な箇所のみに局所的に再配線層４１を形成するため、切削も容易となり短時間で終了されることが可能となる。
【００３６】
（第２の実施形態）
ここでは、例えばＤＲＡＭやその周辺回路、各種のＬＳＩ等である半導体素子が形成されてなる複数の半導体チップが形成された半導体ウェーハの状態で、各々の半導体チップの電気的特性を試験する場合について開示する。
【００３７】
通常、シリコン半導体基板は、その厚みが一様ではなく、しかもうねりを伴う状態にある。本実施形態では後述のように、サイズの大きい半導体ウェーハの状態で切削加工を行うため、半導体ウェーハの厚みを均一化することが好ましい。
【００３８】
先ず、図７に示すように、半導体チップ１が多数形成された半導体ウェーハ５１を用意する。この半導体ウェーハ５１の各半導体チップ１は、図１（ａ）及び図３と同様である。続いて、各半導体チップ１に対して図１（ｂ）〜図１（ｅ）の各工程を経て、各半導体チップ１に電極パッド１３と対応して接続されてなる試験用電極パッド６を有する再配線層１４をそれぞれ形成する。
【００３９】
そして、半導体ウェーハ５１の状態で各半導体チップ１の再配線層１４の試験用電極パッド６を外部接続し、各半導体チップ１の電気的特性検査を一斉に行う。外部接続としては、例えばプローブカードに搭載されたプローブ針により各試験用電極パッド６を外部端子と接続すれば良い。
【００４０】
電気的特性が良好である旨が確認されると、半導体チップ１を試験用基板２１から外し、続いて再配線層１４を除去する。
ここでも、第１の実施形態と同様に、バイトを用いた切削加工が有効である。ここで
【００４１】
そこで、半導体ウェーハ５１の表面５１ａ（各半導体チップ１の形成された表面）に後述するバイトを用いた切削加工を施すための前工程として、表面５１ａの裏面５１ｂを平坦化する。
具体的には、図８（ａ）に示すように、支持面５２ａが平坦とされた基板支持台５２を用意し、この支持面５２ａに吸着、例えば真空吸着により表面５１ａを吸着させて半導体ウェーハ５１を基板支持台５２に固定する。このとき、表面５１ａは支持面５２ａへの吸着により強制的に平坦とされており、これにより表面５１ａが裏面５１ｂの平坦化の基準面となる。この状態で、裏面５１ｂをダイアモンド等からなるバイト１０を用いて切削加工して平坦化処理する。この場合、裏面５１ｂの切削量を表面５１ａからの距離により制御することが好ましい。これにより、半導体ウェーハ５１の厚みが一定、具体的にはＴＴＶ（基板の最大厚みと最小厚みとの差）が所定値以下となるように、例えば１μｍ以下に制御されることになる。
【００４２】
続いて、第１の実施形態と同様、図８（ｂ）に示すように、基板支持台５２の支持面５２ａに例えば真空吸着により半導体ウェーハ５１の裏面５１ｂを吸着させ、半導体ウェーハ５１を基板支持台５２に固定する。この状態で表面５１ａの各再配線層１４の表層をダイアモンド等からなるバイト１０を用いて切削加工し、これを平坦化する。切削量としては、再配線層１４の略全てを除去するようにしても良いが、再配線層１４の厚みが５μｍ程度であることから、例えば表層の２μｍ程度を除去するようにすれば好適である。
【００４３】
しかる後、半導体ウェーハ５１から各半導体チップ１を切り出し、各半導体チップ１の概観チェックを行い、半導体チップ１をアセンブリして完成品として出荷する。
【００４４】
以上説明したように、本実施形態によれば、電極パッド１３の表面を傷付けることなく、しかも著しい工程増や工程煩雑化等の他の重要問題を生ぜしめることなく容易且つ確実に各半導体チップ１の電気的特性を検査することが可能であり、信頼性の高い製品を歩留まり良く提供することができる。本実施形態では、半導体ウェーハ５１の状態で各半導体チップ１の検査を一斉に行うため、極めて効率良く短時間で検査を実行することが可能となる。
【００４５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４６】
（付記１）表面に配線の電極を有する電子回路装置の電気的特性を試験するに際して、
前記電子回路装置の表面に、前記電極と対応して接続されてなる試験用電極を有する再配線層を形成するステップと、
前記再配線層の前記試験用電極を通じて前記電極と間接的に外部接続し、前記電気的特性を試験するステップと、
前記再配線層を除去するステップと
を含むことを特徴とする電子回路装置の試験方法。
【００４７】
（付記２）前記再配線層を前記電子回路装置の表面の前記電極上に局所的に形成することを特徴とする付記１に記載の電子回路装置の試験方法。
【００４８】
（付記３）前記再配線層を、機械加工により除去することを特徴とする付記１又は２に記載の電子回路装置の試験方法。
【００４９】
（付記４）前記機械加工がバイトを用いた切削加工であることを特徴とする付記３に記載の電子回路装置の試験方法。
【００５０】
（付記５）前記電子回路装置が半導体チップであり、前記半導体チップの状態で前記各ステップを実行することを特徴とする付記１〜４のいずれか１項に記載の電子回路装置の試験方法。
【００５１】
（付記６）前記半導体チップを試験用基板上に載置し、前記試験用電極を前記試験用基板と接続した状態で前記半導体チップの前記電気的特性を試験することを特徴とする付記５に記載の電子回路装置の試験方法。
【００５２】
（付記７）複数の前記半導体チップを試験用基板上に載置し、前記試験用電極を前記試験用基板と接続した状態で前記各半導体チップの前記電気的特性を試験することを特徴とする付記５に記載の電子回路装置の試験方法。
【００５３】
（付記８）前記半導体チップは、チップの積層構造を有することを特徴とする付記５に記載の電子回路装置の試験方法。
【００５４】
（付記９）前記電子回路装置が半導体チップであり、複数の前記半導体チップが半導体ウェーハ上に形成されており、前記半導体ウェーハの状態で前記各ステップを実行することを特徴とする付記１又は２に記載の電子回路装置の試験方法。
【００５５】
（付記１０）前記再配線層を除去するに際して、
前記半導体ウェーハの表面を基準として、前記半導体ウェーハの裏面をバイトを用いた切削加工により平坦化処理した後、前記裏面を基準として前記再配線層をバイトを用いた切削加工により除去することを特徴とする付記９に記載の電子回路装置の試験方法。
【００５６】
（付記１１）前記裏面の前記平坦化処理により、前記半導体ウェーハの最大厚みと最小厚みとの差を１μｍ以下に制御することを特徴とする付記１０に記載の電子回路装置の試験方法。
【００５７】
（付記１２）配線の電極を有する半導体チップと、
前記半導体チップが載置されてなる試験用基板と
を含み、
前記半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極と前記試験用基板とが間接的に接続されてなることを特徴とする電子回路装置。
【００５８】
（付記１３）前記再配線層は、前記半導体チップの表面の前記電極上に局所的に設けられることを特徴とする付記１２に記載の電子回路装置。
【００５９】
（付記１４）複数の前記半導体チップが前記試験用基板上に載置されてなることを特徴とする付記１３に記載の電子回路装置。
【００６０】
（付記１５）前記半導体チップは、チップの積層構造を有することを特徴とする付記１３に記載の電子回路装置。
【００６１】
（付記１６）配線の電極を有する半導体チップが設けられてなる半導体ウェーハであって、
前記各半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極が間接的に外部接続自在とされてなることを特徴とする電子回路装置。
【００６２】
（付記１７）前記再配線層は、前記各半導体チップの表面の前記電極上に局所的に設けられることを特徴とする付記１６に記載の電子回路装置。
【００６３】
【発明の効果】
本発明によれば、電極表面を傷付けることなく、しかも他の重要問題を生ぜしめることなく容易且つ確実に電子回路装置の電気的特性を試験し、良品の半導体チップをより多数出荷できる。
【図面の簡単な説明】
【図１】第１の実施形態による半導体チップの試験方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による半導体チップの試験方法を工程順に示す概略断面図である。
【図３】第１の実施形態による半導体チップ（再配線層の形成前）を示す概略平面図である。
【図４】第１の実施形態による半導体チップ（特性検査時）を示す概略斜視図である。
【図５】第１の実施形態による半導体チップの他の態様を示す概略断面図である。
【図６】第１の実施形態による半導体チップ（特性検査時）の他の態様を示す概略断面図である。
【図７】第２の実施形態による半導体ウェーハ（再配線層の形成前）を示す概略平面図である。
【図８】第２の実施形態における再配線層の切削除去工程を示す概略断面図である。
【符号の説明】
１，３１〜３３ 半導体チップ
２ 絶縁膜
３ 開口
４ メッキ電極膜
５ 銅プラグ
６ 試験用電極パッド
１０ バイト
１１ 基板
１２ 半導体素子
１３ 電極パッド
１４，４１ 再配線層
２１ 試験用基板
２２ 試験用電極パッド
５２ 基板支持台
２３ ボンディングワイヤ
５１ 半導体ウェーハ
Claims (10)
- 表面に配線の電極を有する電子回路装置の電気的特性を試験するに際して、
前記電子回路装置の表面に、前記電極と対応して接続されてなる試験用電極を有する再配線層を形成するステップと、
前記再配線層の前記試験用電極を通じて前記電極と間接的に外部接続し、前記電気的特性を試験するステップと、
前記再配線層を除去するステップと
を含むことを特徴とする電子回路装置の試験方法。 - 前記再配線層を前記電子回路装置の表面の前記電極上に局所的に形成することを特徴とする請求項１に記載の電子回路装置の試験方法。
- 前記再配線層を、機械加工により除去することを特徴とする請求項１又は２に記載の電子回路装置の試験方法。
- 前記機械加工がバイトを用いた切削加工であることを特徴とする請求項３に記載の電子回路装置の試験方法。
- 前記電子回路装置が半導体チップであり、前記半導体チップの状態で前記各ステップを実行することを特徴とする請求項１〜４のいずれか１項に記載の電子回路装置の試験方法。
- 前記電子回路装置が半導体チップであり、複数の前記半導体チップが半導体ウェーハ上に形成されており、前記半導体ウェーハの状態で前記各ステップを実行することを特徴とする請求項１又は２に記載の電子回路装置の試験方法。
- 配線の電極を有する半導体チップと、
前記半導体チップが載置されてなる試験用基板と
を含み、
前記半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極と前記試験用基板とが間接的に接続されてなることを特徴とする電子回路装置。 - 前記再配線層は、前記半導体チップの表面の前記電極上に局所的に設けられることを特徴とする請求項７に記載の電子回路装置。
- 配線の電極を有する半導体チップが設けられてなる半導体ウェーハであって、
前記各半導体チップは、前記電極上に当該電極と対応して接続されてなる試験用電極を有する再配線層を有しており、前記再配線層の前記試験用電極を通じて前記電極が間接的に外部接続自在とされてなることを特徴とする電子回路装置。 - 前記再配線層は、前記各半導体チップの表面の前記電極上に局所的に設けられることを特徴とする請求項９に記載の電子回路装置。
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| KR100586607B1 (ko) | 2004-12-28 | 2006-06-07 | 동부일렉트로닉스 주식회사 | 차단판을 이용한 반도체 칩 표면의 보호 방법 |
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