JP2004288699A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】断線の懸念を解消する高信頼性の多層配線構造を有する半導体装置及びその製造方法を提供する。
【解決手段】絶縁膜１０上に配線層としてアルミニウム配線２１が形成されている。アルミニウム配線２１には段差緩和のために側壁スペーサ１１が形成されている。さらに絶縁膜１０上に層間絶縁膜の第２膜として少なくともアルミニウム配線２１及び側壁スペーサ１１を覆うＣＶＤ膜１２が形成され、ＣＶＤ膜１２上に、層間絶縁膜の第３膜としてより平坦性に富んだスピンコート膜１３が形成されている。さらにその上には層間絶縁膜の第４膜として再びＣＶＤ膜１４が形成されている。このような構成によって層間絶縁膜ＩＬ１が形成されている。ビアホール３１が形成され、上層のアルミニウム配線２２がアルミニウム配線２１と接続されている。
【選択図】 図１
【解決手段】絶縁膜１０上に配線層としてアルミニウム配線２１が形成されている。アルミニウム配線２１には段差緩和のために側壁スペーサ１１が形成されている。さらに絶縁膜１０上に層間絶縁膜の第２膜として少なくともアルミニウム配線２１及び側壁スペーサ１１を覆うＣＶＤ膜１２が形成され、ＣＶＤ膜１２上に、層間絶縁膜の第３膜としてより平坦性に富んだスピンコート膜１３が形成されている。さらにその上には層間絶縁膜の第４膜として再びＣＶＤ膜１４が形成されている。このような構成によって層間絶縁膜ＩＬ１が形成されている。ビアホール３１が形成され、上層のアルミニウム配線２２がアルミニウム配線２１と接続されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化、多機能化により、配線層は、より多層化が進んでいる。また、各配線層を分別する層間絶縁膜も段差被覆性（カバレッジ）、平坦性等の要求から多層構造になる場合がある。また、配線間を接続するビアはアスペクト比の高い形状が少なくない。配線層がビアホール内へ良好に付き回るようにするため、ビアホール間口を広げる加工は一般的に用いられる技術である。
【０００３】
図４は、従来の多層配線の接続部を示す断面図であり、問題となる構造例である。素子が形成され半導体集積回路が構成される半導体基板上の所定層にＢＰＳＧ（ボロン・リン珪化ガラス）膜やＳｉＯ２膜などの層間絶縁膜６０が形成されている。層間絶縁膜６０上にアルミニウム配線７１が形成されている。アルミニウム配線７１上を覆うように第１層間絶縁膜６１が形成されている。第１層間絶縁膜６１上に、より平坦性に富んだ第２層間絶縁膜６２が形成されることにより段差が緩和される。さらにその上には第３層間絶縁膜６３が形成されている。このような構成によって層間絶縁膜ＩＬ１が形成されている。
【０００４】
層間絶縁膜ＩＬ１上に、図示しないレジストパターンに従ってアルミニウム配線７１を底部とするビアホール８１が形成されている。ビアホール８１は間口Ｈ１を広げる加工が施され、上層のアルミニウム配線７２がビアホール８１内へ入り込み易くなっている。ビアホール８１近傍の層間絶縁膜ＩＬ１に突発的に段差の激しい異常エッチング部分７２Ｅが形成されることがあり、常に断線の危険性がある。
【０００５】
【発明が解決しようとする課題】
図５は、上記図４の構成に至る途中工程を示す断面図である。ビアホール８１の間口を広げる加工はレジストパターンＲＰ形成後のウェットエッチングにより達成される。ウェットエッチングにより第１層間絶縁膜６２が等方的にエッチングされる際、エッチング液はレジストパターンＲＰと第３層間絶縁膜６３の間の接触界面方向に広がるように侵入していく。段差部Ｓには段差に起因したエッチングレートの高い部分が存在し、その部分にまでエッチング液が到達すると段差部Ｓの第３層間絶縁膜６３のエッチングが促進される。エッチングはさらに第２層間絶縁膜６２へ達する。第２層間絶縁膜６２は段差を緩和する目的で主にＳＯＧ（Ｓｐｉｎ ｏｎ ｇｌａｓｓ ）膜が使用され、エッチングレートが高く容易にエッチングされる。この結果、局所的に段差の激しい異常エッチング部分が形成され、図１に示したように、上層のアルミニウム配線７２の断線する可能性が高くなる。
【０００６】
本発明は上記のような事情を考慮してなされたもので、断線の懸念を解消する高信頼性の多層配線構造を有する半導体装置及びその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板上に層間絶縁膜を配して分別される下層の配線層及び上層の配線層と、前記上層の配線層が前記下層の配線層と接続するビア領域と、を具備し、前記層間絶縁膜は前記ビア領域近傍において少なくとも前記下層の配線層の側壁スペーサを有することを特徴とする。
【０００８】
上記本発明に係る半導体装置によれば、配線の側壁スペーサの存在により、層間絶縁膜はより段差の緩和された形態で設けられる。これにより、より平坦性が得易い状態となると共に段差に起因したエッチングレートの高い部分が解消される。エッチング制御性向上及び、異常エッチングの解消に寄与する。
【０００９】
なお、上記本発明に係る半導体装置において、前記層間絶縁膜は前記側壁スペーサを含めて複数種類の多層構造となっていることを特徴とする。多層配線になるほど平坦度の重要性が高く、有用な構成である。
また、前記ビア領域の開孔径に比べてビア領域の間口が広がっていることを特徴とする。高アスペクト比のビア領域に有効である。
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を配して分別される下層の配線層及び上層の配線層、これらを接続するビア領域を有する半導体装置の製造方法において、前記層間絶縁膜は少なくとも前記下層の配線層における側壁スペーサの形成を伴って複数種類の膜で構成し、前記ビア領域はウェットエッチング工程及びドライエッチング工程を経てビア開孔することを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、配線の側壁スペーサを形成することにより、層間絶縁膜はより段差の緩和された下地領域を得て設けられる。これにより、より平坦性が得易い状態となると共に段差に起因したエッチングレートの高い部分が解消される。エッチング制御性向上及び、異常エッチングの解消に寄与する。
【００１２】
本発明のより好ましい実施態様に係る半導体装置の製造方法は、半導体基板上における所定絶縁膜上に第１配線層を形成する工程と、前記所定絶縁膜上に層間絶縁膜の第１膜として前記第１配線層の側壁スペーサを形成する工程と、前記所定絶縁膜上に層間絶縁膜の第２膜として少なくとも前記第１配線層及び側壁スペーサを覆う第１ＣＶＤ膜を形成する工程と、前記第１ＣＶＤ膜上に層間絶縁膜の第３膜としてスピンコート膜を形成し、エッチバックを施す平坦化工程と、前記第１ＣＶＤ膜及びスピンコート膜上に層間絶縁膜の第４膜として第２ＣＶＤ膜を形成する工程と、総合的な前記層間絶縁膜に対し前記第１配線層に到達するビア開孔のためのマスクパターンを形成する工程と、前記層間絶縁膜に対し前記マスクパターンを伴い少なくとも第２ＣＶＤ膜を部分的に除去するウェットエッチング工程と、前記層間絶縁膜に対し前記マスクパターンを伴い第１配線層に到達するビア開孔を形成するドライエッチング工程と、前記層間絶縁膜上に前記第１配線層とのビア領域と繋がる第２配線層を形成する工程と、を具備したことを特徴とする。
【００１３】
本発明に係る半導体装置の製造方法によれば、層間絶縁膜は側壁スペーサを含めて複数種類の多層構造で設けられるようになる。多層配線になるほど平坦度の重要性が高く、平坦性に優れた構成の実現に寄与する。また、ウェットエッチング工程により、ビア領域の開孔径に比べてビア領域の間口を広げ、高アスペクト比のビア領域に対する上層の配線の接続を容易にする。
【００１４】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体装置の要部の構成を示す断面図である。素子が形成され半導体集積回路が構成される半導体基板上の所定層にＢＰＳＧ（ボロン・リン珪化ガラス）膜やＳｉＯ２膜などの図示しない配線との層間の絶縁膜１０が形成されている。絶縁膜１０上に配線層としてアルミニウム配線２１が形成されている。アルミニウム配線２１には絶縁性サイドウォール、いわゆる側壁スペーサ１１が形成されている。側壁スペーサ１１は層間絶縁膜の第１膜としてアルミニウム配線２１の段差緩和のために設けられている。さらに絶縁膜１０上に層間絶縁膜の第２膜として少なくともアルミニウム配線２１及び側壁スペーサ１１を覆うＣＶＤ膜１２が形成されている。ＣＶＤ膜１２上に、層間絶縁膜の第３膜としてより平坦性に富んだスピンコート膜１３が形成されている。さらにその上には層間絶縁膜の第４膜として再びＣＶＤ膜１４が形成されている。このような構成によって層間絶縁膜ＩＬ１が形成されている。
【００１５】
層間絶縁膜ＩＬ１上に、図示しないレジストパターンに従ってアルミニウム配線２１を底部とするビアホール３１が形成され、上層のアルミニウム配線２２がアルミニウム配線２１と接続されている。ビアホール３１は間口Ｈ１を広げる加工が施され、上層のアルミニウム配線２２がビアホール３１内へ入り込み易くなっている。
【００１６】
上記実施形態によれば、アルミニウム配線２１の側壁スペーサ１１を形成することにより、層間絶縁膜ＩＬ１は、ＣＶＤ膜１２の形成からより段差の緩和された下地領域を得ることができる。これにより、より平坦性が得易い状態となると共にＣＶＤ膜１４において段差に起因したエッチングレートの高い部分が解消される。エッチング制御性向上及び、異常エッチングの解消に寄与する。
【００１７】
図２、図３は、それぞれ上記図１の構成を実現する要部を工程順に示す断面図である。
図２に示すように、絶縁膜１０上に形成されるアルミニウム配線２１は、例えばＣｕを１％未満（例えば０．５％）含有させたＡｌ−Ｃｕ構造としている。アルミニウム層１１の下地にはバリアメタルとしてＴｉ層／ＴｉＮ層の積層が形成されることもある（図示せず）。アルミニウム配線２１上にＣＶＤ法により厚く堆積した絶縁膜を異方性エッチングし側壁スペーサ１１を形成する。その後、絶縁膜１０上に層間絶縁膜の第２膜として少なくともアルミニウム配線２１及び側壁スペーサ１１を覆うＣＶＤ膜１２を形成する。さらに、ＣＶＤ膜１２上に、層間絶縁膜の第３膜としてより平坦性に富んだスピンコート膜１３を形成する。さらにその上には層間絶縁膜の第４膜として再びＣＶＤ膜１４を形成する。このような構成によって層間絶縁膜ＩＬ１が構成される。
【００１８】
次に、図３に示すように、層間絶縁膜ＩＬ１に対しフォトリソグラフィ技術を経てレジスト膜によるマスクパターンを形成する。この状態で、層間絶縁膜ＩＬ１に対するウェットエッチングを施す。このウェットエッチングは時間制御されＣＶＤ膜１４は所定範囲等方的にエッチングされる。このとき、ＣＶＤ膜１４には局所的にウェットエッチレートの高い部分はない。これにより、部分的に異常エッチングされることはなく、適当なビアホール間口Ｈ１の大きさが確保できる。その後、ドライエッチング工程に移行する。これにより、アルミニウム配線２１に到達するビアホール３１を形成する。次に、アルミニウム膜をスパッタ形成しパターニングすることにより、図１に示されるようなビア領域と繋がるアルミニウム配線２２を形成する。
【００１９】
上記実施形態の方法によれば、層間絶縁膜は側壁スペーサを含めて複数種類の多層構造で設けられるようになる。多層配線になるほど平坦度の重要性が高く、平坦性に優れた構成の実現に寄与する。また、ウェットエッチング工程により、ビア領域の開孔径に比べてビア領域の間口を広げ、高アスペクト比のビア領域に対する上層の配線の接続を容易にする。
【００２０】
以上説明したように本発明によれば、配線の側壁スペーサの存在により、層間絶縁膜はより段差の緩和された形態で設けられる。これにより、より平坦性が得易い状態となると共にエッチングレートの均一なＣＶＤ膜の形成が可能となる。エッチング制御性向上及び、異常エッチングの解消に寄与する。この結果、断線の懸念を解消する高信頼性の多層配線構造を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置の要部の構成を示す断面図。
【図２】図１の構成を実現する要部を工程順に示す第１断面図。
【図３】図２に続く第２工程断面図。
【図４】従来の多層配線の接続部を示す問題となる構造例の断面図。
【図５】図４の構成に至る途中工程を示す断面図。
【符号の説明】
１０，６０…層間絶縁膜、１１…側壁スペーサ、１２，１４，６１，６３…ＣＶＤ膜、１３，６２…スピンコート膜、２１，２２，７１，７２…アルミニウム配線，３１，８１…ビアホール、ＩＬ１…層間絶縁膜。
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化、多機能化により、配線層は、より多層化が進んでいる。また、各配線層を分別する層間絶縁膜も段差被覆性（カバレッジ）、平坦性等の要求から多層構造になる場合がある。また、配線間を接続するビアはアスペクト比の高い形状が少なくない。配線層がビアホール内へ良好に付き回るようにするため、ビアホール間口を広げる加工は一般的に用いられる技術である。
【０００３】
図４は、従来の多層配線の接続部を示す断面図であり、問題となる構造例である。素子が形成され半導体集積回路が構成される半導体基板上の所定層にＢＰＳＧ（ボロン・リン珪化ガラス）膜やＳｉＯ２膜などの層間絶縁膜６０が形成されている。層間絶縁膜６０上にアルミニウム配線７１が形成されている。アルミニウム配線７１上を覆うように第１層間絶縁膜６１が形成されている。第１層間絶縁膜６１上に、より平坦性に富んだ第２層間絶縁膜６２が形成されることにより段差が緩和される。さらにその上には第３層間絶縁膜６３が形成されている。このような構成によって層間絶縁膜ＩＬ１が形成されている。
【０００４】
層間絶縁膜ＩＬ１上に、図示しないレジストパターンに従ってアルミニウム配線７１を底部とするビアホール８１が形成されている。ビアホール８１は間口Ｈ１を広げる加工が施され、上層のアルミニウム配線７２がビアホール８１内へ入り込み易くなっている。ビアホール８１近傍の層間絶縁膜ＩＬ１に突発的に段差の激しい異常エッチング部分７２Ｅが形成されることがあり、常に断線の危険性がある。
【０００５】
【発明が解決しようとする課題】
図５は、上記図４の構成に至る途中工程を示す断面図である。ビアホール８１の間口を広げる加工はレジストパターンＲＰ形成後のウェットエッチングにより達成される。ウェットエッチングにより第１層間絶縁膜６２が等方的にエッチングされる際、エッチング液はレジストパターンＲＰと第３層間絶縁膜６３の間の接触界面方向に広がるように侵入していく。段差部Ｓには段差に起因したエッチングレートの高い部分が存在し、その部分にまでエッチング液が到達すると段差部Ｓの第３層間絶縁膜６３のエッチングが促進される。エッチングはさらに第２層間絶縁膜６２へ達する。第２層間絶縁膜６２は段差を緩和する目的で主にＳＯＧ（Ｓｐｉｎ ｏｎ ｇｌａｓｓ ）膜が使用され、エッチングレートが高く容易にエッチングされる。この結果、局所的に段差の激しい異常エッチング部分が形成され、図１に示したように、上層のアルミニウム配線７２の断線する可能性が高くなる。
【０００６】
本発明は上記のような事情を考慮してなされたもので、断線の懸念を解消する高信頼性の多層配線構造を有する半導体装置及びその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板上に層間絶縁膜を配して分別される下層の配線層及び上層の配線層と、前記上層の配線層が前記下層の配線層と接続するビア領域と、を具備し、前記層間絶縁膜は前記ビア領域近傍において少なくとも前記下層の配線層の側壁スペーサを有することを特徴とする。
【０００８】
上記本発明に係る半導体装置によれば、配線の側壁スペーサの存在により、層間絶縁膜はより段差の緩和された形態で設けられる。これにより、より平坦性が得易い状態となると共に段差に起因したエッチングレートの高い部分が解消される。エッチング制御性向上及び、異常エッチングの解消に寄与する。
【０００９】
なお、上記本発明に係る半導体装置において、前記層間絶縁膜は前記側壁スペーサを含めて複数種類の多層構造となっていることを特徴とする。多層配線になるほど平坦度の重要性が高く、有用な構成である。
また、前記ビア領域の開孔径に比べてビア領域の間口が広がっていることを特徴とする。高アスペクト比のビア領域に有効である。
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を配して分別される下層の配線層及び上層の配線層、これらを接続するビア領域を有する半導体装置の製造方法において、前記層間絶縁膜は少なくとも前記下層の配線層における側壁スペーサの形成を伴って複数種類の膜で構成し、前記ビア領域はウェットエッチング工程及びドライエッチング工程を経てビア開孔することを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、配線の側壁スペーサを形成することにより、層間絶縁膜はより段差の緩和された下地領域を得て設けられる。これにより、より平坦性が得易い状態となると共に段差に起因したエッチングレートの高い部分が解消される。エッチング制御性向上及び、異常エッチングの解消に寄与する。
【００１２】
本発明のより好ましい実施態様に係る半導体装置の製造方法は、半導体基板上における所定絶縁膜上に第１配線層を形成する工程と、前記所定絶縁膜上に層間絶縁膜の第１膜として前記第１配線層の側壁スペーサを形成する工程と、前記所定絶縁膜上に層間絶縁膜の第２膜として少なくとも前記第１配線層及び側壁スペーサを覆う第１ＣＶＤ膜を形成する工程と、前記第１ＣＶＤ膜上に層間絶縁膜の第３膜としてスピンコート膜を形成し、エッチバックを施す平坦化工程と、前記第１ＣＶＤ膜及びスピンコート膜上に層間絶縁膜の第４膜として第２ＣＶＤ膜を形成する工程と、総合的な前記層間絶縁膜に対し前記第１配線層に到達するビア開孔のためのマスクパターンを形成する工程と、前記層間絶縁膜に対し前記マスクパターンを伴い少なくとも第２ＣＶＤ膜を部分的に除去するウェットエッチング工程と、前記層間絶縁膜に対し前記マスクパターンを伴い第１配線層に到達するビア開孔を形成するドライエッチング工程と、前記層間絶縁膜上に前記第１配線層とのビア領域と繋がる第２配線層を形成する工程と、を具備したことを特徴とする。
【００１３】
本発明に係る半導体装置の製造方法によれば、層間絶縁膜は側壁スペーサを含めて複数種類の多層構造で設けられるようになる。多層配線になるほど平坦度の重要性が高く、平坦性に優れた構成の実現に寄与する。また、ウェットエッチング工程により、ビア領域の開孔径に比べてビア領域の間口を広げ、高アスペクト比のビア領域に対する上層の配線の接続を容易にする。
【００１４】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体装置の要部の構成を示す断面図である。素子が形成され半導体集積回路が構成される半導体基板上の所定層にＢＰＳＧ（ボロン・リン珪化ガラス）膜やＳｉＯ２膜などの図示しない配線との層間の絶縁膜１０が形成されている。絶縁膜１０上に配線層としてアルミニウム配線２１が形成されている。アルミニウム配線２１には絶縁性サイドウォール、いわゆる側壁スペーサ１１が形成されている。側壁スペーサ１１は層間絶縁膜の第１膜としてアルミニウム配線２１の段差緩和のために設けられている。さらに絶縁膜１０上に層間絶縁膜の第２膜として少なくともアルミニウム配線２１及び側壁スペーサ１１を覆うＣＶＤ膜１２が形成されている。ＣＶＤ膜１２上に、層間絶縁膜の第３膜としてより平坦性に富んだスピンコート膜１３が形成されている。さらにその上には層間絶縁膜の第４膜として再びＣＶＤ膜１４が形成されている。このような構成によって層間絶縁膜ＩＬ１が形成されている。
【００１５】
層間絶縁膜ＩＬ１上に、図示しないレジストパターンに従ってアルミニウム配線２１を底部とするビアホール３１が形成され、上層のアルミニウム配線２２がアルミニウム配線２１と接続されている。ビアホール３１は間口Ｈ１を広げる加工が施され、上層のアルミニウム配線２２がビアホール３１内へ入り込み易くなっている。
【００１６】
上記実施形態によれば、アルミニウム配線２１の側壁スペーサ１１を形成することにより、層間絶縁膜ＩＬ１は、ＣＶＤ膜１２の形成からより段差の緩和された下地領域を得ることができる。これにより、より平坦性が得易い状態となると共にＣＶＤ膜１４において段差に起因したエッチングレートの高い部分が解消される。エッチング制御性向上及び、異常エッチングの解消に寄与する。
【００１７】
図２、図３は、それぞれ上記図１の構成を実現する要部を工程順に示す断面図である。
図２に示すように、絶縁膜１０上に形成されるアルミニウム配線２１は、例えばＣｕを１％未満（例えば０．５％）含有させたＡｌ−Ｃｕ構造としている。アルミニウム層１１の下地にはバリアメタルとしてＴｉ層／ＴｉＮ層の積層が形成されることもある（図示せず）。アルミニウム配線２１上にＣＶＤ法により厚く堆積した絶縁膜を異方性エッチングし側壁スペーサ１１を形成する。その後、絶縁膜１０上に層間絶縁膜の第２膜として少なくともアルミニウム配線２１及び側壁スペーサ１１を覆うＣＶＤ膜１２を形成する。さらに、ＣＶＤ膜１２上に、層間絶縁膜の第３膜としてより平坦性に富んだスピンコート膜１３を形成する。さらにその上には層間絶縁膜の第４膜として再びＣＶＤ膜１４を形成する。このような構成によって層間絶縁膜ＩＬ１が構成される。
【００１８】
次に、図３に示すように、層間絶縁膜ＩＬ１に対しフォトリソグラフィ技術を経てレジスト膜によるマスクパターンを形成する。この状態で、層間絶縁膜ＩＬ１に対するウェットエッチングを施す。このウェットエッチングは時間制御されＣＶＤ膜１４は所定範囲等方的にエッチングされる。このとき、ＣＶＤ膜１４には局所的にウェットエッチレートの高い部分はない。これにより、部分的に異常エッチングされることはなく、適当なビアホール間口Ｈ１の大きさが確保できる。その後、ドライエッチング工程に移行する。これにより、アルミニウム配線２１に到達するビアホール３１を形成する。次に、アルミニウム膜をスパッタ形成しパターニングすることにより、図１に示されるようなビア領域と繋がるアルミニウム配線２２を形成する。
【００１９】
上記実施形態の方法によれば、層間絶縁膜は側壁スペーサを含めて複数種類の多層構造で設けられるようになる。多層配線になるほど平坦度の重要性が高く、平坦性に優れた構成の実現に寄与する。また、ウェットエッチング工程により、ビア領域の開孔径に比べてビア領域の間口を広げ、高アスペクト比のビア領域に対する上層の配線の接続を容易にする。
【００２０】
以上説明したように本発明によれば、配線の側壁スペーサの存在により、層間絶縁膜はより段差の緩和された形態で設けられる。これにより、より平坦性が得易い状態となると共にエッチングレートの均一なＣＶＤ膜の形成が可能となる。エッチング制御性向上及び、異常エッチングの解消に寄与する。この結果、断線の懸念を解消する高信頼性の多層配線構造を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置の要部の構成を示す断面図。
【図２】図１の構成を実現する要部を工程順に示す第１断面図。
【図３】図２に続く第２工程断面図。
【図４】従来の多層配線の接続部を示す問題となる構造例の断面図。
【図５】図４の構成に至る途中工程を示す断面図。
【符号の説明】
１０，６０…層間絶縁膜、１１…側壁スペーサ、１２，１４，６１，６３…ＣＶＤ膜、１３，６２…スピンコート膜、２１，２２，７１，７２…アルミニウム配線，３１，８１…ビアホール、ＩＬ１…層間絶縁膜。
Claims (5)
- 半導体基板上に層間絶縁膜を配して分別される下層の配線層及び上層の配線層と、
前記上層の配線層が前記下層の配線層と接続するビア領域と、
を具備し、
前記層間絶縁膜は前記ビア領域近傍において少なくとも前記下層の配線層の側壁スペーサを有することを特徴とする半導体装置。 - 前記層間絶縁膜は前記側壁スペーサを含めて複数種類の多層構造となっていることを特徴とする請求項１記載の半導体装置。
- 前記ビア領域の開孔径に比べてビア領域の間口が広がっていることを特徴とする請求項１または２記載の半導体装置。
- 半導体基板上に層間絶縁膜を配して分別される下層の配線層及び上層の配線層、これらを接続するビア領域を有する半導体装置の製造方法において、
前記層間絶縁膜は少なくとも前記下層の配線層における側壁スペーサの形成を伴って複数種類の膜で構成し、前記ビア領域はウェットエッチング工程及びドライエッチング工程を経てビア開孔することを特徴とする半導体装置の製造方法。 - 半導体基板上における所定絶縁膜上に第１配線層を形成する工程と、
前記所定絶縁膜上に層間絶縁膜の第１膜として前記第１配線層の側壁スペーサを形成する工程と、
前記所定絶縁膜上に層間絶縁膜の第２膜として少なくとも前記第１配線層及び側壁スペーサを覆う第１ＣＶＤ膜を形成する工程と、
前記第１ＣＶＤ膜上に層間絶縁膜の第３膜としてスピンコート膜を形成し、エッチバックを施す平坦化工程と、
前記第１ＣＶＤ膜及びスピンコート膜上に層間絶縁膜の第４膜として第２ＣＶＤ膜を形成する工程と、
総合的な前記層間絶縁膜に対し前記第１配線層に到達するビア開孔のためのマスクパターンを形成する工程と、
前記層間絶縁膜に対し前記マスクパターンを伴い少なくとも第２ＣＶＤ膜を部分的に除去するウェットエッチング工程と、
前記層間絶縁膜に対し前記マスクパターンを伴い第１配線層に到達するビア開孔を形成するドライエッチング工程と、
前記層間絶縁膜上に前記第１配線層とのビア領域と繋がる第２配線層を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003075797A JP2004288699A (ja) | 2003-03-19 | 2003-03-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003075797A JP2004288699A (ja) | 2003-03-19 | 2003-03-19 | 半導体装置及びその製造方法 |
Publications (1)
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|---|---|
| JP2004288699A true JP2004288699A (ja) | 2004-10-14 |
Family
ID=33291021
Family Applications (1)
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| JP2003075797A Withdrawn JP2004288699A (ja) | 2003-03-19 | 2003-03-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004288699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1652679A2 (en) | 2004-09-30 | 2006-05-03 | Seiko Epson Corporation | Ink cartridge and printer |
-
2003
- 2003-03-19 JP JP2003075797A patent/JP2004288699A/ja not_active Withdrawn
Cited By (1)
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| EP1652679A2 (en) | 2004-09-30 | 2006-05-03 | Seiko Epson Corporation | Ink cartridge and printer |
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