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JP2004172323A - 半導体パッケージ及び積層型半導体パッケージ - Google Patents

半導体パッケージ及び積層型半導体パッケージ Download PDF

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JP2004172323A JP2002335855A JP2002335855A JP2004172323A JP 2004172323 A JP2004172323 A JP 2004172323A JP 2002335855 A JP2002335855 A JP 2002335855A JP 2002335855 A JP2002335855 A JP 2002335855A JP 2004172323 A JP2004172323 A JP 2004172323A
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Abstract

【課題】半導体パッケージの外形寸法及び再配線の設計自由度を半導体デバイスに依存しないものとし、３次元実装化を容易にする半導体パッケージ及び３次元積層型半導体パッケージを提供する。
【解決手段】半導体デバイスチップ６と、熱可塑性の絶縁樹脂層４を有する可撓性基板１０１からなる。可撓性基板１０１に設けられた電極が半導体デバイスチップ６の所定の電極に接続されると共に、熱可塑性絶縁樹脂層４により封止され、かつ、前記可撓性基板１０１が折り曲げられて、電極の形成面とその他の面に電極が設けられる。この可撓性基板１０１は配線３が多層化され、可撓性基板１０１の折り曲げ部分又は折り曲げ部分を含む領域に溝を形成するか、又は配線層数が異なる薄層部を形成し、半導体デバイス実装部にキャビティを形成する。可撓性基板１０１を所定の位置で折り曲げて半導体デバイスの外形寸法に寄らない半導体パッケージを形成する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、薄型の半導体パッケージ及び３次元的に積層された半導体パッケージに関し、特に、半導体デバイスの入出力端子数に依存せずにパッケージ化を容易にすることを可能にするパッケージ構造を改良した半導体パッケージ及び積層型半導体パッケージに関する。
【０００２】
【従来の技術】
図２２乃至２５は、特開平８−３３５６６３号公報（特許文献１）に記載された従来の半導体パッケージを示す断面図である。図２２に示す半導体装置は、配線パターン５０５の両面に絶縁フィルム５１０が積層されたインターポーザー基板５０２の電極パッド５０４と半導体チップ５０１の電極とを、導電体５０３で接続した後、インターポーザー基板５０２と半導体チップ５０１との間に絶縁樹脂５０９を挿入し、更に、インターポーザー基板５０２を半導体チップ５０１の側面から裏面まで折り曲げて、半導体チップ５０１の裏面でチップ表面が露出した領域に絶縁樹脂５０９を塗布することにより、インターポーザー基板５０２を半導体チップ５０１に接着させている。これにより、半導体チップ５０１からなるベアチップとほぼ同じサイズの小型半導体パッケージが得られる。この半導体装置では、インターポーザー基板５０２と半導体チップ５０１の表面とを、接着剤の役割を果たす絶縁樹脂５０９で接着している。
【０００３】
また、図２３は、図２２に示す半導体装置を、はんだバンプ５０７を接続材料として積層したものであり、この図２１に示す半導体装置は、ベアチップとほぼ同じサイズの小型３次元半導体装置である。
【０００４】
また、図２４はこの３次元半導体装置を、マザーボード基板５１１上に実装した状態を示す断面図である。
【０００５】
更に、図２５はこのマザーボード基板５１１上に実装された３次元半導体装置のマザーボード基板５１１と最下段の半導体装置とを接続するはんだバンプ５０７の周囲にアンダーフィル樹脂５０８を充填したものである。
【０００６】
図２６乃至２９は、特開２００１−１９６５０４号公報（特許文献２）に記載された従来の他の半導体装置を示す断面図である。この半導体装置は、配線パターン５０５の両面に熱可塑性絶縁樹脂５１２が被着されたフレキシブルインターポーザ基板（可撓性基板）５０６の電極パッド５０４と、半導体チップ５０１の電極とを、導電体５０３によって接続した後、加熱しながらフレキシブルインターポーザ基板（可撓性基板）５０６を折り曲げ、半導体チップの側面及び裏面に接着させ、ベアチップとほぼ同じサイズの小型半導体パッケージとしたものである。
【０００７】
この半導体装置が図２２に示す半導体装置と大きく異なるところは、インターポーザー基板の絶縁体に熱可塑性樹脂を使用している点にある。インターポーザー基板５０６自体が接着性を有していると共に、加熱すると弾性係数が小さくなるため、基板を折り曲げてチップと接着させるプロセスが図２２に示す半導体装置よりも容易であるところである。
【０００８】
また、図２７は、図２６に示す半導体装置を、はんだバンプ５０７で積層実装したもので、ベアチップとほぼ同じサイズの小型３次元半導体装置を示す。
【０００９】
図２８はこの３次元半導体装置をマザーボード基板５１１上に実装した状態を示し、図２９は最下段の半導体パッケージとマザーボード基板５１１との間に絶縁性樹脂５０９を充填した状態を示す。
【００１０】
図２２に示す半導体パッケージは、薄いインターポーザー基板５０２を使用することにより、半導体デバイスとほぼ同じ外形寸法の半導体パッケージを形成することが可能である。パッケージサイズを小さくすることは、実装密度を向上させる上では有効な手段であり、本パッケージ構造は小型パッケージを形成する有効な手段の一つといえる。
【００１１】
更に、本パッケージの表裏面には電極パッド５０４を形成することが可能であり、図２０に示すように、アウターバンプ１ａ、１ｂを形成することで、図２１に示すように、マザーボード基板７に対して平面的にばかりではなく、パッケージ同士を積み重ねて実装する３次元実装が可能となる。同一の半導体デバイスをパッケージ化する場合には、図２７に示すような実装構造をとることで、高密度実装が可能になる。
【００１２】
【特許文献１】
特開平８−３３５６６３号公報
【特許文献２】
特開２００１−１９６５０４号公報
【００１３】
【発明が解決しようとする課題】
平面的な実装面積も小さくすることが可能であり、３次元実装化することで更に高密度実装化することも可能なパッケージ構造であるが、制約事項もある。前述したように同一の半導体デバイス又は同一の外形寸法をもつ半導体デバイス同士であれば、図２７に示すような３次元実装構造を形成することが可能であるが、異なる外形寸法をもつ半導体デバイスを３次元実装するには、図２１に示すように最下段の半導体パッケージ３０１ｄに対して上段の半導体パッケージ３０１ａ、３０１ｂ、３０１ｃを同一寸法か、又は小さくすることが望まれる。これは半導体デバイスの積層できる順番に関して制約が発生するということになる。パッケージ間の接続を担うアウターバンプ１ａをパッケージ中央部に配置することでパッケージ寸法による積層順位の自由度を増すことは可能であるが、実装安定性の確保を考慮すると望ましくない。また、下位にくる半導体パッケージの寸法内に上位の半導体パッケージのアウターバンプの配置が不可能な場合も考えられる。半導体デバイスの出入力端子数の増加は著しく、下位の半導体パッケージが小さい場合には、上位の半導体デバイスの電極パッドを接続可能なエリアに配置することが困難な場合がある。また、可能であっても、非常に微細な配線の引き回しが必要になり、結果的に非常に高価な半導体パッケージとなってしまい、好ましくない。この引き回しの問題は、下位の半導体パッケージの寸法が上位の半導体パッケージの寸法を下回る場合以外にも発生する。半導体デバイスの入出力端子数が極めて大きい場合には、これをパッケージレベルで実装するのに十分な配線密度に再配線した場合、再配置された電極パッドを半導体デバイスの面積内に収めることが困難な場合が発生する。これは再配線を担うインターポーザー基板の設計ルールに影響する問題でもあり、無理な設計を行った場合は、製造コストに大きく影響し好ましくない。
【００１４】
このような課題を解決する方法として、パッケージサイズを半導体デバイスよりも大きくすることが考えられる。これは、パッケージサイズを半導体デバイスとほぼ同じ大きさにすることが可能であるという特徴に反するようであるが、図２０に示すパッケージ構造の特徴は、パッケージの厚さを薄くすることが可能という点にもあり、必要最小限にパッケージ面積を大きくして、薄型パッケージを３次元実装することは、高密度実装の有効な手段の一つといえる。
【００１５】
また、半導体デバイスは製造コストを低減させる手段として、外形寸法を小さくしてウェハ当たりの取り数を増大させる手法を採る。このような設計変更が行われた場合、図２０及び図２１に示した半導体パッケージでは、半導体パッケージ３０１ａ、３０１ｂ、３０１ｃ、３０１ｄの夫々に設計した可撓性基板１０１を設計変更する必要がある。また、一部の半導体デバイスに変更が生じた場合でも、その上位又は下位にある半導体パッケージに使用される可撓性基板の設計を変更する必要が生じる。
【００１６】
このような課題を解決する方法としても、パッケージサイズを半導体デバイスに依存せず、一定のパッケージサイズに統一する、電極パッド位置を一定にするなどのパッケージサイズの標準化が望まれ、このためにもパッケージサイズを半導体デバイスよりも大きくする構造が望まれる。
【００１７】
また、半導体デバイスの入出力端子数が非常に大きい場合であって、これをパッケージレベルで実装するのに十分な配線密度に再配線した場合、再配線された電極パッドは半導体デバイスの面積内に収めることが可能であるが、再配線を単層で行うことが困難な場合もある。従来、配線パターンの両面に絶縁フィルムを張り合わせてなる可撓性基板は、配線部に関しては単層で形成されている。配線密度が低い場合は、単層での引きまわしは可能であるが配線密度が増加し、入出力端子を格子状に配置し、かつ、その格子状の配置の１篇の配置数が増大した場合、その配列には引き回しの可否が生じる。このため、配列に制約が生じる。このような課題を解決する方法として、使用する可撓性基板に設計の自由度を増加させる工夫が必要となる。
【００１８】
本発明はかかる問題点に鑑みてなされたものであって、半導体パッケージの外形寸法及び再配線の設計自由度を半導体デバイスに依存しないものとし、３次元実装化を容易にする半導体パッケージ及び３次元積層型半導体パッケージを提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明に係る半導体パッケージは、回路面上に１又は複数の電極が形成された半導体デバイスと、配線パターンの片面又は両面に熱可塑性の絶縁層を有する可撓性基板とを有し、前記可撓性基板に設けられた電極が前記半導体デバイスの所定の電極に接続されると共に前記熱可塑性絶縁層により封止され、前記可撓性基板が折り曲げられて、前記電極の形成面とその他の面に電極を設けることを可能にする半導体パッケージにおいて、前記可撓性基板には少なくとも２層以上の回路パターンが形成されていることを特徴とする。
【００２０】
この半導体パッケージにおいて、前記可撓性基板の折り曲げ部又は折り曲げ部を含む領域に、溝又は配線層数が少ない部位を形成することが好ましい。また、前記可撓性基板にキャビティが形成され、前記キャビティ部に前記半導体デバイスが収容されるように構成することができる。
【００２１】
本発明に係る他の半導体パッケージは、回路面上に１又は複数の電極が形成された半導体デバイスと、配線パターンの片面又は両面に熱可塑性の絶縁材料を有する可撓性基板からなり、前記可撓性基板に設けられた電極が前記半導体デバイスの所定の電極に接続されると共に前記熱可塑性の絶縁材料により封止され、かつ、前記可撓性基板が折り曲げられて、前記電極の形成面とその他の面に電極を設けることを可能にする半導体パッケージにおいて、折り曲げられた可撓性基板同士が直接接着される部位を含むことを特徴とする。
【００２２】
この半導体パッケージにおいて、前記可撓性基板が折り曲げられ、直接接着されることによって生じる凹部に半導体デバイスを収容することができる。
【００２３】
また、本発明に係る積層型半導体パッケージは、請求項１乃至５のいずれか１項に記載の半導体パッケージが、複数個、前記電極を介して電気的に接続されると共に、３次元的に積層されていることを特徴とする。
【００２４】
本発明においては、上記課題を解決するために、半導体パッケージに使用する可撓性基板に少なくとも２層以上の配線パターンが形成された可撓性基板を使用する。また、２層以上の配線パターンが形成された可撓性基板を使用した場合に、この可撓性基板を半導体デバイスの外形に沿って折り曲げた構造にするために、折り曲げを容易にするために、この折り曲げ部に溝を形成するか、又は配線層数を小さくして薄層部を形成する。
【００２５】
また、可撓性基板に複数の配線層を導入することによる可撓性基板の厚さの増加、即ち半導体パッケージの厚さの増加を低減する手段として、可撓性基板にキャビティを形成する構造を導入する。
【００２６】
また、半導体パッケージの外形寸法を自由に選定できるように、折り曲げられた可撓性基板同士が直接接着される構造を導入する。
【００２７】
本発明の半導体パッケージによれば、外形寸法及び半導体パッケージ間の接続を担うアウターバンプの配置を自由に設計することが可能になり、外形寸法及び入出力端子数が異なる異種半導体デバイスをパッケージ化して３次元的に実装することが可能となる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。図１は本実施形態の半導体パッケージ３０１を示す断面図である。半導体チップ６の回路面上には、１又は複数の電極が形成されており、この半導体チップ６の周囲に可撓性基板１０１が配置されている。この可撓性基板１０１には、絶縁層５の表裏両面に、１対の配線３が形成されており、この配線３の外側に更に熱可塑性樹脂層４が被覆されている。なお、この可撓性基板１０１における外側に配置された熱可塑性樹脂層４の代わりに、絶縁層５と同様の通常の絶縁材料からなる絶縁層を配置しても良い。１対の配線３は絶縁層５に形成したヴィア９を介して適宜接続されている。また、可撓性基板１０１の内側の配線３と半導体チップ６のインナーバンプ２とが接続されており、外側の配線３に形成した電極パッド８には、アウターバンプ１が接合されている。インナーバンプ２は熱可塑性の絶縁性樹脂からならなる熱可塑性樹脂層４内に封止されている。可撓性基板１０１は、半導体チップ６の周囲に折り曲げられており、半導体チップ６の電極形成面に整合する面と、その他の面の所定位置に、電極が形成されている。可撓性基板１０１の配線３は、回路パターンを構成するものであるが、上記実施形態のように２層ではなく、３層以上の多層であってもよい。
【００２９】
可撓性基板１０１と半導体チップ６とは、半導体チップ６の電極上に予め形成されたインナーバンプ２を介して接続される。この際、可撓性基板１０１の半導体チップ６と接する面には熱可塑性樹脂層４が形成されており、接続時に熱を印加する方法により、接続と同時に接続部が熱可塑性樹脂により封止される。また、加熱しながら可撓性基板１０１を半導体チップ６に沿って折り曲げることにより、半導体パッケージ３０１を容易に形成することができる。
【００３０】
次に、可撓性基板１０１の形成方法について説明する。この可撓性基板１０１は、折り曲げ部分又は折り曲げ部分を含む領域が、溝又は配線層数が少ない薄層部１０２となっている点が図１に示す可撓性基板と異なる。可撓性基板１０１は、図２に示すように、絶縁樹脂シート１４と金属箔１０とを張り合わせた後、図３に示すように、金属箔１０をエッチングして、配線パターン１１、アウターパッド１２及びインナーパッド１３を形成し、これらを複数枚張り合わせることにより形成される。インナーパッド１３及びアウターパッド１２に整合する位置の絶縁性樹脂シート１４に設ける開口部は、予め絶縁性樹脂シート１４に加工しておくか、又は絶縁樹脂シート１４と金属箔１０とを張り合わせた後に加工する。加工方法としては、エッチング、レーザ加工、又はパンチング（打ち抜き加工）等の機械加工があり、更に、絶縁性樹脂シート１４に感光性樹脂を使用すれば、この感光性樹脂をフォトリソグラフィ技術で加工することにより開口部を形成することもできる。しかし、加工精度及び加工コストの点から、レーザ加工により開口部を形成することが望ましい。
【００３１】
可撓性基板１０１に形成される配線が単層である場合、薄い熱可塑性樹脂層と配線層となる金属箔、及び薄い絶縁樹脂層又は薄い熱可塑性樹脂層で可撓性基板は構成されるため、加熱して折り曲げることにより容易に折り曲げと接着が可能である。配線層となる金属箔としては、銅、金、アルミニウム等の金属を用いることが可能であり、このほか、導電体であればいずれの金属でも良いが、導電率が高く、加工性に優れ、かつ安価である銅が好適である。また、その厚さは数百μｍのオーダーでの加工が可能であるが、３８μｍ、１８μｍ、１０μｍ又は５μｍという厚さでの加工の方が折り曲げ易く、組立後の半導体パッケージの厚さを薄くすることができ、好適である。また、熱可塑性樹脂及び絶縁樹脂層の厚さは、百数十μｍのオーダーでの加工が可能であるが、５０μｍ以下の厚さにするほうが折り曲げ易く、組立後の半導体パッケージの厚さを薄くできて好適である。２５μｍ以下、更には１０μｍ以下の厚さにすると、パッケージの薄型化の点で好適である。熱可塑性樹脂としては、ポリイミド、ポリアミド、エポキシ樹脂、又はシリコーン樹脂等の熱可塑性を有するものであれば良く、これらの複合体でも良い。耐熱性及び加工性などの点からポリイミドを主体とする樹脂であることが望ましい。
【００３２】
可撓性基板１０１に多数の配線を形成する場合、折り曲げを容易にするために絶縁樹脂層に熱可塑性樹脂を使用し、絶縁樹脂層と金属箔層のいずれもできる限り薄くすることが望ましい。但し、可撓性基板の製造安定性の確保及び低コスト化の観点から、可撓性基板の折り曲げ部分又は折り曲げ部分を含む領域に、溝又は配線層数が異なる部位を形成する。即ち、折り曲げに寄与する部分を単層又はそれに近い形状にして折り曲げを容易にする。又は、再配線に必要な部分にのみ多層配線部分を用意し、折り曲げ部分を含むその他の部分を単層又はそれに近い形状にする。
【００３３】
可撓性基板１０１は前述したように絶縁性樹脂シート１４と金属箔１０とを張り合わせて形成するが、配線パターン１１等を形成した後の工程で、図４に示すように、予め打ち抜き部１５を形成した絶縁性樹脂シート１４を張り合わせることで、このような溝部を形成することが可能である。この溝を形成した後、図５に示すように、可撓性基板１０１を適当な切断部１７で切断することにより折り曲げが容易な可撓性基板１０１を作製することができる。
【００３４】
また、このような溝は適当な加工が施された配線３と熱可塑性樹脂層４又は絶縁樹脂層５との組み合わせにより、図６乃至図８に示すような構造を形成することが可能である。図６は上層の熱可塑性樹脂層４に溝１０２を形成し、図７は上層の熱可塑性樹脂層４と中間の絶縁樹脂層５に溝１０２を形成し、図８は上層の熱可塑性樹脂層４と下層の熱可塑性樹脂層４に溝１０２を形成したものである。
【００３５】
また、同様の工法を折り曲げ部ではなく半導体チップ６が接続される部分に設けることで、半導体チップ６を可撓性基板１０１に埋め込むキャビティ構造を形成することも可能となる。
【００３６】
図９及び図１０は本発明の第２実施形態を示す断面図である。図９は、図６又は図７に示すように、一方の面の熱可塑性樹脂層４及び配線３に溝を形成した可撓性基板１０２を使用して半導体パッケージを形成する過程を示す断面図、図１０は組立後の半導体パッケージを示す断面図である。図９，１０に示す可撓性基板１０１は、中心に配線３を配置し、その両面に絶縁層５を形成し、更にこの絶縁層５の両外側に夫々配線３を配置し、この配線３の各外側に熱可塑性樹脂層４を配置したものであり、配線が３層構造のものである。この可撓性基板１０１の下面の熱可塑性樹脂層４と、２層の配線３と、更に中間の配線３とが、半導体チップ６の下面の側方部分で除去され、この部分は熱可塑性樹脂層間絶縁膜埋込膜４と、配線３と、絶縁層５とのみが存在する薄層部１０２である。そこで、図１０に矢印Ｙ１，Ｙ２で示すように、最上層の熱可塑性樹脂層４が半導体チップ６の側面及び上面に接触するように、可撓性基板１０１を折り返すことにより、半導体パッケージ３０１が組み立てられる。この半導体パッケージ３０１においては、その側面の部分の可撓性基板１０１が、半導体チップ６の下面の部分の半分の厚さを有する薄層部１０２であるので、半導体チップ６の側面のように曲げが強くなる部分でも、容易に曲げることができる。
【００３７】
以下、この図９及び図１０に示す半導体パッケージの製造方法の一例について説明する。例えば、半導体デバイスとして、寸法が異なるメモリ系ＬＳＩを３種、ロジック系ＬＳＩを１種用意する。例えば、メモリ系ＬＳＩは外形寸法５ｍｍから１０ｍｍ程度で、入出力端指数は約５０ピンであり、ロジック系ＬＳＩは外形寸法約１０ｍｍ、入出力端指数約４００ピンである。ＬＳＩは例えば５０μｍに研磨加工され、各入出力端子には金バンプを形成する。
【００３８】
可撓性基板としては、例えば、厚さが１８μｍの銅箔に、厚さが約２０μｍの熱可塑性ポリイミドを表裏面に形成した基板を作製する。インナーバンプ及びアウターバンプを接続する箇所には、熱可塑性ポリイミドにレーザ加工で穴あけを行うと共に、通常の各種前処理を行った後に、バリアメタルとしてＮｉメッキ及びＡｕメッキを施す。
【００３９】
メモリ系ＬＳＩ用の可撓性基板は配線層を単層で形成するが、ロジック系ＬＳＩ用の可撓性基板１０１は、図９及び１０に示すように、配線層を３層で形成する。また、ロジック系ＬＳＩ用の可撓性基板１０１には、半導体チップ６の外周に沿って可撓性基板１０１を折り曲げる際に折り曲げ部となる部分に溝を形成し、単層となる薄層部１０２を形成する。
【００４０】
先ず、ＬＳＩを可撓性基板に搭載するが、搭載には通常のフリップチップマウンターを使用することができる。加温可能なステージ上に可撓性基板を真空吸着で固定し、カメラによる位置合せを行った上でＬＳＩを搭載する。この搭載においては、Ａｕバンプが可撓性基板の電極パッドに接合できるような圧力をかけると共に加熱を行う。この加熱は十分に熱可塑性ポリイミドの流動性が発現するような温度に設定しておくことで、Ａｕバンプ部の接合と共に、接合部の封止を行う。
【００４１】
次いで、可撓性基板１０１を半導体チップ６の外周部に沿って折り曲げ、半導体パッケージ３０１を形成する。可撓性基板を半導体チップ６の一辺に沿って折り曲げ、半導体チップ６の反対面に、十分に加温した治具で可撓性基板を押さえつけることで固定する。ロジック系ＬＳＩ用の可撓性基板については、予め折り曲げ部分に薄層部１０２が形成されており、メモリ系ＬＳＩのパッケージと同様に折り曲げ形成することが可能となる。
【００４２】
十分に可撓性基板を冷却した後に、フリップチップマウンターのステージからサンプルを取り出し、外周部に予め形成してあるアウターバンプ用の電極パッドにフラックスを塗布し、そこにはんだボール１ａ、１ｂを搭載する。はんだボールとしては、例えば、ＳｎＰｂ共晶組成の直径０．３ｍｍのものを使用することができるが、ＳｎＰｂ系以外の組成、例えば、Ｓｎ−Ａｇ系、Ｓｎ−Ｚｎ系等のＰｂフリーはんだ等を使用することもできる。はんだボールを搭載した後、リフロー炉に投入することにより、半導体パッケージにはんだバンプ（アウターバンプ）を形成する。リフロー炉に投入した後、半導体パッケージを洗浄、乾燥する。
【００４３】
こうして作製した４枚の半導体パッケージを積層し、リフロー工程を経ることで、３次元実装された積層半導体パッケージを得ることができる。こうして得られた半導体パッケージは、ロジック系ＬＳＩの入出力端指数が４００と多く、０．５ｍｍピッチの完全エリアアレイで外部端子を形成する必要があるにもかかわらず、ほぼＬＳＩの外形寸法でパッケージ化することができる。また、４枚の半導体パッケージを３次元的に実装することが可能となる。
【００４４】
図１１及び図１２は本発明の第３実施形態を示す断面図である。この第３実施形態の半導体パッケージは、上記第２実施形態と同様の構造の半導体パッケージであるが、可撓性基板１０１がその半導体チップ６が接合される部分に３層配線構造を残し、この部分から外れる部分は全ての単層配線の薄層部１０２としている点と、可撓性基板１０１の両端部に設けられるハンダボール１ａが、３層配線の最下層の配線ではなく、最上層の配線（単層）に直接接合されている点とが異なる。この可撓性基板１０１も、半導体チップ６の側面の折り曲げ部は、薄層部１０２となっているので、折り曲げ形成が容易である。
【００４５】
次に、この構造の半導体パッケージの製造方法の一例について説明する。半導体デバイスとして、メモリ系ＬＳＩを１種、ロジック系ＬＳＩを１種用意する。メモリ系ＬＳＩは外形寸法約５ｍｍ×１０ｍｍで、入出力端指数は約５０ピンであり、ロジック系ＬＳＩは外形寸法約１０ｍｍ×１００ｍｍ、入出力端指数が約２００ピンである。各ＬＳＩは５０μｍに研磨加工され、また、各入出力端子には金バンプを形成する。
【００４６】
可撓性基板としては、厚さが１８μｍの銅箔に、厚さが約２０μｍで熱可塑性ポリイミドを表裏面に形成した基板を作製する。インナーバンプ及びアウターバンプを接続する箇所の熱可塑性ポリイミドには、レーザ加工で穴あけを行うと共に、通常の各種前処理を行った後に、バリアメタルとしてＮｉメッキ及びＡｕメッキを施す。
【００４７】
メモリ系ＬＳＩ用の可撓性基板は配線層を単層で形成するが、ロジック系ＬＳＩ用の可撓性基板１０１は図１１及び図１２に示すように配線層を３層で形成する。また、ロジック系ＬＳＩ用の可撓性基板１０１は、半導体チップ６が実装されるエリアのみに３層の配線を形成し、他の部分は単層とする。
【００４８】
図９，１０に示す実施形態と同様に、ＬＳＩを可撓性基板に搭載し、可撓性基板１０１を半導体チップ６の外周部に沿って折り曲げ、半導体パッケージ３０１を形成する。ロジック系ＬＳＩ用の可撓性基板１０１は、折り曲げ部が単層となっており、メモリ系ＬＳＩと同様に折り曲げが容易である。
【００４９】
また、アウターバンプを形成し、半導体パッケージの積層を行う。こうして得られた２枚の半導体パッケージは、ロジック系ＬＳＩの入出力端子数が２００と多数であるが、十分ＬＳＩ実装エリアにアウターバンプを配置し、配線を引き回すことが可能である。また、これらの半導体パッケージを積層することで、３次元パッケージを形成することが可能となる。
【００５０】
次に、本発明の第４実施形態について説明する。図１３乃至図１５はこの第４実施形態の半導体パッケージを示す断面図である。この半導体パッケージは、半導体デバイスと、配線パターンの片面又は両面に熱可塑性の絶縁材料を有する可撓性基板からなり、前記可撓性基板に設けられた電極が前記半導体デバイスの所定の電極に接続されると共に前記熱可塑性の絶縁材料により封止され、かつ、前記可撓性基板が折り曲げられて、前記電極の形成面とその他の面に電極を設けることを可能にする半導体パッケージであって、折り曲げられた可撓性基板同士が直接接着される部位を含むことを特徴としている。
【００５１】
即ち、可撓性基板１０１を半導体チップ６の外周部に沿って折り曲げることにより半導体チップ６とほぼ同じ外形寸法の半導体パッケージ３０１を作製することが可能になるが、半導体チップ６の外形寸法よりも外側の所定の位置（Ｘ１、Ｘ２）で可撓性基板１０１を折り曲げ、可撓性基板１０１を熱可塑性樹脂層４同士で張り合わせている。
【００５２】
このようなパッケージ構造とした場合、外形寸法が半導体チップ６よりも大きくなるというデメリットがあるが、半導体パッケージとしては薄型となると共に、半導体パッケージの下面に、多数の電極パッド８ｂを形成することが可能になる。即ち、本実施形態は、入出力ピン数が多い半導体デバイスに対応が可能になるといったメリットがある。また、このような半導体デバイスを複数パッケージ化して３次元的に実装する場合、半導体デバイスの外形寸法及び入出力ピン数の数量にかかわらず、実装することが可能になる。
【００５３】
このような半導体パッケージは、半導体チップ６を可撓性基板１０１に接続した後、可撓性基板の所定の位置（Ｘ１、Ｘ２）を押さえて、加熱しながら、その外周部を矢印Ｙ１、Ｙ２の方向に折り曲げることで形成が可能である。また、予め、可撓性基板１０１に折り曲げ加工を施しておき、その後、半導体チップ６を搭載することも可能である。
【００５４】
以上説明した半導体パッケージの構造は、それぞれ単独で用いてもよいが、１つの半導体パッケージに複数の特徴を盛り込んで作製してもよい。また、こうして作製された半導体パッケージを、図１５に示すように、３次元的に実装して積層型半導体パッケージを形成できる。
【００５５】
次に、この図１３，１４に示す半導体パッケージの製造方法の一例について説明する。外形寸法が５ｍｍ×５ｍｍ、入出力端子数が１００の半導体チップ６を使用し、図１３及び図１４に示すような半導体パッケージを作製する。
【００５６】
可撓性基板１０１には半導体チップ６が接続されるパッドを熱可塑性樹脂形成面に形成し、反対面にアウターバンプ１用の電極パッド８ａ、８ｂを形成する。電極パッド８ａは、３次元実装する場合の接続に用い、電極パッド８ｂはマザーボード７への実装用であるが、入出力端子数が多いため、電極パッド８ｂは半導体チップ６の実装エリアの外側まで配置した。
【００５７】
次に、半導体チップ６を、予め半導体チップ６に形成しておいた金バンプによるインナーバンプ２を介して可撓性基板１０１に接続する。この際、図９及び図１０と同様の方法により、接続と封止を同時に実施することができる。次いで、可撓性基板１０１を治具に固定する。治具は可撓性基板１０１の所定の折り曲げ部Ｘ１とＸ２に挟まれた部分のみを固定し、その外周部は固定しない。固定されないＸ１及びＸ２の外周部を加熱可能な別の治具で矢印Ｙ１、Ｙ２の方向に折り曲げ、可撓性基板１０１自身に押圧し、加熱により貼り付けを行う。
【００５８】
折り曲げ部Ｘ１、Ｘ２は予め半導体チップ６と重ならないような位置に設計しており、図１４に示すように、半導体チップ６が可撓性基板１０１に囲まれる形状とすることができる。また、可撓性基板１０１に用いた配線層は、例えば、１８μｍの銅箔、樹脂層の厚みは２０μｍとする。半導体チップ６を約６０μｍの厚さに研磨等により薄化しておくことにより、ほぼ可撓性基板１０１を折り曲げたときの厚さに収めることが可能となる。
【００５９】
図１５に示すように、こうして得られた半導体パッケージ３０１ｄは、外形寸法の大きな半導体チップ６ａ、６ｂ、６ｃを使用して、その外形寸法に合せて作製した半導体パッケージ３０１ａ、３０１ｂ、３０１ｃと３次元実装することが可能であり、積層半導体パッケージ４０１を構成することができる。
【００６０】
図１６及び図１７は本発明の第５実施形態に係る半導体パッケージを示す断面図である。この図１６及び図１７を参照して本実施形態の半導体パッケージの製造方法について説明する。多層配線化した可撓性基板１０１に図１６に示すような薄層部１０２とキャビティ１０３を形成する。可撓性基板１０１の配線層は、例えば、約２０μｍの銅箔で形成し、各絶縁性樹脂層５及び熱可塑性樹脂層４は約２０μｍの厚さで形成する。薄層部１０２は配線が単層となるようにしておき、キャビティ１０３は実装する半導体チップ６の外形寸法に合せて設計する。
【００６１】
厚さを約６０μｍに調整した半導体チップ６を、実施例１と同様の方法にて可撓性基板１０１の所定の位置に接続し、接着した後、薄層部１０２の中央Ｘ１，Ｘ２において、矢印Ｙ１、Ｙ２の方向に可撓性基板１０１を折り曲げる。折り曲げ時には加熱可能な治具で可撓性基板１０１を押印し、熱可塑性樹脂４により可撓性基板１０１を可撓性基板１０１及び半導体チップ６に接着させる。
【００６２】
こうして得られた半導体パッケージ３０１は、パッケージの両面に多数の電極パッド８ａ、８ｂを配置し、電気的に引き回すことが可能であり、半導体チップ６の入出力端子数に拘わらず、半導体パッケージ３０１の作製が可能となる。また、これらの半導体パッケージを３次元的に実装する場合、上位並びに下位に実装する半導体パッケージに対しても接続用のバンプを多数形成することが可能であり、かつ、半導体デバイスの外形寸法によらずにパッケージ外形寸法を設定することが可能となり、設計自由度があるパッケージを実現することが可能となる。
【００６３】
次に、図１８を参照して、本発明の第６実施形態に係る半導体パッケージについて説明する。可撓性基板１０１には、折り曲げ部に薄層部１０２が、半導体チップ６ａの実装部にキャビティ１０３が形成されている。可撓性基板１０１には２つの半導体デバイスが実装されているが、半導体チップ６ａはキャビティ１０３に実装される。これにより、もう一つの半導体チップ６ｂは可撓性基板１０１の同一面上に実装が可能なり、薄層部１０２で折り曲げられ、半導体チップ６ｂに沿って接着されることにより、半導体パッケージ３０１が形成される。
【００６４】
このようにして得られた半導体パッケージ３０１は、多層配線化されたエリアにより多数の電極パッド８ａ、８ｂの形成が可能になり、既電極パッドに形成されるアウターバンプ１ａ、１ｂを介して３次元実装が可能となる。
【００６５】
図１９は本発明の第７実施形態に係る積層半導体パッケージを示す断面図である。半導体パッケージ３０１ｅは図１８に示す複数の半導体デバイスを含む半導体パッケージであり、この半導体パッケージ３０１ｅの上に、図１７に示す半導体パッケージを搭載し、更にその上に、図１４に示す半導体パッケージを搭載し、更にその上に、図１に示す半導体パッケージを２段搭載したものである。この３次元実装の半導体パッケージは、マザーボード７上に実装されている。
【００６６】
このように本発明の半導体パッケージを組み合わせることにより、半導体デバイスの入出力端子数及び外形寸法に寄らず、３次元実装可能な半導体パッケージを作製することが可能となる。
【００６７】
【発明の効果】
以上詳述したように、本発明の半導体パッケージ及び積層半導体パッケージによれば、複数の半導体デバイスを薄型化したパッケージに収めることが可能となると共に、半導体デバイスの入出力端子数及び外形寸法等からの制約を受けることなく積層して３次元パッケージ化することが可能になる。また、本発明によれば、パッケージサイズ及びアウターバンプ位置を標準化することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体パッケージを示す断面図である。
【図２】可撓性基板の製造工程を示す斜視図である。
【図３】同じく、可撓性基板の製造工程を示す断面図である。
【図４】同じく、可撓性基板の製造工程を示す断面図である。
【図５】同じく、可撓性基板の製造工程を示す断面図である。
【図６】可撓性基板を示す断面図である。
【図７】同じく、可撓性基板を示す断面図である。
【図８】同じく、可撓性基板を示す断面図である。
【図９】本発明の第２実施形態に係る半導体パッケージの組み立て工程を示す断面図である。
【図１０】本発明の第２実施形態に係る半導体パッケージを示す断面図である。
【図１１】本発明の第３実施形態に係る半導体パッケージの組み立て工程を示す断面図である。
【図１２】本発明の第３実施形態に係る半導体パッケージを示す断面図である。
【図１３】本発明の第４実施形態に係る半導体パッケージの組み立て工程を示す断面図である。
【図１４】本発明の第４実施形態に係る半導体パッケージを示す断面図である。
【図１５】この半導体パッケージを積層した積層半導体パッケージを示す断面図である。
【図１６】本発明の第５実施形態に係る半導体パッケージの組み立て工程を示す断面図である。
【図１７】本発明の第５実施形態に係る半導体パッケージを示す断面図である。
【図１８】本発明の第６実施形態に係る半導体パッケージの組み立て工程を示す断面図である。
【図１９】本発明の第６実施形態に係る半導体パッケージを使用して積層した積層半導体パッケージを示す断面図である。
【図２０】半導体パッケージを示す断面図である。
【図２１】この半導体パッケージを積層した積層型半導体パッケージを示す断面図である。
【図２２】従来の半導体パッケージを示す断面図である。
【図２３】この従来の半導体パッケージを積層した状態を示す断面図である。
【図２４】この積層型半導体パッケージをマザーボード基板上に実装した状態を示す断面図である。
【図２５】アンダーフィル樹脂を充填した状態を示す断面図である。
【図２６】従来の他の半導体パッケージを示す断面図である。
【図２７】この従来の半導体パッケージを積層した状態を示す断面図である。
【図２８】この積層型半導体パッケージをマザーボード基板上に実装した状態を示す断面図である。
【図２９】絶縁性樹脂を充填した状態を示す断面図である。
【符号の説明】
１：アウターバンプ
２：インナーバンプ
３：配線
４：熱可塑性樹脂層
５：絶縁性樹脂層
６：チップ
７：マザーボード基板
８：電極パッド
９：ヴィア
１０：金属箔
１１：配線パターン
１２：アウターパッド
１３：インナーパッド
１４：絶縁樹脂シート
１５：打ち抜き部
１６：パターン形成シート
１７：切断線
１０１：可撓性基板
１０２：薄層部
１０３：キャビティ
３０１：半導体パッケージ
４０１：積層パッケージ
５０１：半導体チップ
５０２：インターポーザ基板
５０３：導電体
５０４：電極パッド
５０５：配線パターン
５０６：フレキシブルインターポーザ基板
５０７：はんだバンプ
５０８：アンダーフィル樹脂
５０９：絶縁性樹脂
５１０：絶縁フィルム
５１１：マザーボード基板
５１２：熱可塑性絶縁樹脂層
Ｘ：折り曲げ部
Ｙ：折り曲げ方向

Claims (6)

  1. 回路面上に１又は複数の電極が形成された半導体デバイスと、配線パターンの片面又は両面に熱可塑性の絶縁層を有する可撓性基板とを有し、前記可撓性基板に設けられた電極が前記半導体デバイスの所定の電極に接続されると共に前記熱可塑性絶縁層により封止され、前記可撓性基板が折り曲げられて、前記電極の形成面とその他の面に電極を設けることを可能にする半導体パッケージにおいて、前記可撓性基板には少なくとも２層以上の回路パターンが形成されていることを特徴とする半導体パッケージ。
  2. 前記可撓性基板の折り曲げ部又は折り曲げ部を含む領域に、溝又は配線層数が少ない部位が形成されていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記可撓性基板にキャビティが形成され、前記キャビティ部に前記半導体デバイスが収容されることを特徴とする請求項１又は２に記載の半導体パッケージ。
  4. 回路面上に１又は複数の電極が形成された半導体デバイスと、配線パターンの片面又は両面に熱可塑性の絶縁材料を有する可撓性基板からなり、前記可撓性基板に設けられた電極が前記半導体デバイスの所定の電極に接続されると共に前記熱可塑性の絶縁材料により封止され、かつ、前記可撓性基板が折り曲げられて、前記電極の形成面とその他の面に電極を設けることを可能にする半導体パッケージにおいて、折り曲げられた可撓性基板同士が直接接着される部位を含むことを特徴とする半導体パッケージ。
  5. 前記可撓性基板が折り曲げられ、直接接着されることによって生じる凹部に半導体デバイスを収容することを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記請求項１乃至５のいずれか１項に記載の半導体パッケージが、複数個、前記電極を介して電気的に接続されると共に、３次元的に積層されていることを特徴とする積層型半導体パッケージ。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188921A (ja) * 2006-01-11 2007-07-26 Nec Corp 半導体装置、その実装構造およびその実装方法
JP2007201616A (ja) * 2006-01-24 2007-08-09 Epson Toyocom Corp 表面実装型圧電発振器、及びその製造方法
JP2008016528A (ja) * 2006-07-04 2008-01-24 Casio Comput Co Ltd 半導体装置およびその製造方法
KR100892203B1 (ko) 2006-11-17 2009-04-07 히다찌 케이블 리미티드 반도체 장치, 적층형 반도체 장치, 및 인터포저 기판
JP2011171411A (ja) * 2010-02-17 2011-09-01 Nec Tohoku Ltd 半導体装置の製造方法
KR101765461B1 (ko) * 2015-09-08 2017-08-07 (주)플렉스컴 스트립 타입 양방향성 연성 패키지
KR20230013414A (ko) * 2021-07-19 2023-01-26 주식회사 네패스라웨 반도체 패키지
KR20230015714A (ko) * 2021-07-23 2023-01-31 주식회사 네패스라웨 반도체 패키지

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4885426B2 (ja) * 2004-03-12 2012-02-29 ルネサスエレクトロニクス株式会社 半導体記憶装置、半導体装置及びその製造方法
JP2006073683A (ja) * 2004-08-31 2006-03-16 Sony Corp 回路デバイス及び回路デバイスの製造方法
JP4123206B2 (ja) * 2004-08-31 2008-07-23 ソニー株式会社 多層配線板及び多層配線板の製造方法
TW200638811A (en) * 2004-09-21 2006-11-01 Ibiden Co Ltd Flexible printed wiring board
JP5018483B2 (ja) * 2006-01-25 2012-09-05 日本電気株式会社 電子デバイスパッケージ、モジュール、および電子機器
US7812440B2 (en) * 2006-03-07 2010-10-12 Nec Corporation Electronic package device, module, and electronic apparatus
JP2007266240A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 電子装置及びそれを有する電子機器
EP2037497B9 (en) * 2006-06-06 2014-10-01 NEC Corporation Semiconductor package and its manufacturing method
KR100744151B1 (ko) * 2006-09-11 2007-08-01 삼성전자주식회사 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
JP2008078205A (ja) * 2006-09-19 2008-04-03 Fujitsu Ltd 基板組立体及びその製造方法、電子部品組立体及びその製造方法、電子装置
US8031475B2 (en) * 2007-07-12 2011-10-04 Stats Chippac, Ltd. Integrated circuit package system with flexible substrate and mounded package
CN101569008B (zh) * 2007-09-19 2012-05-02 日本电气株式会社 半导体装置及其制造方法
JPWO2009119904A1 (ja) 2008-03-28 2011-07-28 日本電気株式会社 半導体装置、その製造方法、プリント回路基板および電子機器
US8278141B2 (en) * 2008-06-11 2012-10-02 Stats Chippac Ltd. Integrated circuit package system with internal stacking module
US8004093B2 (en) * 2008-08-01 2011-08-23 Stats Chippac Ltd. Integrated circuit package stacking system
JP5629969B2 (ja) * 2008-09-29 2014-11-26 凸版印刷株式会社 リードフレーム型基板の製造方法と半導体装置の製造方法
CN102117789B (zh) * 2010-01-04 2013-12-04 三星半导体(中国)研究开发有限公司 半导体芯片封装结构及封装方法
US8217507B1 (en) * 2010-01-22 2012-07-10 Amkor Technology, Inc. Edge mount semiconductor package
KR20110101410A (ko) * 2010-03-08 2011-09-16 삼성전자주식회사 패키지 온 패키지
KR20120079742A (ko) 2011-01-05 2012-07-13 삼성전자주식회사 폴디드 적층 패키지 및 그 제조방법
US8363418B2 (en) * 2011-04-18 2013-01-29 Morgan/Weiss Technologies Inc. Above motherboard interposer with peripheral circuits
KR101330770B1 (ko) * 2011-11-16 2013-11-18 엘지이노텍 주식회사 백라이트 유닛용 절곡 인쇄회로기판
US9781825B2 (en) * 2013-02-18 2017-10-03 Dell Products L.P. Flex circuit, an information handling system, and a method of manufacturing a flexible circuit
TWI550785B (zh) * 2014-05-15 2016-09-21 南茂科技股份有限公司 晶片封裝結構
CN105810654A (zh) * 2014-12-30 2016-07-27 展讯通信（上海）有限公司 一种引线框架型封装体
EP3437441A1 (en) 2016-03-30 2019-02-06 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Laminated component carrier with a thermoplastic structure
TWI595607B (zh) * 2016-06-30 2017-08-11 欣興電子股份有限公司 封裝載板及封裝載板的製造方法
EP3413342A1 (de) 2017-06-08 2018-12-12 Dyconex AG Elektronische baugruppe und verfahren zur herstellung einer solchen
US11201096B2 (en) * 2019-07-09 2021-12-14 Texas Instruments Incorporated Packaged device with die wrapped by a substrate
CN113727510B (zh) * 2020-05-25 2022-10-21 宏启胜精密电子(秦皇岛)有限公司 电路板的制作方法
CN113990765B (zh) * 2021-12-28 2023-04-18 深圳市思坦科技有限公司 柔性发光器件的制备方法、柔性发光器件及发光装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028986A (en) * 1987-12-28 1991-07-02 Hitachi, Ltd. Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
CA2111294A1 (en) * 1992-12-16 1994-06-17 Hiroyuki Furutani Thermoplastic polyimide, polyamide acid, and thermally fusible laminated film for covering conductive wires
JPH08335663A (ja) * 1995-06-08 1996-12-17 Sony Corp 半導体装置及び半導体装置の製造方法
JP3688755B2 (ja) 1995-06-12 2005-08-31 株式会社日立製作所 電子部品および電子部品モジュール
JP3360669B2 (ja) 2000-01-07 2002-12-24 日本電気株式会社 半導体パッケージ素子、３次元半導体装置及びこれらの製造方法
JP3855594B2 (ja) * 2000-04-25 2006-12-13 セイコーエプソン株式会社 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188921A (ja) * 2006-01-11 2007-07-26 Nec Corp 半導体装置、その実装構造およびその実装方法
JP2007201616A (ja) * 2006-01-24 2007-08-09 Epson Toyocom Corp 表面実装型圧電発振器、及びその製造方法
JP2008016528A (ja) * 2006-07-04 2008-01-24 Casio Comput Co Ltd 半導体装置およびその製造方法
KR100892203B1 (ko) 2006-11-17 2009-04-07 히다찌 케이블 리미티드 반도체 장치, 적층형 반도체 장치, 및 인터포저 기판
JP2011171411A (ja) * 2010-02-17 2011-09-01 Nec Tohoku Ltd 半導体装置の製造方法
KR101765461B1 (ko) * 2015-09-08 2017-08-07 (주)플렉스컴 스트립 타입 양방향성 연성 패키지
KR20230013414A (ko) * 2021-07-19 2023-01-26 주식회사 네패스라웨 반도체 패키지
KR102550141B1 (ko) * 2021-07-19 2023-07-03 네패스 하임 반도체 패키지
KR20230015714A (ko) * 2021-07-23 2023-01-31 주식회사 네패스라웨 반도체 패키지
KR102550142B1 (ko) * 2021-07-23 2023-07-03 네패스 하임 반도체 패키지

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