JP2004147075A - 信号多重化回路及び光通信システム送信器 - Google Patents
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Abstract
【課題】本発明は、消費電力及び回路面積を必要最小限に抑えながら、高速で確実な動作の可能な信号多重化回路を提供することを目的とする。
【解決手段】信号多重化回路は、第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、第１のクロック信号と第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路を含むことを特徴とする。
【選択図】図４
【解決手段】信号多重化回路は、第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、第１のクロック信号と第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路を含むことを特徴とする。
【選択図】図４
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に信号多重化回路に関し、詳しくは光通信システム送信部等で使用される高速に動作可能な信号多重化回路に関する。
【従来の技術】
光通信システム送信部では、信号多重化回路によりデータ信号を多重化し、多重化後のデータ信号に基づいて光信号を変調することにより、光ファイバを介して受信端にデータ送信を行う。このような光通信システムは高い周波数での高速な動作を行う必要があり、高い周波数で充分な信頼性をもって動作可能な信号多重化回路が要求される。
【０００２】
図１は、光通信システム送信部の一般的な構成を示す図である。
【０００３】
図１の光通信システム送信部１０は、信号多重化回路１１、ＰＬＬ回路１２、増幅器１３、レーザーダイオード１４、及び変調器１５を含む。ＰＬＬ回路１２は、データ信号に同期する参照クロック信号ＣＬＫに基づいてフィードバックループによる位相固定動作を実行し、クロック信号ＣＬＫを生成する。クロック信号ＣＬＫは、信号多重化回路１１に供給される。
【０００４】
信号多重化回路１１は、Ｎチャネルの入力データを受け取り、クロック信号ＣＬＫに基づいて入力データを多重化する。多重化された信号は、増幅器１３により増幅され変調器１５に供給される。変調器１５は、増幅器１３から供給される多重化信号に基づいて、レーザーダイオード１４が発生するレーザー光を多重化する。多重化された信号は、光ファイバ１６を介して受信端に伝送される。
【０００５】
図２は、従来の信号多重化回路１１の構成の一例を示す回路図である。
【０００６】
図２の信号多重化回路１１は、セレクタ回路２１乃至２３、トグルフリップフロップ２４、Ｄラッチ２５乃至２９、及びバッファ３０乃至３４を含む。
【０００７】
図３は、図２の信号多重化回路１１の動作を示す信号タイミング図である。以下に、図３を参照して図２の回路の動作を説明する。
【０００８】
図３（ｋ）或いは（ｎ）に示されるクロック信号ＣＬＫが、トグルフリップフロップ２４により１／２分周されて、図３（ｃ）又は（ｇ）に示されるクロック信号Ｅが生成される。このクロック信号Ｅは、セレクタ回路２１及び２２に供給される。セレクタ回路２１にバッファ３０及び３１を介して入力されるデータ信号Ｄ１及びＤ３（図３（ａ）及び（ｂ））は、クロック信号Ｅ（図３（ｃ））と同期がとれている。セレクタ回路２１は、クロック信号Ｅに基づいてデータ選択し、データ信号Ｄ１及びＤ３が多重化された多重化信号Ａ（図３（ｄ））を生成する。またセレクタ回路２２にバッファ３２及び３３を介して入力されるデータ信号Ｄ２及びＤ４（図３（ｅ）及び（ｆ））は、クロック信号Ｅ（図３（ｇ））と同期がとれている。セレクタ回路２２は、クロック信号Ｅに基づいてデータ選択し、データ信号Ｄ２及びＤ４が多重化された多重化信号Ｂ（図３（ｈ））を生成する。
【０００９】
多重化信号Ａ（図３（ｉ））は、クロック信号ＣＬＫをタイミング信号とするＤラッチ２５及び２６によりラッチされ、クロック信号ＣＬＫ（図３（ｋ））の立ち下がりに同期した多重化信号Ｃ（図３（ｌ））となる。また多重化信号Ｂ（図３（ｊ））は、クロック信号ＣＬＫをタイミング信号とするＤラッチ２７乃至２９によりラッチされ、クロック信号ＣＬＫ（図３（ｋ））の立ち上がりに同期した多重化信号Ｄ（図３（ｍ））となる。このようにして生成された多重化信号Ｃ及びＤは、セレクタ回路２３に供給される。
【００１０】
セレクタ回路２３は、クロック信号ＣＬＫ（図３（ｎ））に基づいてデータ選択することで、多重化信号Ｃ及びＤを更に多重化した多重化信号Ｑ（図３（ｏ））を生成する。このようにして、信号Ｄ１乃至Ｄ４が多重化された信号である多重化信号Ｑが得られる。
【００１１】
上記構成において、Ｄラッチ２５乃至２９は、互いに同位相である多重化信号Ａ及びＢから、互いに９０°位相がずれた多重化信号Ｃ及びＤを生成するために設けられる。このように互いに９０°位相をずらすことで、セレクタ回路２３において、クロック信号ＣＬＫに対して選択対象の信号Ｃ及びＤにタイミング余裕が生じる。この結果、例えばクロック信号ＣＬＫの位相が多少早くなっても、正しく信号を多重化することができる。即ち、互いに同位相である多重化信号Ａ及びＢを、これらの信号にエッジタイミングが揃ったクロック信号ＣＬＫにより選択する場合には、少しでもクロック信号ＣＬＫのタイミングがずれると正しい信号多重化結果が得られない。それに対して、図２の構成のように選択対象の信号を互いに９０°位相をずらすことで、タイミング余裕が生じ、高速な動作においても信頼性のあるデータ多重化を行うことができる。
【００１２】
なお図２及び図３に示すのは、４つのデータ信号Ｄ１乃至Ｄ４を多重化する回路の例であるが、同様にして任意の数のデータ信号を多重化することができる。例えば、図２に示す信号多重化回路を２つ並列に並べ、それぞれの信号多重化回路で４つのデータ信号を多重化し、得られた２つの多重化信号を２対１のセレクタ回路により選択することで、８対１の多重化を行うことができる。その際、最終段の２対１のセレクタ回路の前段にも、９０°位相調整を行うＤラッチを必要に応じて設けることができる。
【００１３】
またデジタルデータの並列直列変換に関連して、高速に動作可能な並列直列変換回路が従来技術にある（特許文献１）。
【００１４】
【特許文献１】
特開平９−６５９１号公報。
【発明が解決しようとする課題】
上記の信号多重化回路１１においては、Ｄラッチが５つ必要となり、その分の消費電力及び回路面積が増大する。またこれらのＤラッチには高速で確実に動作することが要求されると共に、Ｄラッチにより生じる信号遅延に対して、次段におけるクロック信号ＣＬＫとのタイミング合わせが必要になる。
【００１５】
以上を鑑みて、本発明は、消費電力及び回路面積を必要最小限に抑えながら、高速で確実な動作の可能な信号多重化回路を提供することを目的とする。
【課題を解決するための手段】
本発明による信号多重化回路は、第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、該第１のクロック信号と該第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路を含むことを特徴とする。
【００１６】
上記信号多重化回路においては、互いに９０°位相がずれたクロック信号を使用するので、従来の構成のようにデータ信号の位相を９０°ずらすためのＤラッチ群を設ける必要が無く、その分の電力消費及び回路面積を削減しながらも選択対象の信号を互いに９０°位相をずらすことが可能となり、タイミングに余裕を持たせ、高速な動作において信頼性のあるデータ多重化を行うことができる。
【００１７】
また本発明による光通信システム送信器は、信号多重化回路と、該信号多重化回路の出力を増幅する増幅回路と、該増幅回路の出力により光信号を変調する変調回路を含み、該信号多重化回路は、第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、該第１のクロック信号と該第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路を含むことを特徴とする。
【００１８】
上記光通信システム送信器においては、電力消費及び回路面積を削減しながらもタイミングに余裕を持たせ、高速な動作において信頼性のあるデータ多重化を行うことができる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１９】
図４は、本発明による信号多重化回路の構成の一例を示す回路図である。この信号多重化回路は、例えば、図１の光通信システム送信部１０における信号多重化回路として用いられる。
【００２０】
図４の信号多重化回路は、セレクタ回路４１乃至４３、トグルフリップフロップ４４、及びバッファ４５乃至４９を含む。
【００２１】
図５は、図４の信号多重化回路の動作を示す信号タイミング図である。以下に、図５を参照して図４の回路の動作を説明する。
【００２２】
図４（ａ）に示されるクロック信号ＣＬＫが、トグルフリップフロップ４４により１／２分周されて、クロック信号ＣＬＫと同位相関係にあるクロック信号Ｅ（図４（ｂ））と、クロック信号Ｅとは位相が９０°ずれたクロック信号Ｆ（図４（ｃ））とが生成される。クロック信号Ｅはセレクタ回路４１に供給され、クロック信号Ｆはセレクタ回路４２に供給される。セレクタ回路４１にバッファ４５及び４６を介して入力されるデータ信号Ｄ１及びＤ３（図４（ｄ）及び（ｅ））は、クロック信号Ｅ（図４（ｆ））と同期がとれている。セレクタ回路４１は、クロック信号Ｅに基づいてデータ選択し、データ信号Ｄ１及びＤ３が多重化された多重化信号Ａ（図４（ｇ））を生成する。またセレクタ回路４２にバッファ４７及び４８を介して入力されるデータ信号Ｄ２及びＤ４（図４（ｈ）及び（ｉ））は、クロック信号Ｆ（図４（ｊ））と同期がとれている。セレクタ回路４２は、クロック信号Ｆに基づいてデータ選択し、データ信号Ｄ２及びＤ４が多重化された多重化信号Ｂ（図４（ｋ））を生成する。
【００２３】
このようにして生成された多重化信号Ａ及びＢは、互いに位相が９０°ずれた信号であり、セレクタ回路４３に供給される。
【００２４】
セレクタ回路４３は、クロック信号ＣＬＫ（図４（ｎ））に基づいてデータ選択することで、多重化信号Ａ及びＢを更に多重化した多重化信号Ｑ（図４（ｏ））を生成する。このようにして、信号Ｄ１乃至Ｄ４が多重化された信号である多重化信号Ｑが得られる。
【００２５】
上記構成において、トグルフリップフロップ４４が互いに９０°位相がずれたクロック信号Ｅ及びＦを生成し、これらのクロック信号に基づいてセレクタ回路４１及び４２がデータ選択することで、互いに９０°位相がずれた多重化信号Ａ及びＢを生成する。このように互いに９０°位相をずらすことで、セレクタ回路４３において、クロック信号ＣＬＫに対して選択対象の信号Ａ及びＢにタイミング余裕が生じる。この結果、例えばクロック信号ＣＬＫの位相が多少早くなっても、正しく信号を多重化することができる。即ち、高速な動作においても信頼性のあるデータ多重化を行うことができる。
【００２６】
なお図４及び図５に示すのは、４つのデータ信号Ｄ１乃至Ｄ４を多重化する回路の例であるが、同様にして任意の数のデータ信号を多重化することができる。例えば、図４に示す信号多重化回路を２つ並列に並べ、それぞれの信号多重化回路で４つのデータ信号を多重化し、得られた２つの多重化信号を２対１のセレクタ回路により選択することで、８対１の多重化を行うことができる。その際、最終段の２対１のセレクタ回路においても、互いに９０°位相の異なるクロック信号を必要に応じて使用することができる。
【００２７】
このように本発明による信号多重化回路においては、互いに９０°位相がずれたクロック信号を使用するので、図２の構成のように９０°位相をずらすためにＤラッチ２５乃至２９を設ける必要が無く、その分の電力消費及び回路面積を削減しながらも選択対象の信号を互いに９０°位相をずらすことが可能となり、タイミングに余裕を持たせ、高速な動作において信頼性のあるデータ多重化を行うことができる。
【００２８】
図６は、図４の信号多重化回路において使用されるトグルフリップフロップ４４の構成の一例を示す回路図である。
【００２９】
図６のトグルフリップフロップ４４は、Ｄラッチ５１及び５２を含む。Ｄラッチ５１には立ち上がりエッジトリガのクロック入力としてクロック信号ＣＬＫが供給され、Ｄラッチ５２には立ち下がりエッジトリガのクロック入力としてクロック信号ＣＬＫが供給される。Ｄラッチ５２の出力が反転入力としてＤラッチ５１に供給される。これによりトグルフリップフロップ４４は、クロックの１サイクルごとに出力を反転するトグル動作を実行し、クロック信号ＣＬＫの１／２分周を実現する。またＤラッチ５１の出力信号とＤラッチ５２の出力信号とは、９０°位相がずれた信号となる。Ｄラッチ５１の出力がクロック信号Ｅに対応し、Ｄラッチ５２の出力がクロック信号Ｆに対応する。図７に、クロック信号ＣＬＫ及びトグルフリップフロップ４４の２つのクロック出力の関係を示す。
【００３０】
図８は、本発明による信号多重化回路の構成の変形例を示す回路図である。図８において、図４と同一の構成要素は同一の参照番号で示し、その説明は省略する。
【００３１】
図８の信号多重化回路は、図４の信号多重化回路の構成に加えて、Ｄラッチ６１乃至７０を含む。
【００３２】
Ｄラッチ６１乃至６５は、互いに同位相であるデータ信号Ｄ１及びＤ３を、互いに位相がずれたデータ信号にするために位相を調整するデータタイミング調整回路である。具体的には、クロック信号Ｅをクロック入力としてＤラッチ６１に供給し、クロック信号Ｅを反転クロック入力としてＤラッチ６２に供給する。Ｄラッチ６１と６２とを直列に接続することで、データ信号Ｄ１をクロック信号Ｅの立ち上がりで取り込み、立ち下がりで出力することができる。またＤラッチ６３及び６４により同様に、データ信号Ｄ３をクロック信号Ｅの立ち上がりにより取り込み立ち下がりで出力し、その出力を更にＤラッチ６５によりクロック信号Ｅの立ち上がりに揃える。これによりデータ信号Ｄ１はクロック信号Ｅの立ち下がりに同期して、データ信号Ｄ３はクロック信号Ｅの立ち上がりに同期することになる。
【００３３】
またＤラッチ６６乃至７０は、互いに同位相であるデータ信号Ｄ２及びＤ４を、互いに位相がずれたデータ信号にするために位相を調整するデータタイミング調整回路である。これらの回路は、図２の従来技術の構成において多重化信号の位相を９０°ずらすために設けられるＤラッチ２５乃至２９と同様の位相調整を、入力データ信号に対して行うものである。
【００３４】
図４の構成では、データ信号Ｄ１及びＤ３を多重化するセレクタ回路４１においては、データ信号Ｄ１及びＤ３とクロック信号Ｅとではエッジタイミングが揃っており、厳密なタイミング合わせが必要とされる。またデータ信号Ｄ２及びＤ４を多重化するセレクタ回路４２においても同様であり、データ信号Ｄ２及びＤ４とクロック信号Ｆとではエッジタイミングが揃っており、厳密なタイミング合わせが必要となる。
【００３５】
それに対して図８の構成では、セレクタ回路４１において多重化するデータ信号Ｄ１及びＤ３を互いに位相がずれた信号とし、またセレクタ回路４２において多重化するデータ信号Ｄ２及びＤ４を互いに位相がずれた信号とすることで、タイミングに余裕を持たせ、高速動作においても信頼性の高い多重化処理を実行できる。なお図４の構成と比較すると回路規模が増大し消費電力も増加することになるが、図２においてデータ信号Ｄ１乃至Ｄ４に対して同様の位相調整回路を付加する構成よりは、Ｄラッチ２５乃至２９が存在しない分、回路規模及び消費電力が少ないことになる。
【００３６】
図９は、本発明による信号多重化回路の別の実施例を示す回路図である。図９において、図４と同一の構成要素は同一の参照番号で示し、その説明は省略する。
【００３７】
図９の回路は、図４の構成におけるトグルフリップフロップ４４の代わりに、１／２分周回路７１及び遅延回路７２を含む。１／２分周回路７１は、クロック信号ＣＬＫを１／２分周して、周波数が１／２のクロック信号を生成する。遅延回路７２は、周波数が１／２のクロック信号を所定の時間だけ遅延することにより、９０°位相のずれたクロック信号を生成する。即ち、遅延回路７２の遅延時間は、周波数が１／２のクロック信号の１クロックサイクルの１／４に等しい期間に設定されている。
【００３８】
図９の構成では、単純な遅延素子からなる遅延回路７２によって９０°の位相差を生成することができるが、遅延回路７２の遅延時間が固定であるために、クロックサイクルを可変とするようなシステムに使用することは出来ない。
【００３９】
図１０は、図２の従来技術の信号多重化回路に対してリタイマーを付加した構成を示す図である。図１１は、図４の本発明による信号多重化回路に対してリタイマーを付加した構成を示す図である。このようなリタイマーを付加する構成においては、従来技術の信号多重化回路と本発明による信号多重化回路とで、消費電力及び回路規模に更なる差が生じる。
【００４０】
リタイマー回路は、タイミングを規定するクロック信号ＣＬＫに対して、出力信号のタイミングが合っていない場合或いはタイミングが合っていない可能性がある場合に、出力段においてクロック信号ＣＬＫに出力信号のタイミングを揃えるための回路である。図１０の従来技術の構成においては、１／２分周器８１の入力であるクロック信号ＣＬＫをリタイマー回路８２に供給し、セレクタ回路２３からの出力信号のタイミングをクロック信号ＣＬＫに合わせている。ここでリタイマー回路８２は、Ｄラッチ１０１及び１０２を含み、クロック信号ＣＬＫのエッジタイミングで出力信号をラッチする構成となっている。図１０に示されるように、従来技術の構成では、セレクタ回路２３への入力信号の遅延を考慮してセレクタ回路２３へのクロック入力経路にバッファ８３を設け、更にセレクタ回路２３での遅延を考慮してリタイマー回路８２へのクロック入力経路にバッファ８４を設けている。
【００４１】
図１１は、図４の本発明による信号多重化回路に対してリタイマーを付加した構成を示す。図１１の本発明による構成においては、１／２分周器９１の入力であるクロック信号ＣＬＫをリタイマー回路９２に供給し、セレクタ回路４３からの出力信号のタイミングをクロック信号ＣＬＫに合わせている。ここでリタイマー回路９２は、Ｄラッチ１１１及び１１２を含み、クロック信号ＣＬＫのエッジタイミングで出力信号をラッチする構成となっている。
【００４２】
図１１に示される本発明による構成では、セレクタ回路４３への入力信号の遅延がないので、セレクタ回路４３へのクロック入力経路に図１０のバッファ８３のようなタイミング調整用のバッファを設ける必要が無い。この結果、セレクタ回路４３での遅延を考慮してリタイマー回路９２へのクロック入力経路に設けるバッファ９４の数は、図１０のバッファ８４の数に比較して１つ減らすことができる。即ち図１０の構成では、セレクタ回路２３への入力信号の遅延を考慮した分のバッファを、セレクタ回路２３及びリタイマー回路８２へのクロック入力経路に１つずつ挿入する必要があるが、図１１の構成では、セレクタ回路４３への入力信号の遅延が無いので、この分のバッファを挿入する必要が無い。従って、図１１の構成では、図１０の構成と比較して、セレクタ回路４３及びリタイマー回路９２へのクロック入力経路においてそれぞれバッファの数を１つ少なくすることができる。
【００４３】
このように本発明の構成においては、リタイマー回路を付加する場合に、従来技術の信号多重化回路と比較して、消費電力及び回路規模を更に削減することができる。
【００４４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による信号多重化回路においては、互いに９０°位相がずれたクロック信号を使用するので、従来の構成のようにデータ信号の位相を９０°ずらすためのＤラッチ群を設ける必要が無く、その分の電力消費及び回路面積を削減しながらも選択対象の信号を互いに９０°位相をずらすことが可能となり、タイミングに余裕を持たせ、高速な動作において信頼性のあるデータ多重化を行うことができる。
【図面の簡単な説明】
【図１】光通信システム送信部の一般的な構成を示す図である。
【図２】従来の信号多重化回路の構成の一例を示す回路図である。
【図３】図２の信号多重化回路の動作を示す信号タイミング図である。
【図４】本発明による信号多重化回路の構成の一例を示す回路図である。
【図５】図４の信号多重化回路の動作を示す信号タイミング図である。
【図６】図４の信号多重化回路において使用されるトグルフリップフロップの構成の一例を示す回路図である。
【図７】クロック信号及びトグルフリップフロップの２つのクロック出力の関係を示す図である。
【図８】本発明による信号多重化回路の構成の変形例を示す回路図である。
【図９】本発明による信号多重化回路の別の実施例を示す回路図である。
【図１０】図２の従来技術の信号多重化回路に対してリタイマーを付加した構成を示す図である。
【図１１】図４の本発明による信号多重化回路に対してリタイマーを付加した構成を示す図である。
【符号の説明】
１０ 光通信システム送信部
１１ 信号多重化回路
１２ ＰＬＬ回路
１３ 増幅器
１４ レーザーダイオード
１５ 変調器
４１、４２、４３ セレクタ回路
４４ トグルフリップフロップ
４５、４６、４７、４８、４９ バッファ
【発明の属する技術分野】
本発明は、一般に信号多重化回路に関し、詳しくは光通信システム送信部等で使用される高速に動作可能な信号多重化回路に関する。
【従来の技術】
光通信システム送信部では、信号多重化回路によりデータ信号を多重化し、多重化後のデータ信号に基づいて光信号を変調することにより、光ファイバを介して受信端にデータ送信を行う。このような光通信システムは高い周波数での高速な動作を行う必要があり、高い周波数で充分な信頼性をもって動作可能な信号多重化回路が要求される。
【０００２】
図１は、光通信システム送信部の一般的な構成を示す図である。
【０００３】
図１の光通信システム送信部１０は、信号多重化回路１１、ＰＬＬ回路１２、増幅器１３、レーザーダイオード１４、及び変調器１５を含む。ＰＬＬ回路１２は、データ信号に同期する参照クロック信号ＣＬＫに基づいてフィードバックループによる位相固定動作を実行し、クロック信号ＣＬＫを生成する。クロック信号ＣＬＫは、信号多重化回路１１に供給される。
【０００４】
信号多重化回路１１は、Ｎチャネルの入力データを受け取り、クロック信号ＣＬＫに基づいて入力データを多重化する。多重化された信号は、増幅器１３により増幅され変調器１５に供給される。変調器１５は、増幅器１３から供給される多重化信号に基づいて、レーザーダイオード１４が発生するレーザー光を多重化する。多重化された信号は、光ファイバ１６を介して受信端に伝送される。
【０００５】
図２は、従来の信号多重化回路１１の構成の一例を示す回路図である。
【０００６】
図２の信号多重化回路１１は、セレクタ回路２１乃至２３、トグルフリップフロップ２４、Ｄラッチ２５乃至２９、及びバッファ３０乃至３４を含む。
【０００７】
図３は、図２の信号多重化回路１１の動作を示す信号タイミング図である。以下に、図３を参照して図２の回路の動作を説明する。
【０００８】
図３（ｋ）或いは（ｎ）に示されるクロック信号ＣＬＫが、トグルフリップフロップ２４により１／２分周されて、図３（ｃ）又は（ｇ）に示されるクロック信号Ｅが生成される。このクロック信号Ｅは、セレクタ回路２１及び２２に供給される。セレクタ回路２１にバッファ３０及び３１を介して入力されるデータ信号Ｄ１及びＤ３（図３（ａ）及び（ｂ））は、クロック信号Ｅ（図３（ｃ））と同期がとれている。セレクタ回路２１は、クロック信号Ｅに基づいてデータ選択し、データ信号Ｄ１及びＤ３が多重化された多重化信号Ａ（図３（ｄ））を生成する。またセレクタ回路２２にバッファ３２及び３３を介して入力されるデータ信号Ｄ２及びＤ４（図３（ｅ）及び（ｆ））は、クロック信号Ｅ（図３（ｇ））と同期がとれている。セレクタ回路２２は、クロック信号Ｅに基づいてデータ選択し、データ信号Ｄ２及びＤ４が多重化された多重化信号Ｂ（図３（ｈ））を生成する。
【０００９】
多重化信号Ａ（図３（ｉ））は、クロック信号ＣＬＫをタイミング信号とするＤラッチ２５及び２６によりラッチされ、クロック信号ＣＬＫ（図３（ｋ））の立ち下がりに同期した多重化信号Ｃ（図３（ｌ））となる。また多重化信号Ｂ（図３（ｊ））は、クロック信号ＣＬＫをタイミング信号とするＤラッチ２７乃至２９によりラッチされ、クロック信号ＣＬＫ（図３（ｋ））の立ち上がりに同期した多重化信号Ｄ（図３（ｍ））となる。このようにして生成された多重化信号Ｃ及びＤは、セレクタ回路２３に供給される。
【００１０】
セレクタ回路２３は、クロック信号ＣＬＫ（図３（ｎ））に基づいてデータ選択することで、多重化信号Ｃ及びＤを更に多重化した多重化信号Ｑ（図３（ｏ））を生成する。このようにして、信号Ｄ１乃至Ｄ４が多重化された信号である多重化信号Ｑが得られる。
【００１１】
上記構成において、Ｄラッチ２５乃至２９は、互いに同位相である多重化信号Ａ及びＢから、互いに９０°位相がずれた多重化信号Ｃ及びＤを生成するために設けられる。このように互いに９０°位相をずらすことで、セレクタ回路２３において、クロック信号ＣＬＫに対して選択対象の信号Ｃ及びＤにタイミング余裕が生じる。この結果、例えばクロック信号ＣＬＫの位相が多少早くなっても、正しく信号を多重化することができる。即ち、互いに同位相である多重化信号Ａ及びＢを、これらの信号にエッジタイミングが揃ったクロック信号ＣＬＫにより選択する場合には、少しでもクロック信号ＣＬＫのタイミングがずれると正しい信号多重化結果が得られない。それに対して、図２の構成のように選択対象の信号を互いに９０°位相をずらすことで、タイミング余裕が生じ、高速な動作においても信頼性のあるデータ多重化を行うことができる。
【００１２】
なお図２及び図３に示すのは、４つのデータ信号Ｄ１乃至Ｄ４を多重化する回路の例であるが、同様にして任意の数のデータ信号を多重化することができる。例えば、図２に示す信号多重化回路を２つ並列に並べ、それぞれの信号多重化回路で４つのデータ信号を多重化し、得られた２つの多重化信号を２対１のセレクタ回路により選択することで、８対１の多重化を行うことができる。その際、最終段の２対１のセレクタ回路の前段にも、９０°位相調整を行うＤラッチを必要に応じて設けることができる。
【００１３】
またデジタルデータの並列直列変換に関連して、高速に動作可能な並列直列変換回路が従来技術にある（特許文献１）。
【００１４】
【特許文献１】
特開平９−６５９１号公報。
【発明が解決しようとする課題】
上記の信号多重化回路１１においては、Ｄラッチが５つ必要となり、その分の消費電力及び回路面積が増大する。またこれらのＤラッチには高速で確実に動作することが要求されると共に、Ｄラッチにより生じる信号遅延に対して、次段におけるクロック信号ＣＬＫとのタイミング合わせが必要になる。
【００１５】
以上を鑑みて、本発明は、消費電力及び回路面積を必要最小限に抑えながら、高速で確実な動作の可能な信号多重化回路を提供することを目的とする。
【課題を解決するための手段】
本発明による信号多重化回路は、第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、該第１のクロック信号と該第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路を含むことを特徴とする。
【００１６】
上記信号多重化回路においては、互いに９０°位相がずれたクロック信号を使用するので、従来の構成のようにデータ信号の位相を９０°ずらすためのＤラッチ群を設ける必要が無く、その分の電力消費及び回路面積を削減しながらも選択対象の信号を互いに９０°位相をずらすことが可能となり、タイミングに余裕を持たせ、高速な動作において信頼性のあるデータ多重化を行うことができる。
【００１７】
また本発明による光通信システム送信器は、信号多重化回路と、該信号多重化回路の出力を増幅する増幅回路と、該増幅回路の出力により光信号を変調する変調回路を含み、該信号多重化回路は、第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、該第１のクロック信号と該第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路を含むことを特徴とする。
【００１８】
上記光通信システム送信器においては、電力消費及び回路面積を削減しながらもタイミングに余裕を持たせ、高速な動作において信頼性のあるデータ多重化を行うことができる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１９】
図４は、本発明による信号多重化回路の構成の一例を示す回路図である。この信号多重化回路は、例えば、図１の光通信システム送信部１０における信号多重化回路として用いられる。
【００２０】
図４の信号多重化回路は、セレクタ回路４１乃至４３、トグルフリップフロップ４４、及びバッファ４５乃至４９を含む。
【００２１】
図５は、図４の信号多重化回路の動作を示す信号タイミング図である。以下に、図５を参照して図４の回路の動作を説明する。
【００２２】
図４（ａ）に示されるクロック信号ＣＬＫが、トグルフリップフロップ４４により１／２分周されて、クロック信号ＣＬＫと同位相関係にあるクロック信号Ｅ（図４（ｂ））と、クロック信号Ｅとは位相が９０°ずれたクロック信号Ｆ（図４（ｃ））とが生成される。クロック信号Ｅはセレクタ回路４１に供給され、クロック信号Ｆはセレクタ回路４２に供給される。セレクタ回路４１にバッファ４５及び４６を介して入力されるデータ信号Ｄ１及びＤ３（図４（ｄ）及び（ｅ））は、クロック信号Ｅ（図４（ｆ））と同期がとれている。セレクタ回路４１は、クロック信号Ｅに基づいてデータ選択し、データ信号Ｄ１及びＤ３が多重化された多重化信号Ａ（図４（ｇ））を生成する。またセレクタ回路４２にバッファ４７及び４８を介して入力されるデータ信号Ｄ２及びＤ４（図４（ｈ）及び（ｉ））は、クロック信号Ｆ（図４（ｊ））と同期がとれている。セレクタ回路４２は、クロック信号Ｆに基づいてデータ選択し、データ信号Ｄ２及びＤ４が多重化された多重化信号Ｂ（図４（ｋ））を生成する。
【００２３】
このようにして生成された多重化信号Ａ及びＢは、互いに位相が９０°ずれた信号であり、セレクタ回路４３に供給される。
【００２４】
セレクタ回路４３は、クロック信号ＣＬＫ（図４（ｎ））に基づいてデータ選択することで、多重化信号Ａ及びＢを更に多重化した多重化信号Ｑ（図４（ｏ））を生成する。このようにして、信号Ｄ１乃至Ｄ４が多重化された信号である多重化信号Ｑが得られる。
【００２５】
上記構成において、トグルフリップフロップ４４が互いに９０°位相がずれたクロック信号Ｅ及びＦを生成し、これらのクロック信号に基づいてセレクタ回路４１及び４２がデータ選択することで、互いに９０°位相がずれた多重化信号Ａ及びＢを生成する。このように互いに９０°位相をずらすことで、セレクタ回路４３において、クロック信号ＣＬＫに対して選択対象の信号Ａ及びＢにタイミング余裕が生じる。この結果、例えばクロック信号ＣＬＫの位相が多少早くなっても、正しく信号を多重化することができる。即ち、高速な動作においても信頼性のあるデータ多重化を行うことができる。
【００２６】
なお図４及び図５に示すのは、４つのデータ信号Ｄ１乃至Ｄ４を多重化する回路の例であるが、同様にして任意の数のデータ信号を多重化することができる。例えば、図４に示す信号多重化回路を２つ並列に並べ、それぞれの信号多重化回路で４つのデータ信号を多重化し、得られた２つの多重化信号を２対１のセレクタ回路により選択することで、８対１の多重化を行うことができる。その際、最終段の２対１のセレクタ回路においても、互いに９０°位相の異なるクロック信号を必要に応じて使用することができる。
【００２７】
このように本発明による信号多重化回路においては、互いに９０°位相がずれたクロック信号を使用するので、図２の構成のように９０°位相をずらすためにＤラッチ２５乃至２９を設ける必要が無く、その分の電力消費及び回路面積を削減しながらも選択対象の信号を互いに９０°位相をずらすことが可能となり、タイミングに余裕を持たせ、高速な動作において信頼性のあるデータ多重化を行うことができる。
【００２８】
図６は、図４の信号多重化回路において使用されるトグルフリップフロップ４４の構成の一例を示す回路図である。
【００２９】
図６のトグルフリップフロップ４４は、Ｄラッチ５１及び５２を含む。Ｄラッチ５１には立ち上がりエッジトリガのクロック入力としてクロック信号ＣＬＫが供給され、Ｄラッチ５２には立ち下がりエッジトリガのクロック入力としてクロック信号ＣＬＫが供給される。Ｄラッチ５２の出力が反転入力としてＤラッチ５１に供給される。これによりトグルフリップフロップ４４は、クロックの１サイクルごとに出力を反転するトグル動作を実行し、クロック信号ＣＬＫの１／２分周を実現する。またＤラッチ５１の出力信号とＤラッチ５２の出力信号とは、９０°位相がずれた信号となる。Ｄラッチ５１の出力がクロック信号Ｅに対応し、Ｄラッチ５２の出力がクロック信号Ｆに対応する。図７に、クロック信号ＣＬＫ及びトグルフリップフロップ４４の２つのクロック出力の関係を示す。
【００３０】
図８は、本発明による信号多重化回路の構成の変形例を示す回路図である。図８において、図４と同一の構成要素は同一の参照番号で示し、その説明は省略する。
【００３１】
図８の信号多重化回路は、図４の信号多重化回路の構成に加えて、Ｄラッチ６１乃至７０を含む。
【００３２】
Ｄラッチ６１乃至６５は、互いに同位相であるデータ信号Ｄ１及びＤ３を、互いに位相がずれたデータ信号にするために位相を調整するデータタイミング調整回路である。具体的には、クロック信号Ｅをクロック入力としてＤラッチ６１に供給し、クロック信号Ｅを反転クロック入力としてＤラッチ６２に供給する。Ｄラッチ６１と６２とを直列に接続することで、データ信号Ｄ１をクロック信号Ｅの立ち上がりで取り込み、立ち下がりで出力することができる。またＤラッチ６３及び６４により同様に、データ信号Ｄ３をクロック信号Ｅの立ち上がりにより取り込み立ち下がりで出力し、その出力を更にＤラッチ６５によりクロック信号Ｅの立ち上がりに揃える。これによりデータ信号Ｄ１はクロック信号Ｅの立ち下がりに同期して、データ信号Ｄ３はクロック信号Ｅの立ち上がりに同期することになる。
【００３３】
またＤラッチ６６乃至７０は、互いに同位相であるデータ信号Ｄ２及びＤ４を、互いに位相がずれたデータ信号にするために位相を調整するデータタイミング調整回路である。これらの回路は、図２の従来技術の構成において多重化信号の位相を９０°ずらすために設けられるＤラッチ２５乃至２９と同様の位相調整を、入力データ信号に対して行うものである。
【００３４】
図４の構成では、データ信号Ｄ１及びＤ３を多重化するセレクタ回路４１においては、データ信号Ｄ１及びＤ３とクロック信号Ｅとではエッジタイミングが揃っており、厳密なタイミング合わせが必要とされる。またデータ信号Ｄ２及びＤ４を多重化するセレクタ回路４２においても同様であり、データ信号Ｄ２及びＤ４とクロック信号Ｆとではエッジタイミングが揃っており、厳密なタイミング合わせが必要となる。
【００３５】
それに対して図８の構成では、セレクタ回路４１において多重化するデータ信号Ｄ１及びＤ３を互いに位相がずれた信号とし、またセレクタ回路４２において多重化するデータ信号Ｄ２及びＤ４を互いに位相がずれた信号とすることで、タイミングに余裕を持たせ、高速動作においても信頼性の高い多重化処理を実行できる。なお図４の構成と比較すると回路規模が増大し消費電力も増加することになるが、図２においてデータ信号Ｄ１乃至Ｄ４に対して同様の位相調整回路を付加する構成よりは、Ｄラッチ２５乃至２９が存在しない分、回路規模及び消費電力が少ないことになる。
【００３６】
図９は、本発明による信号多重化回路の別の実施例を示す回路図である。図９において、図４と同一の構成要素は同一の参照番号で示し、その説明は省略する。
【００３７】
図９の回路は、図４の構成におけるトグルフリップフロップ４４の代わりに、１／２分周回路７１及び遅延回路７２を含む。１／２分周回路７１は、クロック信号ＣＬＫを１／２分周して、周波数が１／２のクロック信号を生成する。遅延回路７２は、周波数が１／２のクロック信号を所定の時間だけ遅延することにより、９０°位相のずれたクロック信号を生成する。即ち、遅延回路７２の遅延時間は、周波数が１／２のクロック信号の１クロックサイクルの１／４に等しい期間に設定されている。
【００３８】
図９の構成では、単純な遅延素子からなる遅延回路７２によって９０°の位相差を生成することができるが、遅延回路７２の遅延時間が固定であるために、クロックサイクルを可変とするようなシステムに使用することは出来ない。
【００３９】
図１０は、図２の従来技術の信号多重化回路に対してリタイマーを付加した構成を示す図である。図１１は、図４の本発明による信号多重化回路に対してリタイマーを付加した構成を示す図である。このようなリタイマーを付加する構成においては、従来技術の信号多重化回路と本発明による信号多重化回路とで、消費電力及び回路規模に更なる差が生じる。
【００４０】
リタイマー回路は、タイミングを規定するクロック信号ＣＬＫに対して、出力信号のタイミングが合っていない場合或いはタイミングが合っていない可能性がある場合に、出力段においてクロック信号ＣＬＫに出力信号のタイミングを揃えるための回路である。図１０の従来技術の構成においては、１／２分周器８１の入力であるクロック信号ＣＬＫをリタイマー回路８２に供給し、セレクタ回路２３からの出力信号のタイミングをクロック信号ＣＬＫに合わせている。ここでリタイマー回路８２は、Ｄラッチ１０１及び１０２を含み、クロック信号ＣＬＫのエッジタイミングで出力信号をラッチする構成となっている。図１０に示されるように、従来技術の構成では、セレクタ回路２３への入力信号の遅延を考慮してセレクタ回路２３へのクロック入力経路にバッファ８３を設け、更にセレクタ回路２３での遅延を考慮してリタイマー回路８２へのクロック入力経路にバッファ８４を設けている。
【００４１】
図１１は、図４の本発明による信号多重化回路に対してリタイマーを付加した構成を示す。図１１の本発明による構成においては、１／２分周器９１の入力であるクロック信号ＣＬＫをリタイマー回路９２に供給し、セレクタ回路４３からの出力信号のタイミングをクロック信号ＣＬＫに合わせている。ここでリタイマー回路９２は、Ｄラッチ１１１及び１１２を含み、クロック信号ＣＬＫのエッジタイミングで出力信号をラッチする構成となっている。
【００４２】
図１１に示される本発明による構成では、セレクタ回路４３への入力信号の遅延がないので、セレクタ回路４３へのクロック入力経路に図１０のバッファ８３のようなタイミング調整用のバッファを設ける必要が無い。この結果、セレクタ回路４３での遅延を考慮してリタイマー回路９２へのクロック入力経路に設けるバッファ９４の数は、図１０のバッファ８４の数に比較して１つ減らすことができる。即ち図１０の構成では、セレクタ回路２３への入力信号の遅延を考慮した分のバッファを、セレクタ回路２３及びリタイマー回路８２へのクロック入力経路に１つずつ挿入する必要があるが、図１１の構成では、セレクタ回路４３への入力信号の遅延が無いので、この分のバッファを挿入する必要が無い。従って、図１１の構成では、図１０の構成と比較して、セレクタ回路４３及びリタイマー回路９２へのクロック入力経路においてそれぞれバッファの数を１つ少なくすることができる。
【００４３】
このように本発明の構成においては、リタイマー回路を付加する場合に、従来技術の信号多重化回路と比較して、消費電力及び回路規模を更に削減することができる。
【００４４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による信号多重化回路においては、互いに９０°位相がずれたクロック信号を使用するので、従来の構成のようにデータ信号の位相を９０°ずらすためのＤラッチ群を設ける必要が無く、その分の電力消費及び回路面積を削減しながらも選択対象の信号を互いに９０°位相をずらすことが可能となり、タイミングに余裕を持たせ、高速な動作において信頼性のあるデータ多重化を行うことができる。
【図面の簡単な説明】
【図１】光通信システム送信部の一般的な構成を示す図である。
【図２】従来の信号多重化回路の構成の一例を示す回路図である。
【図３】図２の信号多重化回路の動作を示す信号タイミング図である。
【図４】本発明による信号多重化回路の構成の一例を示す回路図である。
【図５】図４の信号多重化回路の動作を示す信号タイミング図である。
【図６】図４の信号多重化回路において使用されるトグルフリップフロップの構成の一例を示す回路図である。
【図７】クロック信号及びトグルフリップフロップの２つのクロック出力の関係を示す図である。
【図８】本発明による信号多重化回路の構成の変形例を示す回路図である。
【図９】本発明による信号多重化回路の別の実施例を示す回路図である。
【図１０】図２の従来技術の信号多重化回路に対してリタイマーを付加した構成を示す図である。
【図１１】図４の本発明による信号多重化回路に対してリタイマーを付加した構成を示す図である。
【符号の説明】
１０ 光通信システム送信部
１１ 信号多重化回路
１２ ＰＬＬ回路
１３ 増幅器
１４ レーザーダイオード
１５ 変調器
４１、４２、４３ セレクタ回路
４４ トグルフリップフロップ
４５、４６、４７、４８、４９ バッファ
Claims (10)
- 第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、
第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、
該第１のクロック信号と該第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路
を含むことを特徴とする信号多重化回路。 - 該第１のセレクタ回路の出力と該第２のセレクタ回路の出力とを第３のクロック信号に同期して多重化する第３のセレクタ回路を更に含むことを特徴とする請求項１記載の信号多重化回路。
- 該クロック制御回路は、該第３のクロック信号に基づいて該第３のクロック信号の１／２の周波数を有する該第１のクロック信号及び該第２のクロック信号を生成することを特徴とする請求項２記載の信号多重化回路。
- 該クロック制御回路は、
該第３のクロック信号をクロック入力とする第１のラッチ回路と、
該第３のクロック信号を反転クロック入力とし該第１のラッチ回路の出力をデータ入力とする第２のラッチ回路
を含み、該第２のラッチ回路の出力の反転信号を該第１のラッチ回路のデータ入力とし、該第１のクロック信号は該第１のラッチ回路の出力であり、該第２のクロック信号は該第２のラッチ回路の出力であることを特徴とする請求項３記載の信号多重化回路。 - 該クロック制御回路は、
該第３のクロック信号を１／２分周して該第１のクロック信号を生成する回路と、
該第１のクロック信号を所定の時間だけ遅延させる遅延回路
を含むことを特徴とする請求項３記載の信号多重化回路。 - 該第１のセレクタ回路に入力される該２つのデータ信号の位相を互いにずらす第１のデータタイミング調整回路と、
該第２のセレクタ回路に入力される該２つのデータ信号の位相を互いにずらす第２のデータタイミング調整回路
を更に含むことを特徴とする請求項１記載の信号多重化回路。 - 該第１のデータタイミング調整回路は該第１のクロック信号に基づいてタイミング調整を行い、該第２のデータタイミング調整回路は該第２のクロック信号に基づいてタイミング調整を行うことを特徴とする請求項６記載の信号多重化回路。
- 信号多重化回路と、
該信号多重化回路の出力を増幅する増幅回路と、
該増幅回路の出力により光信号を変調する変調回路
を含み、該信号多重化回路は、
第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、
第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、
該第１のクロック信号と該第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路
を含むことを特徴とする光通信システム送信器。 - 該信号多重化回路は、該第１のセレクタ回路の出力と該第２のセレクタ回路の出力とを第３のクロック信号に同期して多重化する第３のセレクタ回路を更に含むことを特徴とする請求項８記載の光通信システム送信器。
- 該クロック制御回路は、該第３のクロック信号に基づいて該第３のクロック信号の１／２の周波数を有する該第１のクロック信号及び該第２のクロック信号を生成することを特徴とする請求項８記載の光通信システム送信器。
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