JP2008508834A

JP2008508834A - データ伝送同期

Info

Publication number: JP2008508834A
Application number: JP2007524897A
Authority: JP
Inventors: ジェ，ヨンミン; クー，ミン; ユアン，ゼンギュー
Original assignee: Lattice Semiconductor Corp
Current assignee: Lattice Semiconductor Corp
Priority date: 2004-08-06
Filing date: 2005-08-02
Publication date: 2008-03-21
Also published as: US7471752B2; WO2006017460A2; WO2006017460A3; EP1779506A2; US20060029176A1

Abstract

システムおよび方法により、多数の通信チャネルの全体にわたる同期技術が提供される。たとえば、この発明の一実施例によると、各伝送チャネルがパラレルデータをシリアルデータに多重化する状態での、多重データ伝送チャネルの全体にわたる同期化のための同期スキームが開示される。

Description

技術分野
この発明は、一般に、通信システムおよび電気回路に関し、より特定的には、データ同期技術に関する。

背景
データ量およびデータ転送速度の増大に伴い、通信システムが多数の通信チャネルを利用しなければならないことが多くなった。たとえば、パラレルデータの多重ストリームに関し、送受信機は、対応するシリアルデータチャネルを介してパラレルデータの各ストリームを転送することが考えられる。

一般的な送受信機の欠点は、シリアルデータチャネルの全体にわたり同期が維持されない点である。たとえば、用途によっては、高速データのシリアルデータ伝送中に、多数の通信チャネルの全体にわたって同期を維持し、受信機において再同期に必要とされ得る複雑な回路または技術の量を最小限に抑えることが有利な場合がある。その結果、データ通信技術の改善が必要とされる。

概要
多数の通信チャネルの全体にわたり同期技術を提供するためのシステムおよび方法をここに開示する。たとえば、この発明の一実施例によると、多重データ伝送チャネル用の同期スキームが開示される。各伝送チャネルは、通信チャネルによる伝送のために、パラレルデータをシリアルデータに多重化することができる。１つ以上の通信チャネルの全体にわたるシリアルデータは、たとえば同期化されて、同一の対応するパラレルデータビットがほぼ同時に伝送される。

より特定的に、この発明の一実施例によると、集積回路は、第１のクロック信号および同期信号を受取るように、そして、少なくとも第２のクロック信号および第３のクロック信号を提供するように適合される同期回路と、第２のクロック信号を受取るように、そして、第１の分割されたクロック信号を提供するように適合される第１の分割器回路と、第３のクロック信号および第１の分割されたクロック信号を受取るように、そして、第２の分割されたクロック信号を提供するように適合される第２の分割器と、第２の分割されたクロック信号、および多数のパラレルビットを提供する入力信号を受取るように、そして、第２の分割されたクロック信号の制御下においてパラレルビットを選択的に提供するように適合される少なくとも１つのマルチプレクサと、第１の分割されたクロック信号、および少なくとも１つのマルチプレクサからのパラレルビットを受取るように、そして、入力信号に基づきシリアル出力信号を提供するように適合される出力マルチプレクサとを含む。

この発明の別の実施例によると、回路は、同期信号を受取るように、そして、少なくとも第１のクロック信号を提供するように適合される同期回路と、少なくとも第１のクロック信号を受取るように、そして、少なくとも第１の分割されたダウンクロック信号を提供するように適合される分割器回路と、少なくとも第１の分割されたダウンクロック信号、および多数のパラレルビットを提供する入力信号を受取るように、そして、入力信号に基
づき、かつ、少なくとも第１の分割されたダウンクロック信号の制御下において、シリアル出力信号を提供するように適合されるマルチプレクサ回路とを含む。

この発明の別の実施例によると、パラレル−シリアルデータ変換と、多数の通信チャネルの全体にわたるデータ伝送同期とを提供するための方法は、通信チャネルの全体にわたり同期化される同期信号およびクロック信号を提供するステップと、通信チャネルの各々に対する同期信号およびクロック信号に基づき、第１の分割されたダウンクロック信号を生成するステップと、第１の分割されたダウンクロック信号の制御下において、パラレル入力データビットをシリアルデータビットに多重化するステップとを含み、シリアルデータビットは、通信チャネルの全体にわたり同期化される。

この発明の範囲は、引用によりこの章に組込まれるクレームにより定義される。１つ以上の実施例についての以下の詳細な説明を検討することにより、この発明のより徹底した理解と、そのさらなる利点の実現とが、当業者にとって可能になるであろう。最初に簡単に説明される添付の図面を参照されたい。

この発明の実施例およびその利点は、以下の詳細な説明を参照することにより最もよく理解される。１つ以上の図面に示される同じ要素を識別するために、同じ参照番号が使用されることを認識されたい。

詳細な説明
図１は、この発明の一実施例に従ったシリアライザ回路１００を示すブロック図である。シリアライザ回路１００は、マルチプレクサ１０４および１０８、同期回路１１２、ならびに分割器１１４および１１６を含む。

同期回路１１２は、同期信号（ｓｙｎｃ）１１８およびクロック信号（ｃｌｏｃｋ）１２０を受取り、クロック信号（ｃｌｋ）１２２、クロック信号（ｒｓｔ）１２４、およびクロック信号（ｃｌｒ）１２６を生成する。同期回路１１２は、同期信号１１８およびクロック信号１２０をバッファし、クロック信号１２０を利用して同期信号１１８のタイミングを再度とり、それにより、クロック信号１２４は、同期信号１１８の（たとえば１クロックサイクル分だけの）遅延されたバージョンとなる。

分割器１１４（たとえば２分割周波数分割器回路）は、クロック信号１２２およびクロック信号１２４を受取り、クロック信号（ｃｋｄｉｖ２）１２８を生成する。分割器１１６（たとえば、５分割周波数分割器回路）は、クロック信号１２６およびクロック信号１２８を受取り、信号１３０（たとえば、ｐ０、ｐ１、ｐ２、ｐ３、およびｐ４と標識付けされる５個のパルスを提供するクロック信号）を生成する。

マルチプレクサ１０４（マルチプレクサ１０４（１）および１０４（２）として別個に参照符号が付される）は、信号１３０および入力信号１０２を受取る。この例示的な実現例に関し、入力信号１０２は、１０ビットのパラレルデータ（たとえばｂ０からｂ９と標識付けされる）を表わし、マルチプレクサ１０４（１）は、入力信号１０２のビットｂ０、ｂ２、ｂ４、ｂ６、およびｂ８を受取り、マルチプレクサ１０４（２）は、入力信号１０２のビットｂ１、ｂ３、ｂ５、ｂ７、およびｂ９を受取る。

信号１３０の制御下において、マルチプレクサ１０４（１）は、入力信号１０２のビットｂ０、ｂ２、ｂ４、ｂ６、およびｂ８を、信号１０６（１）（ａ０と標識付けされる）として選択的に提供し、マルチプレクサ１０４（２）は、入力信号１０２のビットｂ１、ｂ３、ｂ５、ｂ７、およびｂ９を、信号１０６（２）（ａ１と標識付けされる）として選
択的に提供する。マルチプレクサ１０８は、信号１０６（１）および１０６（２）を受取り、クロック信号１２８の制御下において、信号１１０（たとえば、入力信号１０２により提供されたパラレルデータに基づくシリアル出力データ）を提供する。

この例示的な実現例に関し、シリアライザ回路１００は、パラレル入力データ（すなわち入力信号１０２）を受取って、同期信号（すなわち同期信号１１８）により制御されるとデータ伝送用にシリアル出力データを提供する１０：１シリアライザを表わす。しかしながら、シリアライザ回路１００が、この発明の或る局面を例示するために特定の実現例を表わしていること、および、この発明の原理に従って多数の変更および変形が可能であることを理解されるべきである。たとえば、シリアライザ回路１００は、所定の用途に必要とされるか、または所望される２：１、３：１、または他の任意の比率のパラレル−シリアル変換として実現され得る。

たとえば、この発明の一実施例に従ったシリアライザ回路１００は、送受信機の伝送経路において実現され得、シリアライザ回路１００は、低速パラレルデータを高速シリアルデータに多重化する。この高速シリアルデータは、通信チャネルを介して伝送用の出力ドライバに提供される。一例として、対応する通信チャネルを介してシリアルデータを提供するために、多数のシリアライザ回路１００が（たとえば送受信機内において）実現され得る。

さらに、この発明の一実施例によると、シリアルデータは通信チャネルの全体にわたり同期化され得、それにより、異なる通信チャネルからの対応するパラレルデータビットが、ほぼ同時に伝送される。たとえば、送受信機内の各対応するシリアライザ回路１００にビットｂ０からｂ９が提供される、異なるパラレルデータは、この明細書で論じられる同期技術に基づき、ほぼ同時に伝送される（たとえば、ビットｂ０は、各通信チャネルを介して同時に伝送され、その後ビットｂ１、次にｂ２等が続く）。

たとえば図２は、この発明の一実施例に従った図１のシリアライザ回路１００についてのタイミング図２００を示す。タイミング図２００はたとえば、シリアライザ回路１００の同期設計を参照して論じられる或る信号に対して例示的な波形を提示する。

一例として、クロック信号１２０および同期信号１１８は、基準クロック信号（ｒｅｆｃｋ）２０２に基づき、フェーズロックループ（ＰＬＬ）回路により提供され得る。クロック信号１２０および同期信号１１８は、各通信チャネルに対応する多数のシリアライザ回路１００にさらに提供されて、通信チャネルの全体にわたる同期を提供し得る。

たとえば図３は、この発明の一実施例に従った図１の１つ以上のシリアライザ回路１００に信号を提供するための基準回路３００を示すブロック図である。基準回路３００は、フェーズロックループ（ＰＬＬ）３０２、分割器３０４、レジスタ３０６（たとえばＤフリップフロップ）、および論理ゲート３０８を含む。

ＰＬＬ３０２（たとえば電圧制御発振器（ＶＣＯ）および位相周波数検出器（ＰＦＤ）を有する）は、基準クロック信号２０２を受取り、クロック信号１２０を提供する。クロック信号１２０は、分割器３０４に提供され、この分割器３０４は、ダウンクロック信号１２０を分割し、レジスタ３０６（１）およびＰＬＬ３０２にクロック信号３１２を提供する。

レジスタ３０６（１）は、クロック信号１２０も受取り、同様にクロック信号１２０を受取るレジスタ３０６（２）に対し、その出力信号を提供する。レジスタ３０６（１）および３０６（２）は、それらの出力信号を論理ゲート３０８（たとえば排他的ＯＲゲート
）に提供し、この論理ゲート３０８は、同期信号１１８を提供する。クロック信号１２０および同期信号１１８は、対応する通信チャネル用の多数のシリアライザ回路１００に提供され得、それにより、シリアライザ回路１００は同期化される（たとえば、チャネル（ｃｈ）０、１、２等の通信チャネルに関連する各シリアライザ回路１００は、互いに同期化される）。

この例示的な実現例に関し、この発明の一実施例によると、基準回路３００のＰＬＬ３０２から生じる同期信号１１８およびクロック信号１２０（たとえば高速クロック信号）を利用して、異なるチャネルからのシリアル出力データ（たとえば、異なるシリアライザ回路１００からのデータ１１０）をアライメントする、データ伝送用の同期スキームが開示される。このアライメントは、シリアライザ回路１００（図１）内においてマルチプレクサ１０４（たとえば５：１マルチプレクサ）およびマルチプレクサ１０８（たとえば２：１マルチプレクサ）の動作を制御することにより達成される。

一例として、図２に示すように、同期信号１１８のパルスは、基準クロック信号２０２の立上がり端によりトリガされ得る。各シリアライザ回路１００は、対応する入力信号１０２（たとえば、各シリアライザ回路１００に異なるデータを提供し得るパラレルデータビットｂ０からｂ９）を受取り、信号１１０（たとえば高速シリアルデータ）を提供する。

信号１１０は、同期信号１１８に基づいた、分割器１１４に対するクロック信号１２４の生成により、シリアライザ回路１００の全体にわたり同期化され得る。同期信号１１８がシリアライザ回路１００に一律に提供されるため、同期信号１１８から生成されたクロック信号１２４は、異なるチャネル（またはシリアライザ回路１００）の全体にわたり、スキューがほとんどまたは全く測定されない。

クロック信号１２４は、異なるチャネルの全体にわたり同一の位相を有するクロック信号１２８を分割器１１４に提供させる。その結果、各シリアライザ回路１００内の対応するクロック信号１２８により制御されるマルチプレクサ１０８は、異なるシリアライザ回路１００の全体にわたりほぼ同時に、同一の対応する入力ビットを有する信号１１０を信号１０６（１）または信号１０６（２）から提供する。

信号１０６（１）および１０６（２）は、分割器１１６（たとえばカウンタ）に提供されるクロック信号１２６および１２８に基づいて同期化され、この分割器１１６は、異なる位相を有する、ｐ０からｐ４（図２）と標識付けされた５個のパルスをマルチプレクサ１０４に提供するクロック信号１３０を生成する。この例示的な実現例において、クロック信号１３０のパルスｐ０は、図２に示すように、クロック信号１２６および１２８によりトリガされる。

クロック信号１２６および１２８が異なるシリアライザ回路１００の全体にわたって一律でありかつ同期化されているため、各対応するシリアライザ回路１００に対するクロック信号１３０のパルスｐ０からｐ４は、シリアライザ回路１００の全体にわたり、位相差を全く（またはほとんど）有さない。したがって、各通信チャネル用のシリアライザ回路１００内のマルチプレクサ１０８は、ほぼ同時に、同一の対応するパラレルビット（たとえば、入力信号１０２のビットｂ０、ｂ１、…、またはｂ９）を提供する。

この発明の１つ以上の実施例によると、同期スキームが開示される。たとえば、対応する通信チャネルを有する送受信機シリアライザ回路用の同期スキームが開示され、それにより、１つ以上のシリアライザ回路が同期化される。

１つの例示的な実現例において、シリアライザ回路内のマルチプレクサは、同一の対応するパラレルビットを提供するように同期化される。たとえば、同期スキームは、シリアル出力をアライメントし、それにより、異なるチャネルからのシリアル出力は、同一のパラレルビットデータ（たとえば、ビットｂ０、ｂ１、ｂ２、…、ｂ９）を同時に伝送し得る。さらに、たとえばシリアル出力は、基準クロック（たとえば、クロック信号１３０のパルスｐ０または同期信号１１８のパルス）の各立上がり端の後に、或るパラレルデータビット（たとえばデータビットｂ０）を提供することができる。

上述の実施例は、この発明を例示するが、この発明を限定しない。この発明の原理に従って多数の変更および変形が可能であることも理解されるべきである。したがって、この発明の範囲は、前掲の請求項によってのみ規定される。

この発明の一実施例に従ったシリアライザ回路を示すブロック図である。この発明の一実施例に従った図１のシリアライザ回路についてのタイミング図である。この発明の一実施例に従った図１の１つ以上のシリアライザ回路に信号を提供するための基準回路を示すブロック図である。

Claims

集積回路であって、
第１のクロック信号および同期信号を受取るように、そして、少なくとも第２のクロック信号および第３のクロック信号を提供するように適合される同期回路と、
前記第２のクロック信号を受取るように、そして、第１の分割されたクロック信号を提供するように適合される第１の分割器回路と、
前記第３のクロック信号および前記第１の分割されたクロック信号を受取るように、そして、第２の分割されたクロック信号を提供するように適合される第２の分割器と、
前記第２の分割されたクロック信号、および多数のパラレルビットを提供する入力信号を受取るように、そして、前記第２の分割されたクロック信号の制御下において前記パラレルビットを選択的に提供するように適合される少なくとも１つのマルチプレクサと、
前記第１の分割されたクロック信号、および前記少なくとも１つのマルチプレクサからの前記パラレルビットを受取るように、そして、前記入力信号に基づきシリアル出力信号を提供するように適合される出力マルチプレクサとを含む、集積回路。
前記少なくとも１つのマルチプレクサは、各々が前記入力信号の前記パラレルビットの半分を受取る２つのマルチプレクサを含む、請求項１に記載の集積回路。
フェーズロックループ回路を有する基準回路をさらに備え、前記基準回路は、基準クロック信号を受取るように、そして、前記第１のクロック信号および前記同期信号を提供するように適合される、請求項１に記載の集積回路。
前記同期回路は、第４のクロック信号を提供するようにさらに適合され、前記第１の分割器回路は、前記第４のクロック信号を受取るように適合される、請求項１に記載の集積回路。
前記同期回路、前記第１および第２の分割器回路、前記少なくとも１つのマルチプレクサ、ならびに前記出力マルチプレクサは、シリアライザ回路を構成し、前記集積回路はさらに、対応する通信チャネルに対する対応するシリアル出力信号を有する複数のシリアライザ回路を備える、請求項１に記載の集積回路。
前記シリアライザ回路についての前記シリアル出力信号は、前記通信チャネルの全体にわたり同期化される、請求項５に記載の集積回路。
前記シリアライザ回路についての前記シリアル出力信号は、通信チャネルの全体にわたり同期化され、前記シリアル出力信号の各々に対する前記パラレルビットのうちの対応するビットは、ほぼ同時に伝送される、請求項５に記載の集積回路。
前記同期回路、前記第１および第２の分割器回路、前記少なくとも１つのマルチプレクサ、ならびに前記出力マルチプレクサは、パラレル−シリアル変換を提供するためのシリアライザ回路を構成し、前記集積回路はさらに、前記同期信号に基づいて同期化される多数のシリアライザ回路を備える、請求項１に記載の集積回路。
同期信号を受取るように、そして、少なくとも第１のクロック信号を提供するように適合される同期回路と、
前記少なくとも第１のクロック信号を受取るように、そして、少なくとも第１の分割されたダウンクロック信号を提供するように適合される分割器回路と、
前記少なくとも第１の分割されたダウンクロック信号、および多数のパラレルビットを提供する入力信号を受取るように、そして、前記入力信号に基づき、かつ、前記少なくと
も第１の分割されたダウンクロック信号の制御下において、シリアル出力信号を提供するように適合されるマルチプレクサ回路とを備える、回路。
基準クロック信号を受取るように、そして、前記同期信号を前記同期回路に提供するように適合される基準回路をさらに備える、請求項９に記載の回路。
前記同期回路、前記分割器回路、および前記マルチプレクサ回路は、シリアライザ回路を構成し、前記回路はさらに、前記同期信号に基づいて同期化される多数の前記シリアライザ回路を備える、請求項９に記載の回路。
前記シリアライザ回路は、前記マルチプレクサ回路の前記シリアル出力信号を介して、同期化された態様で、前記パラレルビットの対応するビットを提供する、請求項１１に記載の回路。
前記同期回路はさらに、前記シリアライザ回路に一律に提供されるクロック信号を受取るように適合される、請求項１１に記載の回路。
前記少なくとも第１のクロック信号は、第１、第２、および第３のクロック信号を含む、請求項９に記載の回路。
前記分割器回路は、第１の分割されたダウンクロック信号を提供する第１の分割器回路と、第２の分割されたダウンクロック信号を提供する第２の分割器回路とを含む、請求項９に記載の回路。
前記マルチプレクサ回路は、各々が入力信号のパラレルビットの半分および前記第１の分割されたダウンクロック信号を受取る第１および第２のマルチプレクサと、前記第１および第２のマルチプレクサに結合されて前記第２の分割されたダウンクロック信号を受取る第３のマルチプレクサとを含み、前記第３のマルチプレクサは、前記第１および第２のマルチプレクサから出力信号を受取り、前記シリアル出力信号を提供する、請求項１５に記載の回路。
パラレル−シリアルデータ変換と、多数の通信チャネルの全体にわたるデータ伝送同期とを提供するための方法であって、
前記通信チャネルの全体にわたり同期化される同期信号およびクロック信号を提供するステップと、
前記通信チャネルの各々に対する前記同期信号および前記クロック信号に基づき、第１の分割されたダウンクロック信号を生成するステップと、
前記第１の分割されたダウンクロック信号の制御下において、パラレル入力データビットをシリアルデータビットに多重化するステップとを含み、前記シリアルデータビットは、前記通信チャネルの全体にわたり同期化される、方法。
基準クロック信号を提供するステップと、
前記基準クロック信号に基づき、前記同期信号および前記クロック信号を生成するステップとをさらに含む、請求項１７に記載の方法。
前記通信チャネルの各々に対する前記パラレル入力データビットは、前記通信チャネルを介して同期して伝送される、請求項１７に記載の方法。
前記通信チャネルの各々に対する前記同期信号および前記クロック信号に基づき、第２の分割されたダウンクロック信号を生成するステップをさらに含み、前記パラレル入力デ
ータビットをシリアルデータビットに多重化するステップは、前記第２の分割されたダウンクロック信号の制御下にさらに置かれる、請求項１７に記載の方法。