JP4202778B2 - 受信回路および送信回路 - Google Patents
受信回路および送信回路 Download PDFInfo
- Publication number
- JP4202778B2 JP4202778B2 JP2003023446A JP2003023446A JP4202778B2 JP 4202778 B2 JP4202778 B2 JP 4202778B2 JP 2003023446 A JP2003023446 A JP 2003023446A JP 2003023446 A JP2003023446 A JP 2003023446A JP 4202778 B2 JP4202778 B2 JP 4202778B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、クロックと同期してデータ信号処理を行う通信用の送信回路および受信回路に関する。
【０００２】
【従来の技術】
近年、データ通信容量を増大させるために、通信システムの伝送速度の向上が求められており、システムの要素回路には高速性能が必須である。特に光通信用回路は、光ファイバの超高速な伝達特性を最大限に利用するため、動作速度の向上が強く求められている。
【０００３】
ここで、伝送速度の限界となる要因について説明する。通信用回路では正確なタイミングで伝送を行うため、外部の基準クロックに同期して動作する。送信時はクロック信号を用いてデータ波形を整形して送信を行い、受信時は受信したデータ波形から抽出したクロック信号を用いて識別する。クロック信号がデータの送信や受信のタイミングを決定しているため、クロック信号の最高周波数がそのまま通信回路において必要な最高動作速度を決定している。
【０００４】
すなわち、通信用回路の中ではクロック信号が最も高い周波数成分を持つため、そのクロック信号処理回路の動作速度の上限は少なくともクロック信号周波数を上回らなければならない。また、高周波においては、回路を構成するデバイス特性や配線寄生素子の影響により、クロック信号処理回路の動作周波数の上限が決定される。クロック信号処理回路に動作周波数以上のクロック信号が入力された場合には、クロック信号の振幅が減少し、そのために例えばフリップフロップなどのクロック同期型の回路の動作に誤りが生じる。したがって、クロック信号処理回路の最高動作周波数は、通信用回路の動作速度を決定する重要な要素である。
【０００５】
このような光通信用回路において、図２に示すように、クロック同期型の回路を用いて構成した送信回路と受信器とが光ファイバにより接続されるシステムが知られている（例えば、非特許文献１のＦｉｇ.１参照。以下、「従来例１」と呼ぶ）。
【０００６】
図２において、送信回路ＴＲＭには並列データ信号と、クロック信号が入力される。マルチプレクサ（ＭＵＸ）３０は、並列データ信号を直列データ信号に時分割多重化する回路である。伝送速度ｆ１／ｍ［ｂ／ｓ］でｍ並列のデータ信号を伝送速度ｆ１［ｂ／ｓ］の直列データ信号に多重化することができる。ここで、ｍは２のべき乗であり、図２ではｍ＝４の場合を示している。多重化されたデータ信号は、レーザダイオード４０、変調器４１、およびドライバ４２からなる電気・光変換器を経て光信号に変換される。
【０００７】
光ファイバ３３を経て受信回路ＲＣＶに入力された光信号は、フォトダイオード３１、プリアンプ３２、およびメインアンプ３５により電気信号へと変換、増幅される。この信号が分岐されて、一方は識別器３６へ、もう一方はクロック抽出回路２ａへと入力される。クロック抽出回路２ａはデータ信号からクロック信号を再生する回路である。識別器３６は再生されたクロック信号を用いて正確なタイミングでデータの符号を判別して出力し、デマルチプレクサ（ＤＥＭＵＸ）回路３４に入力する。デマルチプレクサ回路３４は、再生されたクロック信号を分周回路２０で周波数ｆ１／２［Ｈｚ］にしたクロック信号を用いて、伝送速度ｆ１［ｂ／ｓ］の直列データ信号をｆ１／ｍ［ｂ／ｓ］の伝送速度でｍ並列のデータ信号に分離して出力する。この構成により、電気回路で容易に扱えるｆ１／ｍ［ｂ／ｓ］の伝送速度のデータ信号をｍ並列同時に一本の光ファイバで伝送することができる。図２では伝送速度１０［Ｇｂ／ｓ］の送信器に、周波数５［ＧＨｚ］の外部クロックを入力している。
【０００８】
光伝送システムに実際に通信用回路を適用する場合は、出力波形のジッタの低減を図り、通信誤りを極力少なくするためリタイミングを行うことが強く求められる。そのため、マルチプレクサＭＵＸの出力の後段に、図３（例えば、非特許文献２のＦｉｇ.１参照、以下、「従来例２」と呼ぶ）に示すようにリタイミングを行うマスタースレーブＤフリップフロップＭＳを配置し、伝送速度ｆ１［ｂ／ｓ］の速度に対して、周波数ｆ１［Ｈｚ］のクロック信号を入力して波形整形を行う。
【０００９】
受信器側も同様に周波数ｆ１［Ｈｚ］のクロック信号を入力して、識別器３６を駆動し、正確に波形再生する。なお、図３において、参照符号ＭはマスタースレーブＤフリップフロップのマスター、ＳはマスタースレーブＤフリップフロップのスレーブを示している。また、２０ａは分周回路、２３はデータ出力バッファ回路、２４はクロック信号が適切なタイムスロットで入るようにクロック信号の位相調整を可能にする位相シフト回路、２５はクロックバッファ回路、Ｔ１，Ｔ２は位相制御用の制御信号入力端子である。
【００１０】
ここで、ｆ１［ｂ／ｓ］の伝送速度でｆ１［Ｈｚ］の周波数のクロックを用いて動作させる方式をフルレート方式と呼ぶ。また、前述の図２に示した送信回路だけでなく、図４の回路（例えば、非特許文献１、Ｆｉｇ．１６参照、以下、「従来例３」と呼ぶ）構成では、受信回路ＲＣＶについても伝送速度４０［Ｇｂ／ｓ］に対して、周波数２０［ＧＨｚ］のクロック信号を入力している。このように、ｆ１［ｂ／ｓ］の伝送速度でｆ１／２［Ｈｚ］の周波数のクロック信号を用いて、送信回路、受信回路を動作させる方式をハーフレート方式と呼ぶ。
【００１１】
【非特許文献１】
Ｈ．Ｍ．−レイン（H.-M.REIN）著、「１０−４０Ｇｂ／ｓ 光ファイバＴＤＭリンク用ＳｉおよびＳｉＧｅバイポーラ ＩＣｓ（Si and SiGe BIPOLAR ICs FOR 10 TO 40Gb/s OPTICAL-FIBER TDM LINKS）」、インターナショナル・ジャーナル・オブ・ハイスピード・エレクトロニクス・アンド・システムズ（International Journal of High Speed Electronics and Systems）１９９８年、第２巻、ｐ．３４７−３８３（Vol.9, No.2, pp.347-383,1998），ワールド・サイエンティフィック出版会社（World Scientific Publishing Company）
【非特許文献２】
Ｚ．Ｈ．ラオ他（Z.H.Lao,et al.）、「ＳＤＨシステム用１２ＧｂＳｉバイポーラ４：１マルチプレクサＩＣ（A 12Gb/s Si Bipolar 4:1-Multiplexer IC for SDH Systems）」、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド−ステートサーキッツ（IEEE Journal of Solid-State Circuits）、１９９５年、第３０巻、ｐ．１２９−１３２（Vol.30, No.2, pp.129-132）
【００１２】
【発明が解決しようとする課題】
通信用回路の最高動作速度は、トランジスタや伝送線路の特性、回路構成によって決まり、特にクロック信号を処理する回路が重要である。フルレート方式の場合にはクロック信号が最も高い周波数成分を持っており、その信号が通る回路が回路全体の動作速度を決める。
【００１３】
最も高い周波数のクロック信号を処理する回路としては、回路ブロック間の配線に信号を伝達するためのクロックバッファ回路、クロック同期回路を構成する位相周波数比較器、周波数制御発振器、フリップフロップなど複数のブロックがある。フリップフロップが動作する最大動作速度は、入力クロック信号の振幅が低速動作と同じ場合にトランジスタの最大スイッチング速度として得られる。
【００１４】
しかしながら、実際の通信回路においては、フリップフロップ以外の、前述のクロックバッファ回路などでの帯域の制限により、最大動作速度に達する前に、クロック信号の振幅が減衰し、フリップフロップの誤動作が生じ、このときの動作速度が通信用回路の最大動作速度となる。
【００１５】
したがって、最も高い周波数のクロック信号を処理するブロックを減らし、帯域の制限をなくすことにより、フリップフロップの最大動作速度まで通信用回路の動作速度を向上させることができる。このため、クロック信号の周波数を１／２にしてクロック信号処理の制限を緩和し、データ信号処理の限界まで動作させることができる前述した従来例２や従来例３のハーフレート方式が提案されている。
【００１６】
ハーフレート方式は、クロック信号の立ち上がりのタイミングと、立ち下がりのタイミングのどちらも識別のタイミングに使用している。一方、フルレート方式は、識別・決定のタイミングは立ち上がりのとき、あるいは立ち下がりのときのどちらか片方だけを使用する。ハーフレート方式では、立ち上がりと立ち下がりの間隔が、データ信号の符号長と同じであればいいので、フルレート方式の１／２の周波数のクロック信号で、同じ伝送速度が実現できる。
【００１７】
しかしながら、ハーフレート方式にはジッタが増加してエラーレートが低下する問題が生じる。この原因は、クロック信号が立ち上がるときと立ち下がるときでは、回路内の電流の経路が異なるため、充放電する寄生容量の値が違い、立ち上がり時間と立ち下り時間が異なるためである。特に前段のバッファにエミッタフォロワを利用している場合には、切替えのために供給する電流値が異なり、立ち上がり時間と立ち下がり時間に大きな差が生じる。この問題を解決するために立ち上がり時間と立ち下がり時間が同じになるような対称性を考慮した回路が求められるが、対称性と動作速度を両立させる回路を構成することは困難である。
【００１８】
ハーフレート方式では、クロック信号の立ち上がり時と立ち下がり時の両方ともにデータ信号の切替えを行うことから、それぞれの時間の差によって切替えのタイミングがずれて、データ信号のデューティ比が変動する。デューティ比の変動のあるデータ信号には、大きなジッタが生じる。
【００１９】
以上のように、従来の技術では、フルレート方式の場合はクロック信号の高い周波数の伝達が困難であるため動作速度の低下が起こり、ハーフレート方式の場合はジッタが増加するという問題があった。
【００２０】
本発明の目的は、クロック信号処理回路の動作速度をフリップフロップの最大速度まで向上させ、かつ、ジッタの発生を抑えた受信回路および送信回路を提供することにある。
【００２１】
【課題を解決するための手段】
（１）． 本発明に係る受信回路の代表的なものは、ｆ１を正の実数とする伝送速度ｆ１［ｂ／ｓ］の１本のデータ信号を入力信号として前記データ信号に同期した周波数ｆ１／ｎ［Ｈｚ］（ｎは、２以上の自然数）のクロック信号を再生して出力するクロック同期回路と、
ｊ本（ｊは、１以上の自然数）の配線を介して前記クロック同期回路出力のクロック信号を入力として所定の逓倍率で逓倍クロック信号を出力するｊ個の逓倍器と、
前記クロック同期回路の入力と共通な１本を含めたｊ並列の入力端子、ｊ×ｋ並列の出力端子、およびｊ並列のクロック入力端子を有し、第ｊ＋1から第２×ｊの配線を介して前記逓倍クロック信号の立ち上がり時あるいは立ち下がり時のどちらか一方のみをタイミングの基準とし、前記ｊ並列の入力端子に入力されたｊ本の、伝送速度ｆ１［ｂ／ｓ］のデータ信号を識別再生、かつ、１：ｋの比率でデータ分離を行い、ｊ×ｋ本の伝送速度ｆ１／ｋ［ｂ／ｓ］のデータ信号へと変換するクロック同期デジタル回路とを備え、
前記クロック同期デジタル回路のｊ並列のデータ信号を入力とする端子を受信回路の入力端子とし、ｊ×ｋ並列のデータ信号を出力とする端子を受信回路の出力端子とし、前記クロック同期回路の出力端子と前記ｊ個の逓倍器の入力端子とを結ぶ前記第１から第ｊの配線と、前記ｊ個の逓倍器と前記デジタル回路のｊ並列のクロック入力端子とを結ぶ前記第ｊ＋１から第２×ｊの配線の内の、第１から第ｊの配線で生じる遅延の最大値ｔ１ｍａｘ［ｓ］と、第ｊ＋１から第２×ｊの配線で生じる遅延の最大値ｔ２ｍａｘ［ｓ］とは、遅延ｔ２ｍａｘの方が小さく、かつ、遅延ｔ２ｍａｘは前記逓倍器出力のクロック周期１／ｆ１［ｓ］の１／１０以下となるように配置されていることを特徴とするものである。
（２）． また、本発明に係る送信回路の代表的なものは、ｆ１を正の実数、ｍを１以上の自然数、ｎを２以上の自然数とする周波数ｆ１／ｍ／ｎ［Ｈｚ］のクロック信号を入力信号とし、前記入力クロック信号に同期した周波数ｆ１／ｎ［Ｈｚ］のクロック信号を出力信号とするクロック同期回路と、
前記クロック同期回路出力のクロック信号を第１から第ｊ（ｊは、１以上の自然数）の配線を介して入力信号とし、所定の逓倍率で逓倍クロック信号を出力信号とするｊ個の逓倍器と、
ｊ×ｋ並列（ｋは２以上の自然数）のデータ信号の入力端子、ｊ並列のデータ信号の出力端子、ｊ並列のクロック入力端子を有し、第ｊ＋１から第２×ｊの配線を介して前記ｊ本の逓倍クロック信号を前記ｊ並列のクロック入力端子に印加して前記逓倍クロック信号の立ち上がり時あるいは立ち下がり時のどちらか一方のみをタイミングの基準とし、入力端子に入力されたｊ×ｋ本の伝送速度ｆ１／ｋ［ｂ／ｓ］のデータ信号を識別再生、かつ、ｋ：１の比率で時分割多重を行い、ｊ本の伝送速度ｆ１［ｂ／ｓ］のデータ信号へと変換するクロック同期デジタル回路とを備え、
前記クロック同期デジタル回路のｊ×ｋ並列のデータ信号を入力とする端子を送信回路の入力端子とし、ｊ並列のデータ出力信号を出力する端子を送信回路の出力端子とし、
前記クロック同期回路の出力端子と前記ｊ個の逓倍器の入力端子とを結ぶ前記第１から第ｊの配線と、前記ｊ個の逓倍器と前記デジタル回路のｊ並列のクロック入力端子とを結ぶ前記第ｊ＋１から第２×ｊの配線において、第１から第ｊの配線で生じる遅延の最大値ｔ１ｍａｘ［ｓ］と第ｊ＋１から第２×ｊの配線で生じる遅延の最大値ｔ２ｍａｘ［ｓ］とでは、遅延ｔ２ｍａｘの方が小さく、かつ、遅延ｔ２ｍａｘは前記逓倍器出力のクロック周期１／ｆ１［ｓ］の１／１０以下となるよう配置されていることを特徴とするものである。
【００２２】
また、前述の送信回路において、前記逓倍器は、排他的論理和回路と９０°移相器からなり、前記逓倍器に入力される信号を分岐して、一方を前記排他的論理和回路の入力とし、分岐した他方の信号を前記９０°移相器を介して前記排他的論理和回路の他方の入力とし、前記排他的論理和回路の出力を逓倍器の出力とすることを特徴とする送信回路。
（３）． また、上記（１）の受信回路または上記（２）の送信回路おいて、
前記逓倍器に入力される信号は差動信号であり、
前記排他的論理和回路は前記差動信号を第１の入力信号とし、９０°移相器の出力の差動信号を第２の入力信号とし、
前記逓倍器は、第１から第７のトランジスタと、第１から第３の抵抗と、第１から第３の定電圧の端子を具備し、
前記第１の入力信号の正相が前記第１及び第４のトランジスタのベースに入力され、
前記第１の入力信号の逆相が前記第２及び第４のトランジスタのベースに入力され、
前記第２の入力信号の正相が前記第５及び第６のトランジスタのベースに入力され、
前記第１及び第３のトランジスタの共通コレクタは、前記第１の抵抗を介して前記第１の定電圧の端子に接続され、
前記第２及び第４のトランジスタの共通コレクタは、前記第２の抵抗を介して前記第１の定電圧の端子へ接続され、
前記第５のトランジスタのコレクタは、前記第１及び第２のトランジスタの共通エミッタに接続され、
前記第６のトランジスタのコレクタは、前記第３及び第４のトランジスタの共通エミッタに接続され、
前記第７のトランジスタのコレクタは前記第５及び第６のトランジスタの共通エミッタに接続され、ベースは前記第３の定電圧の端子に接続し、エミッタは前記第３の抵抗を介して前記第２の定電圧の端子に接続され、
前記第１及び第３のトランジスタの共通コレクタを前記逓倍器の正相の出力端子とし、前記第２と第４のトランジスタの共通コレクタを前記逓倍器の逆相の出力端子として構成すれば好適である。
（４）． また、上記（１）の受信回路または上記（２）の送信回路おいて、
前記逓倍器は、第１から第３のトランジスタと、第１の抵抗と、第１から第３の定電圧の端子とを具備し、
入力される差動信号の正相が前記第１のトランジスタのベースに入力され、逆相が前記第２のトランジスタのベースに入力され、
前記第１及び第２のトランジスタの共通コレクタが前記第１の定電圧の端子に接続され、共通エミッタが前記第３のトランジスタのコレクタに接続され、
前記第３のトランジスタのベースが前記第３の定電圧の端子に接続され、エミッタが前記第１の抵抗を介して前記第２の定電圧の端子に接続され、
前記第１及び第２のトランジスタの共通エミッタを出力端子として入力信号の全波整流波形を出力する構成としてもよい。
（５）． また、上記（１）の受信回路または上記（２）の送信回路おいて、
前記逓倍器は、第１から第４のダイオードを具備し、
入力される差動信号の正相が前記第１のダイオードのアノードと、前記第３のダイオードのカソードに入力され、逆相が前記第２のダイオードのアノードと、
前記第４のダイオードのカソードに入力され、
前記第１及び第２のダイオードの共通カソードを第１の出力端子とし、前記第３及び第４の共通アノードを第２の出力端子として入力信号の全波整流波形を出力する構成としてもよい。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施形態について添付図面を参照しながら詳細に説明する。
【００２４】
＜実施形態１＞
図１は、本発明に係る受信回路および送信回路の第１の実施形態を示す回路図である。図１に示す受信回路１は、伝送速度ｆ１［ｂ／ｓ］の直列データ信号をｊ本入力し、その１つのデータ信号から周波数ｆ１／ｎ［Ｈｚ］（ｎは２以上の自然数）のクロック信号成分を抽出して再生するクロック同期回路（ＣＤＲ：クロックデータリカバリ）２と、そのクロック信号の周波数をｎ倍にする逓倍器（ＭＵＬ）３と、その逓倍したクロック信号ＣＬＫ１をタイミングの基準として入力データ信号を識別再生するクロック同期デジタル回路（ＣＳＤ）４とから構成される。
【００２５】
クロック同期デジタル回路４の出力、すなわち受信回路の出力は、入力された直列データ信号を伝送速度ｆ１／ｋ［ｂ／ｓ］でｊ×ｋ［チャネル（ｃｈ）］の並列信号に分離して出力する。
【００２６】
クロック同期回路２の出力と逓倍器３の入力を結ぶ配線５は、遅延ｔ１［ｓ］を生じ、逓倍器３の出力とクロック同期デジタル回路４のクロック入力を結ぶ配線６は、遅延ｔ２［ｓ］を生じるとすると、遅延ｔ１の最大値ｔ１ｍａｘと遅延ｔ２の最大値ｔ２ｍａｘの関係は、ｔ１ｍａｘ＞ｔ２ｍａｘとし、また配線６の遅延２の影響を小さくするために、遅延ｔ２ｍａｘがクロック信号の周期１／ｆ１［ｓ］より１桁以上充分小さく、すなわち１／１０以下となるように、配線６の遅延を考慮して、それぞれの回路を配置する。なお、配線１３を介したクロック同期回路２の周波数ｆ１／ｎ［Ｈｚ］の出力が逓倍器を介さずにクロック信号ＣＬＫ２としてクロック同期デジタル回路４へ入力されているが、このクロックＣＬＫ２は分離された並列信号の処理回路のように、ｆ１／ｎ［Ｈｚ］以下の周波数で同期して動作する回路のためのクロック信号である。
【００２７】
この構成を用いることにより、クロック同期デジタル回路４がデータを識別・切換するタイミングは、フルレート方式と同様に１つの符号に１波長のクロック信号が対応するため、クロック信号の立ち上がり、あるいは立ち下がりのどちらか一方のみとなる。前述したハーフレート方式で生じるような、立ち上がりと立ち下がりの時間のずれによるジッタは発生しない。したがって、受信信号の識別位相余裕はハーフレート方式より大きくなる。
【００２８】
一方、従来のフルレート方式では、その他にクロック同期回路を構成する回路ブロックとその間の配線でｆ１［Ｈｚ］のクロック信号を扱うため、クロック同期回路を構成する位相制御回路、クロック発生回路、配線寄生容量、配線の分岐などにより、いくつもの周波数帯域の制限要因が生じる。それに対して、本実施形態の構成では、回路内で最も高い周波数であるｆ１［Ｈｚ］のクロック信号を扱うのは、逓倍器３と、クロック同期デジタル回路４のクロック入力となるフリップフロップと、その間を結ぶ配線６のみであるため、配置を考慮することにより、周波数帯域の制限となる要素は、逓倍器とフリップフロップを構成するデバイスの特性だけで決まる。したがって、フリップフロップの最大動作速度とほぼ同じ速度まで、受信回路全体の伝送速度を向上することができる。よって、本実施形態の構成の受信回路は従来に比べて、ジッタを劣化させずに動作速度の向上が図れる。
【００２９】
例えば、クロック同期回路２を構成する回路ブロックとクロック同期デジタル回路４とを結ぶ配線が長くなると、配線寄生容量による帯域の減少に伴い、クロック信号振幅の減衰が生じる。クロック同期回路２の出力端子の周波数帯域が抵抗と容量だけで決まり、クロック同期回路の帯域４０ＧＨｚ、出力抵抗２０Ω、クロック同期デジタル回路４の入力容量２００ｆＦの回路に逓倍器３を用いないで接続したとすると、その間を接続する配線に２００ｆＦの配線容量がある場合、周波数帯域は２０ＧＨｚに低下してしまう。
【００３０】
回路の周波数帯域付近の高周波動作では、飽和動作せずに線形増幅の動作をすることから、４０ＧＨｚのクロック信号の振幅は、７．０ｄＢ低下することになる。
【００３１】
一方、本実施形態の構成のように、クロック同期回路２を２０ＧＨｚのクロック信号で動作させ、寄生容量２００ｆＦのクロック信号配線を伝達し、クロック信号２倍の逓倍器３を用いて、クロック同期デジタル回路４に４０ＧＨｚのクロック信号を入力した場合には、クロック同期回路２の振幅は、逓倍器３での減衰はないとすると、３．０ｄＢの低下にとどまる。周波数１ＧＨｚのクロック信号の振幅が２００ｍＶとすると、逓倍器を使用しない場合、クロック信号振幅は８９．３ｍＶとなる。一方で逓倍器を使用する場合、クロック信号振幅は１４２ｍＶとなる。
【００３２】
クロック同期回路２の低周波利得が３０ｄＢとし、低速な雑音信号が３ｍＶ振幅で入力されたとすると、フリップフロップの入力端では９４．９ｍＶになり、逓倍器を用いない場合では誤動作がおきる。一方、逓倍器３を用いた場合には動作のマージンがあり、前者とおなじ振幅になるのは４０ＧＨｚ×２＝８０ＧＨｚであり、動作周波数の限界が高いことは明らかである。
【００３３】
上記の例では、回路構成を仮定した場合であるが、通常、フリップフロップのデジタル回路の動作周波数の方が、線形利得の周波数帯域よりも高いため、上記例の回路構成や値によらずに、同様の現象が発生する。
【００３４】
また、配線の遅延ｔ２がクロック信号の周期１／ｆ１の１／１０以下となるように配置することにより、以下の理由により配線寄生容量が無視でき、デジタル回路の動作周波数まで動作させることができるようになる。
逓倍器の出力抵抗Ｒとフリップフロップの入力容量Ｃで決まる周波数帯域がクロック信号と同じ角周波数ω０＝１／（ＲＣ）＝２πｆ１とすると、配線の寄生容量Ｃ’は、Ｃ’≒Ｃ／１０と近似できるので、クロック信号の振幅の減衰比は次式（１）のように表され、最大５％以下であり、配線は周波数帯域を決める主要因ではなくなる。逓倍器の出力抵抗Ｒは、クロックバッファと同様の回路を出力バッファに適用することによって、最適化が可能である。
【００３５】
【数１】
また、前述した従来のフルレート方式では、クロック同期回路を構成する回路ブロックとその間の配線で、周波数ｆ１［Ｈｚ］のクロック信号を扱う必要があるのに比較して、本実施形態の構成ではクロック同期回路の動作速度を１／ｎに低減することができ、周波数帯域とトレードオフの関係にある他の回路特性を向上させることができる。例えば、負荷駆動力の向上や、消費電力の低減、同期制御周波数範囲の向上、位相雑音の低減などが挙げられる。
【００３６】
図１の送信回路７は、伝送速度ｆ１／ｋ［ｂ／ｓ］の直列データ信号をｊ×ｋ［ｃｈ］並列で入力し、またデータ信号と同期した周波数ｆ１／ｍ／ｎ［Ｈｚ］の基準クロック信号ＣＬＫを入力として、伝送速度ｆ１［ｂ／ｓ］でｊ［ｃｈ］のデータ信号を出力する。
【００３７】
送信回路７は、基準クロックＲｅｆＣＬＫに同期してｍ倍の周波数ｆ１／ｎ［Ｈｚ］のクロック信号を出力するクロック制御回路（ＣＭＵ：クロックマルチプライヤユニット）８と、その出力をｎ倍の周波数ｆ１［Ｈｚ］のクロック信号に逓倍する逓倍器９と、その逓倍したクロック信号ＣＬＫ１をタイミングの基準として時分割多重化と波形整形をして、伝送速度ｆ１［ｂ／ｓ］でｊ［ｃｈ］のデータ信号を出力するクロック同期デジタル回路１０とから構成され、クロック同期デジタル回路１０の出力は、送信回路７の出力として、光ファイバなどの通信路ＣＰを経て、受信回路１の入力へ伝達される。なお、配線１４を介したクロック同期回路８の周波数ｆ１／ｎ［Ｈｚ］の出力が逓倍器を介さずにクロック同期デジタル回路１０へクロック信号ＣＬＫ２として入力されているが、このクロックＣＬＫ２は多重化される前の並列信号の処理回路のようにｆ１／ｎ［Ｈｚ］以下の周波数で同期して動作する回路のためのクロック信号である。
【００３８】
送信回路７も受信回路１と同様に、クロック制御回路８の出力と逓倍器９の入力を結ぶ配線１１において遅延ｔ１［ｓ］を生じ、逓倍器９の出力とフリップフロップの入力を結ぶ配線１２において遅延ｔ２［ｓ］を生じるとすると、遅延ｔ１の最大値ｔ１ｍａｘと遅延ｔ２ｍａｘの関係は、ｔ１ｍａｘ＞ｔ２ｍａｘとなるように、かつ遅延ｔ２ｍａｘがクロック信号の周期１／ｆ１［ｓ］の１／１０以下となるように、それぞれの回路を配置する。
【００３９】
受信回路１と同様に、この構成を用いることにより、クロック同期デジタル回路１０がデータ信号を出力・整形するタイミングは、１つの符号に１波長のクロック信号が対応するため、クロック信号の立ち上がり、あるいは立ち下がりのどちらか一方のみとなる。前述したハーフレート方式で生じるような、立ち上がりと立ち下がりの時間のずれによるジッタは発生しない。したがって、送信信号波形に生じるジッタはハーフレート方式より小さくなる。
【００４０】
従来のフルレート方式では、その他にクロック同期回路を構成する回路ブロックとその間の配線で周波数ｆ１［Ｈｚ］のクロック信号を扱うため、クロック同期回路を構成する位相制御回路、クロック発生回路、配線の分岐により、周波数帯域の制限が生じる。それに対して、本実施形態の構成では、回路内で最も高い周波数であるｆ１［Ｈｚ］のクロック信号を扱うのは、逓倍器９と、クロック同期デジタル回路１０のクロック入力となるフリップフロップと、その間を結ぶ配線のみであるため、周波数帯域の制限となる要素は少なくなる。配線の遅延ｔ２がクロック信号の周期１／ｆ１の１／１０以下となるように配置することにより、配線による帯域の減少は小さくなり、逓倍器とフリップフロップを構成するデバイスの特性で決まる。逓倍器の出力回路を最適化することは可能であるから、フリップフロップのほぼ最大動作速度まで、送信回路の伝送速度を向上させることが可能となる。よって、本発明の送信回路は従来の方式に比べて、ジッタの劣化が少なく、動作速度を向上できる。
【００４１】
また、従来のフルレート方式では、クロック同期回路を構成する回路ブロックとその間の配線で、周波数ｆ１［Ｈｚ］のクロック信号を扱う必要があるのに比較して、クロック同期回路の動作速度を１／ｎに低減することができ、周波数帯域とトレードオフの関係にある、負荷駆動力の向上や、消費電力の低減、同期制御周波数範囲の向上、位相雑音の低減などを図ることができる。
【００４２】
なお、図１では示していないが、通信路ＣＰに光ファイバを用いて、光信号により受信回路と送信回路間の通信を行う場合には、従来例１の図２と同様に、受信回路１の入力部に、光信号を電気信号に変換するための、光ファイバ数に対応した数のフォトダイオードと、各フォトダイオードの信号を増幅するフォトダイオードと同数の前置増幅器とを設け、各前置増幅器の出力をデータ信号として入力すればよい。また従来例１の図２と同様に、送信回路７の出力部に、データ信号出力を増幅するドライバと、光信号を発生させるレーザ発信器と、光信号をドライバ出力の変調信号に応じて変調した変調信号を出力する変調器とを設ければよい。以下の実施形態においても、光信号を用いる場合には同様である。
【００４３】
＜実施形態２＞
図５は、本発明に係る受信回路および送信回路の第２の実施形態を示す回路図である。
【００４４】
本実施形態の回路は、ｋ並列の信号に対してｋ：１の時分割多重を行い、伝送速度ｆ１［ｂ／ｓ］のデータを１本の伝送路で伝送し、再び１：ｋに時分割多重信号を分離して復元することができる送受信回路である。図５と以下の説明では、ｋ＝１６として説明するが、ｋは２以上の自然数として実施できることはいうまでもない。
【００４５】
図５において、受信回路（ＲＣＶ）１ａは、伝送速度ｆ１［ｂ／ｓ］の直列データ信号を入力し、このデータ信号からクロックを再生し出力するクロック同期回路２ｃと、逓倍器３ａと、データ信号の識別再生を行う識別用フリップフロップ４ａと、１：２の分離を行うデマルチプレクサ（ＤＥＭＵＸ）２２ｂと、デマルチプレクサ２２ｂに必要な１／２，１／４，１／８，１／１６のクロック信号を出力する分周器（ＤＩＶ）２０ｃから構成される。
【００４６】
入力されたデータ信号は、クロック同期回路２ｃと識別用フリップフロップ４ａに分岐して入力される。
【００４７】
クロック同期回路２ｃは、入力データ信号とクロック信号の、位相差および周波数差を出力する位相周波数比較器（ＰＦＤ）２７と、この位相周波数比較器の出力から伝達関数を介したクロック周波数の制御信号を出力するクロック制御回路（ＣＬＫ＿ＣＴＲＬ）２８と、クロック信号ＣＬＫを出力する可変周波数発振器２９から構成されるＰＬＬ（Phase Locked Loop）回路である。ここでは、クロック同期回路２ｃの一例としてのＰＬＬ回路を示しているが、ＰＬＬ回路として知られている他の形態や、ＰＬＬ回路以外のクロック抽出回路として知られている回路を用いることができる。
【００４８】
クロック同期回路２ｃに入力されたデータ信号は、クロック信号との位相差、周波数差が検出され、その値に対応して可変周波数発振器２９の周波数や位相を変化させる。データ信号とクロック信号の位相が一致して同期がとれると、クロック周波数はｆ１／２［Ｈｚ］でロックされる。ロックがはずれる位相や周波数の条件は、クロック制御回路２８の伝達関数で決まる。
【００４９】
ＰＬＬ回路は、高精度にデータ信号との同期を得ることができるが、回路構成が複雑であることや、可変周波数回路のように高精度のアナログ回路設計が必要になることから、回路内で最も高いデジタル回路と同等の周波数ｆ１で高周波動作させることは困難である。したがって、ｆ１／２［Ｈｚ］と低い周波数で動作させることは、速度の条件が緩和され、可変周波数拡大や位相雑音の低減、消費電力の低減を図ることができる。
【００５０】
クロック信号ＣＬＫは、配線５ａを介して逓倍器３ａに、配線５ａ，５ａａを介して分周器２０ｃに、配線５ａ，５ａａ，５ａｂを介して１：２デマルチプレクサ２２ｂにそれぞれ伝送される。逓倍器３ａでは周波数ｆ１［Ｈｚ］のクロック信号へと変換され、フリップフロップ４ａにおいてデータ信号が適切なタイミングで識別・再生される。周波数ｆ１［Ｈｚ］のクロック信号で識別することにより、ジッタの少ない識別を行うことができ、位相余裕の拡大を図ることができる。
【００５１】
識別・再生されたデータ信号は、デマルチプレクサ２２ｂに入力され、周波数ｆ１／２［Ｈｚ］のクロック信号のタイミングでｆ１／２［ｂ／ｓ］の二つの信号に時分割分離される。さらに分離された二つの信号は、それぞれ後段の１：２デマルチプレクサ２２ｂｂに入力され、前述の周波数ｆ１／２［Ｈｚ］のクロック信号を後段の分周器２０ｃを介して得られた周波数ｆ１／４［Ｈｚ］のクロック信号のタイミングに従って、伝送速度ｆ１／４［ｂ／ｓ］の４本のデータ信号に分離される。
【００５２】
同様にして、ｆ１／８［ｂ／ｓ］×８本、ｆ１／１６［ｂ／ｓ］×１６本とツリー構造に接続された１：２デマルチプレクサにより分離されて、受信回路１ａから１６チャネルの出力を得ることができる。
【００５３】
送信回路７ａは、伝送速度ｆ１／１６［ｂ／ｓ］×１６の並列データ信号と、周波数ｆ１／１６［Ｈｚ］の基準クロック信号ＲｅｆＣＬＫを入力として周波数ｆ１／２［Ｈｚ］のクロック信号を出力するクロック同期回路８ａと、この周波数ｆ１／２［Ｈｚ］のクロック信号をｎ倍にする逓倍器９ａと、データ信号の出力波形整形を行うフリップフロップ１０ａと、２：１の時分割多重化を行うマルチプレクサ２１ｂと、マルチプレクサ２１ｂに必要な１／２，１／４，１／８，１／１６のクロック信号を出力する分周器２０ｃから構成される。
【００５４】
基準クロック信号ＲｅｆＣＬＫは、外部回路で使用される低速のクロック信号が入力される。送信回路内部で使用する周波数ｆ１［Ｈｚ］、ｆ１／２［Ｈｚ］などの高精度なクロック信号を得るためには、ＰＬＬを用いたクロック同期回路が用いられる。ここでのＰＬＬ回路の構成は受信回路と同様の回路構成であるが、一例である。
【００５５】
クロック同期回路８ａは、基準クロック信号ＲｅｆＣＬＫと、出力した周波数ｆ１／２［Ｈｚ］のクロック信号を１／８分周した周波数ｆ１／１６［Ｈｚ］のクロック信号との間の位相比較を行う。そして、位相差に対応して可変周波数発振器２９ａの周波数を制御して基準周波数ｆ１／２［Ｈｚ］と同期したクロック信号を出力する。受信回路と同様に、動作周波数をｆ１／２［Ｈｚ］としたことにより、可変周波数の拡大や位相雑音の低減、消費電力の低減を図ることができる。
【００５６】
クロック同期回路８ａの出力クロック信号は、配線１１ａを介して逓倍器９ａに、また配線１１ａ，１１ｂを介して分周器（ＤＩＶ）２０ｃに、さらに配線１１ａ，１１ｂ，１２ｂを介して２：１マルチプレクサ２１ｂに、それぞれ入力される。
【００５７】
送信回路７ａに入力されたデータ信号は、２：１マルチプレクサ（ＭＵＸ）を８個並べた回路７０に入力され、周波数ｆ１／２［Ｈｚ］のクロック信号を分周器２０ｃを３段通して出力された周波数ｆ１／１６［Ｈｚ］のクロック信号のタイミングで伝送速度ｆ１／８［ｂ／ｓ］×８並列のデータ信号に時分割多重される。
【００５８】
同様に、周波数ｆ１／８［Ｈｚ］、ｆ１／４［Ｈｚ］、ｆ１／２［Ｈｚ］のそれぞれのクロック信号のタイミングで、伝送速度ｆ１／４［ｂ／ｓ］、ｆ１／２［ｂ／ｓ］、ｆ１［ｂ／ｓ］へと、ツリー構造に接続された２：１マルチプレクサ（ＭＵＸ）によって、直列データ信号へと時分割多重される。逓倍器９ａに入力された周波数ｆ１／２［Ｈｚ］のクロック信号は、周波数ｆ１［Ｈｚ］のクロック信号として配線１２ａを介して、伝送速度ｆ１［ｂ／ｓ］の出力データ信号の波形整形を行うフリップフロップ１０ａに入力される。周波数ｆ１［Ｈｚ］のクロック信号で切換を行うことにより、ジッタの小さい波形を出力することができ、通信エラーの低減や通信距離の拡大を図ることができる。
【００５９】
＜実施形態３＞
図６は、本発明に係る受信回路および送信回路の第３の実施形態を示す回路図である。
【００６０】
本実施形態は、図１に示した第１の実施形態と、クロック信号を分配する構成が相違する。受信回路１ｂおよび送信回路７ｂ内のそれぞれのクロック同期回路２ｄ，８ｂによって出力された周波数ｆ１／ｎ［Ｈｚ］のクロック信号は、それぞれ配線５ｂ，１１ｂを介して分岐されて、ｎ倍の周波数のクロック信号を出力する逓倍器３ｂ，９ｂと、同様にｎ／２倍、ｎ／４倍、…、ｆ１／ｎ×２倍の周波数を出力する逓倍器３ｃ、…、９ｃ…、に入力する。
【００６１】
また、１／２の周波数を出力する分周器２０ｄに入力して、出力を縦続に接続し、ｆ１／ｎ／２［Ｈｚ］、ｆ１／ｎ／４［Ｈｚ］、…、ｆ１／ｋ［Ｈｚ］の周波数を出力する。これらの逓倍器と分周器とクロック同期回路の出力するクロック信号を、それぞれのクロック同期デジタル回路４ｂ，１０ｂに入力する。
【００６２】
このように周波数ｆ１［Ｈｚ］を２のＮ乗（Ｎは自然数）で分周したクロック信号を分配する構成とすることによって、並列信号の多重と分離を行う送受信回路に必要となる、すべてのクロック周波数を得ることができる。この逓倍器を用いたクロック分配の構成は、分周器のみで構成した場合と比べて、ｆ１／ｎ［Ｈｚ］以上の高い周波数で動作する素子数を減らすことができ、動作周波数の向上だけでなく、消費電力の低減を図ることができる。
【００６３】
ここで、本実施形態だけでなく、前述した第１および第２の実施形態で述べた本発明に係る受信回路および送信回路で用いる２：１マルチプレクサ、１：２デマルチプレクサ、１／２分周器、および逓倍器の具体的な回路構成例について説明する。
【００６４】
(Ｉ)．２：１マルチプレクサ
図７は、２：１マルチプレクサの内部構成を示すブロック図である。２：１マルチプレクサ（２：１ＭＵＸ）は、クロック信号φＣＬの正相と逆相で動作する二つのＤ−フリップフロップ３７の直列接続回路２６ａと、同じクロック信号φＣＬの正相と逆相で動作する３個のＤ−フリップフロップ３７を、正相・逆相・正相の順で接続した直列接続回路２６Ｄと、セレクタ３８とから構成される。
二つの並列データ入力信号ＰＤａ０、ＰＤａ１のうちデータ信号ＰＤａ０は、直列接続回路２６ａを介してセレクタ３８の一方の端子へ入力され、もう一つのデータ信号ＰＤａ１は直列接続回路２６Ｄを介してセレクタ３８の他方の端子へ入力される。この構成により、データＰＤａ０に対してデータＰＤａ１は半周期遅れて出力されているため、セレクタ３８の切換のタイミングと一致して入力される。セレクタ３８の出力信号ＳＤａは、クロック信号φＣＬの正相で入力データＰＤａ０、逆相で入力データＰＤａ１が選択されて、半周期ごと、すなわち２倍の伝送速度で直列に出力され、時分割多重が行われる。この回路で出力される波形は、クロック信号φＣＬの立ち上がり、立ち下がりの両方のタイミングで切り換えられるため、ジッタが生じる一方、必要とされるクロック周波数は、直列データＳＤａの出力信号の周期の半分でよい。１段目のフリップフロップの出力信号に生じるジッタは、次に接続されるフリップフロップのタイミングマージン内に入ることで整形されるため、ジッタが小さくかつ高速に動作する。
【００６５】
(II)．１：２デマルチプレクサ
図８は、１：２デマルチプレクサ（１：２ＤＥＭＵＸ）の内部構成を示すブロック図である。１：２デマルチプレクサは、同じクロック信号φＣＬの正相と逆相で動作する３個のＤ−フリップフロップ３７を、逆相・正相・逆相の順で接続した上の列の直列接続回路２６Ｅと、クロック信号φＣＬの正相と逆相で動作する二つのＤ−フリップフロップ３７を接続した下の列の直列接続回路２６ｂとから構成される。
直列データ信号ＳＤａは、直列接続回路２６Ｅ内の逆相で動作する初段のＤ−フリップフロップ３７ａと、直列接続回路２６ｂのクロック信号の正相で動作する初段のＤ−フリップフロップ３７ａに入力される。クロック信号φＣＬの半周期ごとに、交互に上の列のＤ−フリップフロップ、下の列のＤ−フリップフロップに取り込まれる。それぞれの列のデータ信号は、次段の半周期遅れで動作するＤ−フリップフロップ３７ａに入力され、上の列のみ、さらに半周期遅れで動作する最終段のＤ−フリップフロップ３７ａに入力される。したがって、最終段のＤ−フリップフロップの出力は、上の列、下の列ともに同じタイミングで出力される。この回路も入力クロック信号φＣＬの周波数は、１：２に分離する直列データ信号ＳＤａの周期の半分で動作する。
【００６６】
(III)．１／２分周器
図９は、１／２分周器として広く知られている回路である。図９の回路において、トランジスタＱｃ１からＱｃ１５までと、抵抗Ｒｃ１からＲｃ９までで構成される左側の回路がＤ−フリップフロップを構成している。同様に、トランジスタＱｄ１からＱｄ１５までと抵抗Ｒｄ１からＲｄ９までで構成される右側の回路はデータ入出力とクロック入力を左側の回路と反転して、たすきがけに接続したＤ−フリップフロップを構成している。
トランジスタＱｅ５からＱｅ８までと抵抗Ｒｅ５，Ｒｅ６は出力信号を得るためのエミッタフォロワである。なお、Ｄ−フリップフロップ内部のトランジスタＱｃ５からＱｃ８と、Ｑｄ５からＱｄ８のエミッタフォロワは２段である必要はなく、動作速度や消費電力などの要求に応じて１段の構成やエミッタフォロワを用いないカレントモードロジック（ＣＭＬ）の構成を取ることもできる。トランジスタＱｅ７，Ｑｅ８の出力用エミッタフォロワも、同様である。
【００６７】
(IV)．逓倍器
(IV−１)． 図１０は、逓倍器の第１の構成例を示す図であり、排他的論理和回路（ＥＸ−ＯＲ）５０と９０°移相器５１を用いて構成した場合のブロック図である。
逓倍器に入力された信号は二つに分岐され、一方は直接排他的論理和回路５０の入力Ａに、もう一方は９０°移相器５１へと入力されて、９０°位相が変化した信号が排他的論理和回路５０の入力Ｂに入力される。
入力信号が、デジタル信号で符号１と符号０の繰り返し波形とすると、位相が０°から９０°の間は、入力Ａは１、入力Ｂは０であり、出力は１となる。位相が９０°から１８０°までは入力Ａは１、入力Ｂは１であり、出力は０となる。同様に、位相１８０°から２７０°までは出力１、位相２７０°から３６０°までは出力０となる。したがって、出力信号は入力信号が１周期の間に２回繰り返すため、１／２の周期となる。
同様に、入力信号がアナログの正弦波でも２倍の周波数の信号を出力する。したがって、図１０の回路は２倍の逓倍器として機能する。この回路ブロック構成の場合、原理通りに動作すると周波数に依存せずに逓倍信号が得られる。
【００６８】
(IV−２)． 図１１は、前述した逓倍器の第１の構成例において、排他的論理和回路５０にギルバートセル型の回路を用いた場合の回路構成である。
入力端子Ｃ０とＣ１間の差動信号（Ｃ０−Ｃ１）が正のとき正相、負のときを逆相とし、差動対トランジスタＱｆ１，Ｑｆ２、および差動対トランジスタＱｆ３，Ｑｆ４のベースに入力される信号を入力Ａとする。また、９０°位相器５１ａの差動出力も同様に正を正相、負を逆相とし、差動対トランジスタＱｆ５，Ｑｆ６のベースに入力される信号を入力Ｂとする。
入力Ａが正相で、入力Ｂが逆相のとき、抵抗Ｒｆ２、トランジスタＱｆ４，Ｑｆ６に電流が流れて、出力端子Ｃ２，Ｃ３間の差動出力（Ｃ２−Ｃ３）は正相になる。
入力Ａが正相で、入力Ｂが正相のとき、抵抗Ｒｆ１、トランジスタＱｆ１，Ｑｆ５に電流が流れて、出力端子Ｃ２，Ｃ３間の差動出力（Ｃ２−Ｃ３）は逆相になる。
同様に、入力Ａが逆相で、入力Ｂが正相のとき、差動出力（Ｃ２−Ｃ３）は正相になり、入力Ａが逆相で、入力Ｂが逆相のとき、差動出力（Ｃ２−Ｃ３）は逆相になる。
したがって、この回路構成により排他的論理和の出力を得ることができる。また、逓倍器としても、前述したとおり、差動出力（Ｃ２−Ｃ３）として２倍の周波数の信号を得ることができる。なお、図１１において、Ｖ１は高電位側電源電圧、Ｖ２は低電位側電源電圧、ＶＣＳは定電流源用トランジスタＱｆ７，Ｑｆ１２〜Ｑｆ１５のベースに印加する制御電圧、Ｒｆ１，Ｒｆ２は負荷抵抗、Ｒｆ３〜Ｒｆ７は電流値を決める抵抗である。
【００６９】
(IV−３)． 図１２は、逓倍器の第２の構成例を示す図であり、全波整流器を用いた場合の回路構成である。全波整流の出力波形は、正弦波の場合、中心値を基準に折り返した入力信号の１／２の周期の信号であり、高調波成分を除去することにより２倍の周波数の信号が得られる。
図１２では、全波整流回路をエミッタとコレクタを共通にした差動対トランジスタＱｇ１，Ｑｇ２で構成し、出力信号の直流成分を取り除くために容量Ｃｇを出力に直列に接続し、さらに単相差動変換のためにアンプ５２を接続した構成である。このアンプ５２により全波整流回路で減衰した振幅を、復元することができる。
この逓倍器の構成は、図１１に比べると回路規模が小さく、消費電力を低減できる利点がある。
【００７０】
(IV−４)． 図１３は、逓倍器の第３の構成例を示す図であり、ダイオードブリッジを用いた場合の回路構成である。
ダイオードＤ１〜Ｄ４で構成したダイオードブリッジも全波整流回路として知られており、図１２に示した第２の構成例と同様に、出力に容量を介してアンプを接続することにより、周波数２倍の逓倍器として機能する。
この逓倍器の構成は、出力のアンプの消費電力が図１２と同じであれば、最も消費電力が少ない構成である。
【００７１】
以上、（Ｉ）〜（IV−４）で述べた各回路を、本実施形態、第１および第２の実施形態のそれぞれ対応する回路に用いることにより、本発明に係る受信回路および送信回路を実現することができる。
【００７２】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、具体的回路構成例として実施形態では、その要素回路をバイポーラトランジスタを用いた場合だけで説明したが、電界効果トランジスタ、ヘテロ接合バイポーラトランジスタ、高電子移動度トランジスタ、金属半導体接合電界効果トランジスタに置き換えて用いてもよいことは勿論であり、データ信号およびクロック信号の伝送形式が、差動方式、単相方式のいずれの場合であっても適用できることはいうまでもない。
【００７３】
【発明の効果】
前述した実施形態から明らかなように、本発明によれば、クロック同期回路が入力信号と同期をとって出力するクロック信号の周波数を大きく下げることができるので、クロック信号の周波数がクロック同期回路の周波数帯域を超過し、クロック信号の振幅が減衰してクロック同期デジタル回路が動作できなくなるという問題が解決される。すなわち、クロック同期回路の動作周波数帯域は、送受信回路の動作速度の制限ではなくなる。したがって、クロック同期デジタル回路が動作可能な速度まで、さらに高い動作周波数の送受信回路を設計することが可能になる。
【００７４】
また、従来は高い動作周波数を得るために送受信回路の中で消費電力が大きい回路であったクロック同期回路は、本発明によれば動作周波数が低下するため、動作電流を従来より大きく低減することができ、消費電力を低減できる。
【００７５】
また、クロック同期回路に使用する可変周波数発振回路は、従来よりも発振周波数を低くできるため寄生素子による影響が低減され、設計精度の向上、可変周波数範囲の拡大、発振器の位相雑音の低減を図ることができる。
【００７６】
また、クロック同期回路の動作周波数が低くなるので、クロック信号配線に生じる配線容量の影響が低減する結果、配線長を周波数の低下に逆比例して延長することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施形態の受信回路と送信回路を示すブロック図。
【図２】従来の受信回路と送信回路を示すブロック図。
【図３】従来のフルレート方式の送信回路を示すブロック図。
【図４】従来のハーフレート方式の受信回路と送信回路を示すブロック図。
【図５】本発明に係る第２の実施形態の受信回路と送信回路を示すブロック図。
【図６】本発明に係る第３の実施形態の受信回路と送信回路を示すブロック図。
【図７】本発明に係る受信回路と送信回路で用いるマルチプレクサの一例を示すブロック図。
【図８】本発明に係る受信回路と送信回路で用いるデマルチプレクサの一例を示すブロック図。
【図９】本発明に係る受信回路と送信回路で用いる分周回路の構成の一例を示すブロック図。
【図１０】本発明に係る受信回路と送信回路で用いる逓倍回路の構成の一例を示すブロック図。
【図１１】本発明に係る受信回路と送信回路で用いる逓倍回路の別の構成例を示すブロック図。
【図１２】本発明に係る受信回路と送信回路で用いる逓倍回路のまた別の構成例を示すブロック図。
【図１３】本発明に係る受信回路と送信回路で用いる逓倍回路のさらに別の構成例を示すブロック図。
【符号の説明】
１，１ａ，１ｂ…受信回路、３，３ａ，３ｂ…逓倍器、４，４ａ，４ｂ…クロック同期デジタル回路（ＣＳＤ）、５，５ａ，５ｂ…クロック同期回路と逓倍器間の配線、６，６ａ，６ｂ…逓倍器とクロック同期デジタル回路間の配線、７，７ａ，７ｂ…送信回路、８，８ａ，８ｂ…クロック同期回路（ＣＭＵ）、９，９ａ〜９ｃ…逓倍器、１０，１０ｂ…クロック同期デジタル回路、１０ａ…フリップフロップ、１１，１１ａ，１１ｂ：クロック同期回路と逓倍器間の配線、１２，１２ａ，１２ｂ：逓倍器とクロック同期デジタル回路間の配線、１３，１４…クロック同期回路とクロック同期デジタル回路間の配線、２０，２０ａ〜２０ｄ…分周回路、２１，２１ａ〜２１ｃ…マルチプレクサ（ＭＵＸ）、２２，２２ａ，２２ｂ，２２ｂｂ，２２ｃ…デマルチプレクサ（ＤＥＭＵＸ）、２３…データ出力バッファ回路、２４位相シフト回路、２５…クロックバッファ回路、２７…位相周波数比較器（ＰＦＤ）、２８…クロック制御回路（ＣＬＫ＿ＣＴＲＬ）、２９…可変周波数発振器、３０…４：１マルチプレクサ、３１，３１ａ…フォトダイオード、３２，３２ａ…プリアンプ（トランスインピーダンスアンプ）、３３，３３ａ…光ファイバ、３４…１：４デマルチプレクサ（ＤＥＭＵＸ）、３５…メインアンプ、３６…識別器、３７，３７ａ…Ｄフリップフロップ回路、３８…セレクタ回路、４０…レーザダイオード、４１，４１ａ…変調器、４２…変調器ドライバ、４３…光アンプ、５０…排他的論理和回路（ＥＸ−ＯＲ）、５１，５１ａ…９０°位相シフト回路、５２…アンプ、ＣＰ…通信路、ＭＳ…マスタースレーブＤフリップフロップ回路、Ｍ…マスタースレーブＤフリップフロップ回路のマスター、Ｓ…マスタースレーブＤフリップフロップ回路のスレーブ、ＲＣＶ…受信回路、ＴＲＭ…送信回路、ＰＤａ０，ＰＤａ１…並列データ信号、ＳＤａ…直列データ信号、φＣＬ，ＣＬＫ，ＣＬＫ１，ＣＬＫ２…クロック信号、ＲｅｆＣＬＫ…基準クロック、ＣＬＫ＿ＣＴＲＬ…クロック制御回路、ｔ１，ｔ２遅延。
【発明の属する技術分野】
本発明は、クロックと同期してデータ信号処理を行う通信用の送信回路および受信回路に関する。
【０００２】
【従来の技術】
近年、データ通信容量を増大させるために、通信システムの伝送速度の向上が求められており、システムの要素回路には高速性能が必須である。特に光通信用回路は、光ファイバの超高速な伝達特性を最大限に利用するため、動作速度の向上が強く求められている。
【０００３】
ここで、伝送速度の限界となる要因について説明する。通信用回路では正確なタイミングで伝送を行うため、外部の基準クロックに同期して動作する。送信時はクロック信号を用いてデータ波形を整形して送信を行い、受信時は受信したデータ波形から抽出したクロック信号を用いて識別する。クロック信号がデータの送信や受信のタイミングを決定しているため、クロック信号の最高周波数がそのまま通信回路において必要な最高動作速度を決定している。
【０００４】
すなわち、通信用回路の中ではクロック信号が最も高い周波数成分を持つため、そのクロック信号処理回路の動作速度の上限は少なくともクロック信号周波数を上回らなければならない。また、高周波においては、回路を構成するデバイス特性や配線寄生素子の影響により、クロック信号処理回路の動作周波数の上限が決定される。クロック信号処理回路に動作周波数以上のクロック信号が入力された場合には、クロック信号の振幅が減少し、そのために例えばフリップフロップなどのクロック同期型の回路の動作に誤りが生じる。したがって、クロック信号処理回路の最高動作周波数は、通信用回路の動作速度を決定する重要な要素である。
【０００５】
このような光通信用回路において、図２に示すように、クロック同期型の回路を用いて構成した送信回路と受信器とが光ファイバにより接続されるシステムが知られている（例えば、非特許文献１のＦｉｇ.１参照。以下、「従来例１」と呼ぶ）。
【０００６】
図２において、送信回路ＴＲＭには並列データ信号と、クロック信号が入力される。マルチプレクサ（ＭＵＸ）３０は、並列データ信号を直列データ信号に時分割多重化する回路である。伝送速度ｆ１／ｍ［ｂ／ｓ］でｍ並列のデータ信号を伝送速度ｆ１［ｂ／ｓ］の直列データ信号に多重化することができる。ここで、ｍは２のべき乗であり、図２ではｍ＝４の場合を示している。多重化されたデータ信号は、レーザダイオード４０、変調器４１、およびドライバ４２からなる電気・光変換器を経て光信号に変換される。
【０００７】
光ファイバ３３を経て受信回路ＲＣＶに入力された光信号は、フォトダイオード３１、プリアンプ３２、およびメインアンプ３５により電気信号へと変換、増幅される。この信号が分岐されて、一方は識別器３６へ、もう一方はクロック抽出回路２ａへと入力される。クロック抽出回路２ａはデータ信号からクロック信号を再生する回路である。識別器３６は再生されたクロック信号を用いて正確なタイミングでデータの符号を判別して出力し、デマルチプレクサ（ＤＥＭＵＸ）回路３４に入力する。デマルチプレクサ回路３４は、再生されたクロック信号を分周回路２０で周波数ｆ１／２［Ｈｚ］にしたクロック信号を用いて、伝送速度ｆ１［ｂ／ｓ］の直列データ信号をｆ１／ｍ［ｂ／ｓ］の伝送速度でｍ並列のデータ信号に分離して出力する。この構成により、電気回路で容易に扱えるｆ１／ｍ［ｂ／ｓ］の伝送速度のデータ信号をｍ並列同時に一本の光ファイバで伝送することができる。図２では伝送速度１０［Ｇｂ／ｓ］の送信器に、周波数５［ＧＨｚ］の外部クロックを入力している。
【０００８】
光伝送システムに実際に通信用回路を適用する場合は、出力波形のジッタの低減を図り、通信誤りを極力少なくするためリタイミングを行うことが強く求められる。そのため、マルチプレクサＭＵＸの出力の後段に、図３（例えば、非特許文献２のＦｉｇ.１参照、以下、「従来例２」と呼ぶ）に示すようにリタイミングを行うマスタースレーブＤフリップフロップＭＳを配置し、伝送速度ｆ１［ｂ／ｓ］の速度に対して、周波数ｆ１［Ｈｚ］のクロック信号を入力して波形整形を行う。
【０００９】
受信器側も同様に周波数ｆ１［Ｈｚ］のクロック信号を入力して、識別器３６を駆動し、正確に波形再生する。なお、図３において、参照符号ＭはマスタースレーブＤフリップフロップのマスター、ＳはマスタースレーブＤフリップフロップのスレーブを示している。また、２０ａは分周回路、２３はデータ出力バッファ回路、２４はクロック信号が適切なタイムスロットで入るようにクロック信号の位相調整を可能にする位相シフト回路、２５はクロックバッファ回路、Ｔ１，Ｔ２は位相制御用の制御信号入力端子である。
【００１０】
ここで、ｆ１［ｂ／ｓ］の伝送速度でｆ１［Ｈｚ］の周波数のクロックを用いて動作させる方式をフルレート方式と呼ぶ。また、前述の図２に示した送信回路だけでなく、図４の回路（例えば、非特許文献１、Ｆｉｇ．１６参照、以下、「従来例３」と呼ぶ）構成では、受信回路ＲＣＶについても伝送速度４０［Ｇｂ／ｓ］に対して、周波数２０［ＧＨｚ］のクロック信号を入力している。このように、ｆ１［ｂ／ｓ］の伝送速度でｆ１／２［Ｈｚ］の周波数のクロック信号を用いて、送信回路、受信回路を動作させる方式をハーフレート方式と呼ぶ。
【００１１】
【非特許文献１】
Ｈ．Ｍ．−レイン（H.-M.REIN）著、「１０−４０Ｇｂ／ｓ 光ファイバＴＤＭリンク用ＳｉおよびＳｉＧｅバイポーラ ＩＣｓ（Si and SiGe BIPOLAR ICs FOR 10 TO 40Gb/s OPTICAL-FIBER TDM LINKS）」、インターナショナル・ジャーナル・オブ・ハイスピード・エレクトロニクス・アンド・システムズ（International Journal of High Speed Electronics and Systems）１９９８年、第２巻、ｐ．３４７−３８３（Vol.9, No.2, pp.347-383,1998），ワールド・サイエンティフィック出版会社（World Scientific Publishing Company）
【非特許文献２】
Ｚ．Ｈ．ラオ他（Z.H.Lao,et al.）、「ＳＤＨシステム用１２ＧｂＳｉバイポーラ４：１マルチプレクサＩＣ（A 12Gb/s Si Bipolar 4:1-Multiplexer IC for SDH Systems）」、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド−ステートサーキッツ（IEEE Journal of Solid-State Circuits）、１９９５年、第３０巻、ｐ．１２９−１３２（Vol.30, No.2, pp.129-132）
【００１２】
【発明が解決しようとする課題】
通信用回路の最高動作速度は、トランジスタや伝送線路の特性、回路構成によって決まり、特にクロック信号を処理する回路が重要である。フルレート方式の場合にはクロック信号が最も高い周波数成分を持っており、その信号が通る回路が回路全体の動作速度を決める。
【００１３】
最も高い周波数のクロック信号を処理する回路としては、回路ブロック間の配線に信号を伝達するためのクロックバッファ回路、クロック同期回路を構成する位相周波数比較器、周波数制御発振器、フリップフロップなど複数のブロックがある。フリップフロップが動作する最大動作速度は、入力クロック信号の振幅が低速動作と同じ場合にトランジスタの最大スイッチング速度として得られる。
【００１４】
しかしながら、実際の通信回路においては、フリップフロップ以外の、前述のクロックバッファ回路などでの帯域の制限により、最大動作速度に達する前に、クロック信号の振幅が減衰し、フリップフロップの誤動作が生じ、このときの動作速度が通信用回路の最大動作速度となる。
【００１５】
したがって、最も高い周波数のクロック信号を処理するブロックを減らし、帯域の制限をなくすことにより、フリップフロップの最大動作速度まで通信用回路の動作速度を向上させることができる。このため、クロック信号の周波数を１／２にしてクロック信号処理の制限を緩和し、データ信号処理の限界まで動作させることができる前述した従来例２や従来例３のハーフレート方式が提案されている。
【００１６】
ハーフレート方式は、クロック信号の立ち上がりのタイミングと、立ち下がりのタイミングのどちらも識別のタイミングに使用している。一方、フルレート方式は、識別・決定のタイミングは立ち上がりのとき、あるいは立ち下がりのときのどちらか片方だけを使用する。ハーフレート方式では、立ち上がりと立ち下がりの間隔が、データ信号の符号長と同じであればいいので、フルレート方式の１／２の周波数のクロック信号で、同じ伝送速度が実現できる。
【００１７】
しかしながら、ハーフレート方式にはジッタが増加してエラーレートが低下する問題が生じる。この原因は、クロック信号が立ち上がるときと立ち下がるときでは、回路内の電流の経路が異なるため、充放電する寄生容量の値が違い、立ち上がり時間と立ち下り時間が異なるためである。特に前段のバッファにエミッタフォロワを利用している場合には、切替えのために供給する電流値が異なり、立ち上がり時間と立ち下がり時間に大きな差が生じる。この問題を解決するために立ち上がり時間と立ち下がり時間が同じになるような対称性を考慮した回路が求められるが、対称性と動作速度を両立させる回路を構成することは困難である。
【００１８】
ハーフレート方式では、クロック信号の立ち上がり時と立ち下がり時の両方ともにデータ信号の切替えを行うことから、それぞれの時間の差によって切替えのタイミングがずれて、データ信号のデューティ比が変動する。デューティ比の変動のあるデータ信号には、大きなジッタが生じる。
【００１９】
以上のように、従来の技術では、フルレート方式の場合はクロック信号の高い周波数の伝達が困難であるため動作速度の低下が起こり、ハーフレート方式の場合はジッタが増加するという問題があった。
【００２０】
本発明の目的は、クロック信号処理回路の動作速度をフリップフロップの最大速度まで向上させ、かつ、ジッタの発生を抑えた受信回路および送信回路を提供することにある。
【００２１】
【課題を解決するための手段】
（１）． 本発明に係る受信回路の代表的なものは、ｆ１を正の実数とする伝送速度ｆ１［ｂ／ｓ］の１本のデータ信号を入力信号として前記データ信号に同期した周波数ｆ１／ｎ［Ｈｚ］（ｎは、２以上の自然数）のクロック信号を再生して出力するクロック同期回路と、
ｊ本（ｊは、１以上の自然数）の配線を介して前記クロック同期回路出力のクロック信号を入力として所定の逓倍率で逓倍クロック信号を出力するｊ個の逓倍器と、
前記クロック同期回路の入力と共通な１本を含めたｊ並列の入力端子、ｊ×ｋ並列の出力端子、およびｊ並列のクロック入力端子を有し、第ｊ＋1から第２×ｊの配線を介して前記逓倍クロック信号の立ち上がり時あるいは立ち下がり時のどちらか一方のみをタイミングの基準とし、前記ｊ並列の入力端子に入力されたｊ本の、伝送速度ｆ１［ｂ／ｓ］のデータ信号を識別再生、かつ、１：ｋの比率でデータ分離を行い、ｊ×ｋ本の伝送速度ｆ１／ｋ［ｂ／ｓ］のデータ信号へと変換するクロック同期デジタル回路とを備え、
前記クロック同期デジタル回路のｊ並列のデータ信号を入力とする端子を受信回路の入力端子とし、ｊ×ｋ並列のデータ信号を出力とする端子を受信回路の出力端子とし、前記クロック同期回路の出力端子と前記ｊ個の逓倍器の入力端子とを結ぶ前記第１から第ｊの配線と、前記ｊ個の逓倍器と前記デジタル回路のｊ並列のクロック入力端子とを結ぶ前記第ｊ＋１から第２×ｊの配線の内の、第１から第ｊの配線で生じる遅延の最大値ｔ１ｍａｘ［ｓ］と、第ｊ＋１から第２×ｊの配線で生じる遅延の最大値ｔ２ｍａｘ［ｓ］とは、遅延ｔ２ｍａｘの方が小さく、かつ、遅延ｔ２ｍａｘは前記逓倍器出力のクロック周期１／ｆ１［ｓ］の１／１０以下となるように配置されていることを特徴とするものである。
（２）． また、本発明に係る送信回路の代表的なものは、ｆ１を正の実数、ｍを１以上の自然数、ｎを２以上の自然数とする周波数ｆ１／ｍ／ｎ［Ｈｚ］のクロック信号を入力信号とし、前記入力クロック信号に同期した周波数ｆ１／ｎ［Ｈｚ］のクロック信号を出力信号とするクロック同期回路と、
前記クロック同期回路出力のクロック信号を第１から第ｊ（ｊは、１以上の自然数）の配線を介して入力信号とし、所定の逓倍率で逓倍クロック信号を出力信号とするｊ個の逓倍器と、
ｊ×ｋ並列（ｋは２以上の自然数）のデータ信号の入力端子、ｊ並列のデータ信号の出力端子、ｊ並列のクロック入力端子を有し、第ｊ＋１から第２×ｊの配線を介して前記ｊ本の逓倍クロック信号を前記ｊ並列のクロック入力端子に印加して前記逓倍クロック信号の立ち上がり時あるいは立ち下がり時のどちらか一方のみをタイミングの基準とし、入力端子に入力されたｊ×ｋ本の伝送速度ｆ１／ｋ［ｂ／ｓ］のデータ信号を識別再生、かつ、ｋ：１の比率で時分割多重を行い、ｊ本の伝送速度ｆ１［ｂ／ｓ］のデータ信号へと変換するクロック同期デジタル回路とを備え、
前記クロック同期デジタル回路のｊ×ｋ並列のデータ信号を入力とする端子を送信回路の入力端子とし、ｊ並列のデータ出力信号を出力する端子を送信回路の出力端子とし、
前記クロック同期回路の出力端子と前記ｊ個の逓倍器の入力端子とを結ぶ前記第１から第ｊの配線と、前記ｊ個の逓倍器と前記デジタル回路のｊ並列のクロック入力端子とを結ぶ前記第ｊ＋１から第２×ｊの配線において、第１から第ｊの配線で生じる遅延の最大値ｔ１ｍａｘ［ｓ］と第ｊ＋１から第２×ｊの配線で生じる遅延の最大値ｔ２ｍａｘ［ｓ］とでは、遅延ｔ２ｍａｘの方が小さく、かつ、遅延ｔ２ｍａｘは前記逓倍器出力のクロック周期１／ｆ１［ｓ］の１／１０以下となるよう配置されていることを特徴とするものである。
【００２２】
また、前述の送信回路において、前記逓倍器は、排他的論理和回路と９０°移相器からなり、前記逓倍器に入力される信号を分岐して、一方を前記排他的論理和回路の入力とし、分岐した他方の信号を前記９０°移相器を介して前記排他的論理和回路の他方の入力とし、前記排他的論理和回路の出力を逓倍器の出力とすることを特徴とする送信回路。
（３）． また、上記（１）の受信回路または上記（２）の送信回路おいて、
前記逓倍器に入力される信号は差動信号であり、
前記排他的論理和回路は前記差動信号を第１の入力信号とし、９０°移相器の出力の差動信号を第２の入力信号とし、
前記逓倍器は、第１から第７のトランジスタと、第１から第３の抵抗と、第１から第３の定電圧の端子を具備し、
前記第１の入力信号の正相が前記第１及び第４のトランジスタのベースに入力され、
前記第１の入力信号の逆相が前記第２及び第４のトランジスタのベースに入力され、
前記第２の入力信号の正相が前記第５及び第６のトランジスタのベースに入力され、
前記第１及び第３のトランジスタの共通コレクタは、前記第１の抵抗を介して前記第１の定電圧の端子に接続され、
前記第２及び第４のトランジスタの共通コレクタは、前記第２の抵抗を介して前記第１の定電圧の端子へ接続され、
前記第５のトランジスタのコレクタは、前記第１及び第２のトランジスタの共通エミッタに接続され、
前記第６のトランジスタのコレクタは、前記第３及び第４のトランジスタの共通エミッタに接続され、
前記第７のトランジスタのコレクタは前記第５及び第６のトランジスタの共通エミッタに接続され、ベースは前記第３の定電圧の端子に接続し、エミッタは前記第３の抵抗を介して前記第２の定電圧の端子に接続され、
前記第１及び第３のトランジスタの共通コレクタを前記逓倍器の正相の出力端子とし、前記第２と第４のトランジスタの共通コレクタを前記逓倍器の逆相の出力端子として構成すれば好適である。
（４）． また、上記（１）の受信回路または上記（２）の送信回路おいて、
前記逓倍器は、第１から第３のトランジスタと、第１の抵抗と、第１から第３の定電圧の端子とを具備し、
入力される差動信号の正相が前記第１のトランジスタのベースに入力され、逆相が前記第２のトランジスタのベースに入力され、
前記第１及び第２のトランジスタの共通コレクタが前記第１の定電圧の端子に接続され、共通エミッタが前記第３のトランジスタのコレクタに接続され、
前記第３のトランジスタのベースが前記第３の定電圧の端子に接続され、エミッタが前記第１の抵抗を介して前記第２の定電圧の端子に接続され、
前記第１及び第２のトランジスタの共通エミッタを出力端子として入力信号の全波整流波形を出力する構成としてもよい。
（５）． また、上記（１）の受信回路または上記（２）の送信回路おいて、
前記逓倍器は、第１から第４のダイオードを具備し、
入力される差動信号の正相が前記第１のダイオードのアノードと、前記第３のダイオードのカソードに入力され、逆相が前記第２のダイオードのアノードと、
前記第４のダイオードのカソードに入力され、
前記第１及び第２のダイオードの共通カソードを第１の出力端子とし、前記第３及び第４の共通アノードを第２の出力端子として入力信号の全波整流波形を出力する構成としてもよい。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施形態について添付図面を参照しながら詳細に説明する。
【００２４】
＜実施形態１＞
図１は、本発明に係る受信回路および送信回路の第１の実施形態を示す回路図である。図１に示す受信回路１は、伝送速度ｆ１［ｂ／ｓ］の直列データ信号をｊ本入力し、その１つのデータ信号から周波数ｆ１／ｎ［Ｈｚ］（ｎは２以上の自然数）のクロック信号成分を抽出して再生するクロック同期回路（ＣＤＲ：クロックデータリカバリ）２と、そのクロック信号の周波数をｎ倍にする逓倍器（ＭＵＬ）３と、その逓倍したクロック信号ＣＬＫ１をタイミングの基準として入力データ信号を識別再生するクロック同期デジタル回路（ＣＳＤ）４とから構成される。
【００２５】
クロック同期デジタル回路４の出力、すなわち受信回路の出力は、入力された直列データ信号を伝送速度ｆ１／ｋ［ｂ／ｓ］でｊ×ｋ［チャネル（ｃｈ）］の並列信号に分離して出力する。
【００２６】
クロック同期回路２の出力と逓倍器３の入力を結ぶ配線５は、遅延ｔ１［ｓ］を生じ、逓倍器３の出力とクロック同期デジタル回路４のクロック入力を結ぶ配線６は、遅延ｔ２［ｓ］を生じるとすると、遅延ｔ１の最大値ｔ１ｍａｘと遅延ｔ２の最大値ｔ２ｍａｘの関係は、ｔ１ｍａｘ＞ｔ２ｍａｘとし、また配線６の遅延２の影響を小さくするために、遅延ｔ２ｍａｘがクロック信号の周期１／ｆ１［ｓ］より１桁以上充分小さく、すなわち１／１０以下となるように、配線６の遅延を考慮して、それぞれの回路を配置する。なお、配線１３を介したクロック同期回路２の周波数ｆ１／ｎ［Ｈｚ］の出力が逓倍器を介さずにクロック信号ＣＬＫ２としてクロック同期デジタル回路４へ入力されているが、このクロックＣＬＫ２は分離された並列信号の処理回路のように、ｆ１／ｎ［Ｈｚ］以下の周波数で同期して動作する回路のためのクロック信号である。
【００２７】
この構成を用いることにより、クロック同期デジタル回路４がデータを識別・切換するタイミングは、フルレート方式と同様に１つの符号に１波長のクロック信号が対応するため、クロック信号の立ち上がり、あるいは立ち下がりのどちらか一方のみとなる。前述したハーフレート方式で生じるような、立ち上がりと立ち下がりの時間のずれによるジッタは発生しない。したがって、受信信号の識別位相余裕はハーフレート方式より大きくなる。
【００２８】
一方、従来のフルレート方式では、その他にクロック同期回路を構成する回路ブロックとその間の配線でｆ１［Ｈｚ］のクロック信号を扱うため、クロック同期回路を構成する位相制御回路、クロック発生回路、配線寄生容量、配線の分岐などにより、いくつもの周波数帯域の制限要因が生じる。それに対して、本実施形態の構成では、回路内で最も高い周波数であるｆ１［Ｈｚ］のクロック信号を扱うのは、逓倍器３と、クロック同期デジタル回路４のクロック入力となるフリップフロップと、その間を結ぶ配線６のみであるため、配置を考慮することにより、周波数帯域の制限となる要素は、逓倍器とフリップフロップを構成するデバイスの特性だけで決まる。したがって、フリップフロップの最大動作速度とほぼ同じ速度まで、受信回路全体の伝送速度を向上することができる。よって、本実施形態の構成の受信回路は従来に比べて、ジッタを劣化させずに動作速度の向上が図れる。
【００２９】
例えば、クロック同期回路２を構成する回路ブロックとクロック同期デジタル回路４とを結ぶ配線が長くなると、配線寄生容量による帯域の減少に伴い、クロック信号振幅の減衰が生じる。クロック同期回路２の出力端子の周波数帯域が抵抗と容量だけで決まり、クロック同期回路の帯域４０ＧＨｚ、出力抵抗２０Ω、クロック同期デジタル回路４の入力容量２００ｆＦの回路に逓倍器３を用いないで接続したとすると、その間を接続する配線に２００ｆＦの配線容量がある場合、周波数帯域は２０ＧＨｚに低下してしまう。
【００３０】
回路の周波数帯域付近の高周波動作では、飽和動作せずに線形増幅の動作をすることから、４０ＧＨｚのクロック信号の振幅は、７．０ｄＢ低下することになる。
【００３１】
一方、本実施形態の構成のように、クロック同期回路２を２０ＧＨｚのクロック信号で動作させ、寄生容量２００ｆＦのクロック信号配線を伝達し、クロック信号２倍の逓倍器３を用いて、クロック同期デジタル回路４に４０ＧＨｚのクロック信号を入力した場合には、クロック同期回路２の振幅は、逓倍器３での減衰はないとすると、３．０ｄＢの低下にとどまる。周波数１ＧＨｚのクロック信号の振幅が２００ｍＶとすると、逓倍器を使用しない場合、クロック信号振幅は８９．３ｍＶとなる。一方で逓倍器を使用する場合、クロック信号振幅は１４２ｍＶとなる。
【００３２】
クロック同期回路２の低周波利得が３０ｄＢとし、低速な雑音信号が３ｍＶ振幅で入力されたとすると、フリップフロップの入力端では９４．９ｍＶになり、逓倍器を用いない場合では誤動作がおきる。一方、逓倍器３を用いた場合には動作のマージンがあり、前者とおなじ振幅になるのは４０ＧＨｚ×２＝８０ＧＨｚであり、動作周波数の限界が高いことは明らかである。
【００３３】
上記の例では、回路構成を仮定した場合であるが、通常、フリップフロップのデジタル回路の動作周波数の方が、線形利得の周波数帯域よりも高いため、上記例の回路構成や値によらずに、同様の現象が発生する。
【００３４】
また、配線の遅延ｔ２がクロック信号の周期１／ｆ１の１／１０以下となるように配置することにより、以下の理由により配線寄生容量が無視でき、デジタル回路の動作周波数まで動作させることができるようになる。
逓倍器の出力抵抗Ｒとフリップフロップの入力容量Ｃで決まる周波数帯域がクロック信号と同じ角周波数ω０＝１／（ＲＣ）＝２πｆ１とすると、配線の寄生容量Ｃ’は、Ｃ’≒Ｃ／１０と近似できるので、クロック信号の振幅の減衰比は次式（１）のように表され、最大５％以下であり、配線は周波数帯域を決める主要因ではなくなる。逓倍器の出力抵抗Ｒは、クロックバッファと同様の回路を出力バッファに適用することによって、最適化が可能である。
【００３５】
【数１】
【００３６】
図１の送信回路７は、伝送速度ｆ１／ｋ［ｂ／ｓ］の直列データ信号をｊ×ｋ［ｃｈ］並列で入力し、またデータ信号と同期した周波数ｆ１／ｍ／ｎ［Ｈｚ］の基準クロック信号ＣＬＫを入力として、伝送速度ｆ１［ｂ／ｓ］でｊ［ｃｈ］のデータ信号を出力する。
【００３７】
送信回路７は、基準クロックＲｅｆＣＬＫに同期してｍ倍の周波数ｆ１／ｎ［Ｈｚ］のクロック信号を出力するクロック制御回路（ＣＭＵ：クロックマルチプライヤユニット）８と、その出力をｎ倍の周波数ｆ１［Ｈｚ］のクロック信号に逓倍する逓倍器９と、その逓倍したクロック信号ＣＬＫ１をタイミングの基準として時分割多重化と波形整形をして、伝送速度ｆ１［ｂ／ｓ］でｊ［ｃｈ］のデータ信号を出力するクロック同期デジタル回路１０とから構成され、クロック同期デジタル回路１０の出力は、送信回路７の出力として、光ファイバなどの通信路ＣＰを経て、受信回路１の入力へ伝達される。なお、配線１４を介したクロック同期回路８の周波数ｆ１／ｎ［Ｈｚ］の出力が逓倍器を介さずにクロック同期デジタル回路１０へクロック信号ＣＬＫ２として入力されているが、このクロックＣＬＫ２は多重化される前の並列信号の処理回路のようにｆ１／ｎ［Ｈｚ］以下の周波数で同期して動作する回路のためのクロック信号である。
【００３８】
送信回路７も受信回路１と同様に、クロック制御回路８の出力と逓倍器９の入力を結ぶ配線１１において遅延ｔ１［ｓ］を生じ、逓倍器９の出力とフリップフロップの入力を結ぶ配線１２において遅延ｔ２［ｓ］を生じるとすると、遅延ｔ１の最大値ｔ１ｍａｘと遅延ｔ２ｍａｘの関係は、ｔ１ｍａｘ＞ｔ２ｍａｘとなるように、かつ遅延ｔ２ｍａｘがクロック信号の周期１／ｆ１［ｓ］の１／１０以下となるように、それぞれの回路を配置する。
【００３９】
受信回路１と同様に、この構成を用いることにより、クロック同期デジタル回路１０がデータ信号を出力・整形するタイミングは、１つの符号に１波長のクロック信号が対応するため、クロック信号の立ち上がり、あるいは立ち下がりのどちらか一方のみとなる。前述したハーフレート方式で生じるような、立ち上がりと立ち下がりの時間のずれによるジッタは発生しない。したがって、送信信号波形に生じるジッタはハーフレート方式より小さくなる。
【００４０】
従来のフルレート方式では、その他にクロック同期回路を構成する回路ブロックとその間の配線で周波数ｆ１［Ｈｚ］のクロック信号を扱うため、クロック同期回路を構成する位相制御回路、クロック発生回路、配線の分岐により、周波数帯域の制限が生じる。それに対して、本実施形態の構成では、回路内で最も高い周波数であるｆ１［Ｈｚ］のクロック信号を扱うのは、逓倍器９と、クロック同期デジタル回路１０のクロック入力となるフリップフロップと、その間を結ぶ配線のみであるため、周波数帯域の制限となる要素は少なくなる。配線の遅延ｔ２がクロック信号の周期１／ｆ１の１／１０以下となるように配置することにより、配線による帯域の減少は小さくなり、逓倍器とフリップフロップを構成するデバイスの特性で決まる。逓倍器の出力回路を最適化することは可能であるから、フリップフロップのほぼ最大動作速度まで、送信回路の伝送速度を向上させることが可能となる。よって、本発明の送信回路は従来の方式に比べて、ジッタの劣化が少なく、動作速度を向上できる。
【００４１】
また、従来のフルレート方式では、クロック同期回路を構成する回路ブロックとその間の配線で、周波数ｆ１［Ｈｚ］のクロック信号を扱う必要があるのに比較して、クロック同期回路の動作速度を１／ｎに低減することができ、周波数帯域とトレードオフの関係にある、負荷駆動力の向上や、消費電力の低減、同期制御周波数範囲の向上、位相雑音の低減などを図ることができる。
【００４２】
なお、図１では示していないが、通信路ＣＰに光ファイバを用いて、光信号により受信回路と送信回路間の通信を行う場合には、従来例１の図２と同様に、受信回路１の入力部に、光信号を電気信号に変換するための、光ファイバ数に対応した数のフォトダイオードと、各フォトダイオードの信号を増幅するフォトダイオードと同数の前置増幅器とを設け、各前置増幅器の出力をデータ信号として入力すればよい。また従来例１の図２と同様に、送信回路７の出力部に、データ信号出力を増幅するドライバと、光信号を発生させるレーザ発信器と、光信号をドライバ出力の変調信号に応じて変調した変調信号を出力する変調器とを設ければよい。以下の実施形態においても、光信号を用いる場合には同様である。
【００４３】
＜実施形態２＞
図５は、本発明に係る受信回路および送信回路の第２の実施形態を示す回路図である。
【００４４】
本実施形態の回路は、ｋ並列の信号に対してｋ：１の時分割多重を行い、伝送速度ｆ１［ｂ／ｓ］のデータを１本の伝送路で伝送し、再び１：ｋに時分割多重信号を分離して復元することができる送受信回路である。図５と以下の説明では、ｋ＝１６として説明するが、ｋは２以上の自然数として実施できることはいうまでもない。
【００４５】
図５において、受信回路（ＲＣＶ）１ａは、伝送速度ｆ１［ｂ／ｓ］の直列データ信号を入力し、このデータ信号からクロックを再生し出力するクロック同期回路２ｃと、逓倍器３ａと、データ信号の識別再生を行う識別用フリップフロップ４ａと、１：２の分離を行うデマルチプレクサ（ＤＥＭＵＸ）２２ｂと、デマルチプレクサ２２ｂに必要な１／２，１／４，１／８，１／１６のクロック信号を出力する分周器（ＤＩＶ）２０ｃから構成される。
【００４６】
入力されたデータ信号は、クロック同期回路２ｃと識別用フリップフロップ４ａに分岐して入力される。
【００４７】
クロック同期回路２ｃは、入力データ信号とクロック信号の、位相差および周波数差を出力する位相周波数比較器（ＰＦＤ）２７と、この位相周波数比較器の出力から伝達関数を介したクロック周波数の制御信号を出力するクロック制御回路（ＣＬＫ＿ＣＴＲＬ）２８と、クロック信号ＣＬＫを出力する可変周波数発振器２９から構成されるＰＬＬ（Phase Locked Loop）回路である。ここでは、クロック同期回路２ｃの一例としてのＰＬＬ回路を示しているが、ＰＬＬ回路として知られている他の形態や、ＰＬＬ回路以外のクロック抽出回路として知られている回路を用いることができる。
【００４８】
クロック同期回路２ｃに入力されたデータ信号は、クロック信号との位相差、周波数差が検出され、その値に対応して可変周波数発振器２９の周波数や位相を変化させる。データ信号とクロック信号の位相が一致して同期がとれると、クロック周波数はｆ１／２［Ｈｚ］でロックされる。ロックがはずれる位相や周波数の条件は、クロック制御回路２８の伝達関数で決まる。
【００４９】
ＰＬＬ回路は、高精度にデータ信号との同期を得ることができるが、回路構成が複雑であることや、可変周波数回路のように高精度のアナログ回路設計が必要になることから、回路内で最も高いデジタル回路と同等の周波数ｆ１で高周波動作させることは困難である。したがって、ｆ１／２［Ｈｚ］と低い周波数で動作させることは、速度の条件が緩和され、可変周波数拡大や位相雑音の低減、消費電力の低減を図ることができる。
【００５０】
クロック信号ＣＬＫは、配線５ａを介して逓倍器３ａに、配線５ａ，５ａａを介して分周器２０ｃに、配線５ａ，５ａａ，５ａｂを介して１：２デマルチプレクサ２２ｂにそれぞれ伝送される。逓倍器３ａでは周波数ｆ１［Ｈｚ］のクロック信号へと変換され、フリップフロップ４ａにおいてデータ信号が適切なタイミングで識別・再生される。周波数ｆ１［Ｈｚ］のクロック信号で識別することにより、ジッタの少ない識別を行うことができ、位相余裕の拡大を図ることができる。
【００５１】
識別・再生されたデータ信号は、デマルチプレクサ２２ｂに入力され、周波数ｆ１／２［Ｈｚ］のクロック信号のタイミングでｆ１／２［ｂ／ｓ］の二つの信号に時分割分離される。さらに分離された二つの信号は、それぞれ後段の１：２デマルチプレクサ２２ｂｂに入力され、前述の周波数ｆ１／２［Ｈｚ］のクロック信号を後段の分周器２０ｃを介して得られた周波数ｆ１／４［Ｈｚ］のクロック信号のタイミングに従って、伝送速度ｆ１／４［ｂ／ｓ］の４本のデータ信号に分離される。
【００５２】
同様にして、ｆ１／８［ｂ／ｓ］×８本、ｆ１／１６［ｂ／ｓ］×１６本とツリー構造に接続された１：２デマルチプレクサにより分離されて、受信回路１ａから１６チャネルの出力を得ることができる。
【００５３】
送信回路７ａは、伝送速度ｆ１／１６［ｂ／ｓ］×１６の並列データ信号と、周波数ｆ１／１６［Ｈｚ］の基準クロック信号ＲｅｆＣＬＫを入力として周波数ｆ１／２［Ｈｚ］のクロック信号を出力するクロック同期回路８ａと、この周波数ｆ１／２［Ｈｚ］のクロック信号をｎ倍にする逓倍器９ａと、データ信号の出力波形整形を行うフリップフロップ１０ａと、２：１の時分割多重化を行うマルチプレクサ２１ｂと、マルチプレクサ２１ｂに必要な１／２，１／４，１／８，１／１６のクロック信号を出力する分周器２０ｃから構成される。
【００５４】
基準クロック信号ＲｅｆＣＬＫは、外部回路で使用される低速のクロック信号が入力される。送信回路内部で使用する周波数ｆ１［Ｈｚ］、ｆ１／２［Ｈｚ］などの高精度なクロック信号を得るためには、ＰＬＬを用いたクロック同期回路が用いられる。ここでのＰＬＬ回路の構成は受信回路と同様の回路構成であるが、一例である。
【００５５】
クロック同期回路８ａは、基準クロック信号ＲｅｆＣＬＫと、出力した周波数ｆ１／２［Ｈｚ］のクロック信号を１／８分周した周波数ｆ１／１６［Ｈｚ］のクロック信号との間の位相比較を行う。そして、位相差に対応して可変周波数発振器２９ａの周波数を制御して基準周波数ｆ１／２［Ｈｚ］と同期したクロック信号を出力する。受信回路と同様に、動作周波数をｆ１／２［Ｈｚ］としたことにより、可変周波数の拡大や位相雑音の低減、消費電力の低減を図ることができる。
【００５６】
クロック同期回路８ａの出力クロック信号は、配線１１ａを介して逓倍器９ａに、また配線１１ａ，１１ｂを介して分周器（ＤＩＶ）２０ｃに、さらに配線１１ａ，１１ｂ，１２ｂを介して２：１マルチプレクサ２１ｂに、それぞれ入力される。
【００５７】
送信回路７ａに入力されたデータ信号は、２：１マルチプレクサ（ＭＵＸ）を８個並べた回路７０に入力され、周波数ｆ１／２［Ｈｚ］のクロック信号を分周器２０ｃを３段通して出力された周波数ｆ１／１６［Ｈｚ］のクロック信号のタイミングで伝送速度ｆ１／８［ｂ／ｓ］×８並列のデータ信号に時分割多重される。
【００５８】
同様に、周波数ｆ１／８［Ｈｚ］、ｆ１／４［Ｈｚ］、ｆ１／２［Ｈｚ］のそれぞれのクロック信号のタイミングで、伝送速度ｆ１／４［ｂ／ｓ］、ｆ１／２［ｂ／ｓ］、ｆ１［ｂ／ｓ］へと、ツリー構造に接続された２：１マルチプレクサ（ＭＵＸ）によって、直列データ信号へと時分割多重される。逓倍器９ａに入力された周波数ｆ１／２［Ｈｚ］のクロック信号は、周波数ｆ１［Ｈｚ］のクロック信号として配線１２ａを介して、伝送速度ｆ１［ｂ／ｓ］の出力データ信号の波形整形を行うフリップフロップ１０ａに入力される。周波数ｆ１［Ｈｚ］のクロック信号で切換を行うことにより、ジッタの小さい波形を出力することができ、通信エラーの低減や通信距離の拡大を図ることができる。
【００５９】
＜実施形態３＞
図６は、本発明に係る受信回路および送信回路の第３の実施形態を示す回路図である。
【００６０】
本実施形態は、図１に示した第１の実施形態と、クロック信号を分配する構成が相違する。受信回路１ｂおよび送信回路７ｂ内のそれぞれのクロック同期回路２ｄ，８ｂによって出力された周波数ｆ１／ｎ［Ｈｚ］のクロック信号は、それぞれ配線５ｂ，１１ｂを介して分岐されて、ｎ倍の周波数のクロック信号を出力する逓倍器３ｂ，９ｂと、同様にｎ／２倍、ｎ／４倍、…、ｆ１／ｎ×２倍の周波数を出力する逓倍器３ｃ、…、９ｃ…、に入力する。
【００６１】
また、１／２の周波数を出力する分周器２０ｄに入力して、出力を縦続に接続し、ｆ１／ｎ／２［Ｈｚ］、ｆ１／ｎ／４［Ｈｚ］、…、ｆ１／ｋ［Ｈｚ］の周波数を出力する。これらの逓倍器と分周器とクロック同期回路の出力するクロック信号を、それぞれのクロック同期デジタル回路４ｂ，１０ｂに入力する。
【００６２】
このように周波数ｆ１［Ｈｚ］を２のＮ乗（Ｎは自然数）で分周したクロック信号を分配する構成とすることによって、並列信号の多重と分離を行う送受信回路に必要となる、すべてのクロック周波数を得ることができる。この逓倍器を用いたクロック分配の構成は、分周器のみで構成した場合と比べて、ｆ１／ｎ［Ｈｚ］以上の高い周波数で動作する素子数を減らすことができ、動作周波数の向上だけでなく、消費電力の低減を図ることができる。
【００６３】
ここで、本実施形態だけでなく、前述した第１および第２の実施形態で述べた本発明に係る受信回路および送信回路で用いる２：１マルチプレクサ、１：２デマルチプレクサ、１／２分周器、および逓倍器の具体的な回路構成例について説明する。
【００６４】
(Ｉ)．２：１マルチプレクサ
図７は、２：１マルチプレクサの内部構成を示すブロック図である。２：１マルチプレクサ（２：１ＭＵＸ）は、クロック信号φＣＬの正相と逆相で動作する二つのＤ−フリップフロップ３７の直列接続回路２６ａと、同じクロック信号φＣＬの正相と逆相で動作する３個のＤ−フリップフロップ３７を、正相・逆相・正相の順で接続した直列接続回路２６Ｄと、セレクタ３８とから構成される。
二つの並列データ入力信号ＰＤａ０、ＰＤａ１のうちデータ信号ＰＤａ０は、直列接続回路２６ａを介してセレクタ３８の一方の端子へ入力され、もう一つのデータ信号ＰＤａ１は直列接続回路２６Ｄを介してセレクタ３８の他方の端子へ入力される。この構成により、データＰＤａ０に対してデータＰＤａ１は半周期遅れて出力されているため、セレクタ３８の切換のタイミングと一致して入力される。セレクタ３８の出力信号ＳＤａは、クロック信号φＣＬの正相で入力データＰＤａ０、逆相で入力データＰＤａ１が選択されて、半周期ごと、すなわち２倍の伝送速度で直列に出力され、時分割多重が行われる。この回路で出力される波形は、クロック信号φＣＬの立ち上がり、立ち下がりの両方のタイミングで切り換えられるため、ジッタが生じる一方、必要とされるクロック周波数は、直列データＳＤａの出力信号の周期の半分でよい。１段目のフリップフロップの出力信号に生じるジッタは、次に接続されるフリップフロップのタイミングマージン内に入ることで整形されるため、ジッタが小さくかつ高速に動作する。
【００６５】
(II)．１：２デマルチプレクサ
図８は、１：２デマルチプレクサ（１：２ＤＥＭＵＸ）の内部構成を示すブロック図である。１：２デマルチプレクサは、同じクロック信号φＣＬの正相と逆相で動作する３個のＤ−フリップフロップ３７を、逆相・正相・逆相の順で接続した上の列の直列接続回路２６Ｅと、クロック信号φＣＬの正相と逆相で動作する二つのＤ−フリップフロップ３７を接続した下の列の直列接続回路２６ｂとから構成される。
直列データ信号ＳＤａは、直列接続回路２６Ｅ内の逆相で動作する初段のＤ−フリップフロップ３７ａと、直列接続回路２６ｂのクロック信号の正相で動作する初段のＤ−フリップフロップ３７ａに入力される。クロック信号φＣＬの半周期ごとに、交互に上の列のＤ−フリップフロップ、下の列のＤ−フリップフロップに取り込まれる。それぞれの列のデータ信号は、次段の半周期遅れで動作するＤ−フリップフロップ３７ａに入力され、上の列のみ、さらに半周期遅れで動作する最終段のＤ−フリップフロップ３７ａに入力される。したがって、最終段のＤ−フリップフロップの出力は、上の列、下の列ともに同じタイミングで出力される。この回路も入力クロック信号φＣＬの周波数は、１：２に分離する直列データ信号ＳＤａの周期の半分で動作する。
【００６６】
(III)．１／２分周器
図９は、１／２分周器として広く知られている回路である。図９の回路において、トランジスタＱｃ１からＱｃ１５までと、抵抗Ｒｃ１からＲｃ９までで構成される左側の回路がＤ−フリップフロップを構成している。同様に、トランジスタＱｄ１からＱｄ１５までと抵抗Ｒｄ１からＲｄ９までで構成される右側の回路はデータ入出力とクロック入力を左側の回路と反転して、たすきがけに接続したＤ−フリップフロップを構成している。
トランジスタＱｅ５からＱｅ８までと抵抗Ｒｅ５，Ｒｅ６は出力信号を得るためのエミッタフォロワである。なお、Ｄ−フリップフロップ内部のトランジスタＱｃ５からＱｃ８と、Ｑｄ５からＱｄ８のエミッタフォロワは２段である必要はなく、動作速度や消費電力などの要求に応じて１段の構成やエミッタフォロワを用いないカレントモードロジック（ＣＭＬ）の構成を取ることもできる。トランジスタＱｅ７，Ｑｅ８の出力用エミッタフォロワも、同様である。
【００６７】
(IV)．逓倍器
(IV−１)． 図１０は、逓倍器の第１の構成例を示す図であり、排他的論理和回路（ＥＸ−ＯＲ）５０と９０°移相器５１を用いて構成した場合のブロック図である。
逓倍器に入力された信号は二つに分岐され、一方は直接排他的論理和回路５０の入力Ａに、もう一方は９０°移相器５１へと入力されて、９０°位相が変化した信号が排他的論理和回路５０の入力Ｂに入力される。
入力信号が、デジタル信号で符号１と符号０の繰り返し波形とすると、位相が０°から９０°の間は、入力Ａは１、入力Ｂは０であり、出力は１となる。位相が９０°から１８０°までは入力Ａは１、入力Ｂは１であり、出力は０となる。同様に、位相１８０°から２７０°までは出力１、位相２７０°から３６０°までは出力０となる。したがって、出力信号は入力信号が１周期の間に２回繰り返すため、１／２の周期となる。
同様に、入力信号がアナログの正弦波でも２倍の周波数の信号を出力する。したがって、図１０の回路は２倍の逓倍器として機能する。この回路ブロック構成の場合、原理通りに動作すると周波数に依存せずに逓倍信号が得られる。
【００６８】
(IV−２)． 図１１は、前述した逓倍器の第１の構成例において、排他的論理和回路５０にギルバートセル型の回路を用いた場合の回路構成である。
入力端子Ｃ０とＣ１間の差動信号（Ｃ０−Ｃ１）が正のとき正相、負のときを逆相とし、差動対トランジスタＱｆ１，Ｑｆ２、および差動対トランジスタＱｆ３，Ｑｆ４のベースに入力される信号を入力Ａとする。また、９０°位相器５１ａの差動出力も同様に正を正相、負を逆相とし、差動対トランジスタＱｆ５，Ｑｆ６のベースに入力される信号を入力Ｂとする。
入力Ａが正相で、入力Ｂが逆相のとき、抵抗Ｒｆ２、トランジスタＱｆ４，Ｑｆ６に電流が流れて、出力端子Ｃ２，Ｃ３間の差動出力（Ｃ２−Ｃ３）は正相になる。
入力Ａが正相で、入力Ｂが正相のとき、抵抗Ｒｆ１、トランジスタＱｆ１，Ｑｆ５に電流が流れて、出力端子Ｃ２，Ｃ３間の差動出力（Ｃ２−Ｃ３）は逆相になる。
同様に、入力Ａが逆相で、入力Ｂが正相のとき、差動出力（Ｃ２−Ｃ３）は正相になり、入力Ａが逆相で、入力Ｂが逆相のとき、差動出力（Ｃ２−Ｃ３）は逆相になる。
したがって、この回路構成により排他的論理和の出力を得ることができる。また、逓倍器としても、前述したとおり、差動出力（Ｃ２−Ｃ３）として２倍の周波数の信号を得ることができる。なお、図１１において、Ｖ１は高電位側電源電圧、Ｖ２は低電位側電源電圧、ＶＣＳは定電流源用トランジスタＱｆ７，Ｑｆ１２〜Ｑｆ１５のベースに印加する制御電圧、Ｒｆ１，Ｒｆ２は負荷抵抗、Ｒｆ３〜Ｒｆ７は電流値を決める抵抗である。
【００６９】
(IV−３)． 図１２は、逓倍器の第２の構成例を示す図であり、全波整流器を用いた場合の回路構成である。全波整流の出力波形は、正弦波の場合、中心値を基準に折り返した入力信号の１／２の周期の信号であり、高調波成分を除去することにより２倍の周波数の信号が得られる。
図１２では、全波整流回路をエミッタとコレクタを共通にした差動対トランジスタＱｇ１，Ｑｇ２で構成し、出力信号の直流成分を取り除くために容量Ｃｇを出力に直列に接続し、さらに単相差動変換のためにアンプ５２を接続した構成である。このアンプ５２により全波整流回路で減衰した振幅を、復元することができる。
この逓倍器の構成は、図１１に比べると回路規模が小さく、消費電力を低減できる利点がある。
【００７０】
(IV−４)． 図１３は、逓倍器の第３の構成例を示す図であり、ダイオードブリッジを用いた場合の回路構成である。
ダイオードＤ１〜Ｄ４で構成したダイオードブリッジも全波整流回路として知られており、図１２に示した第２の構成例と同様に、出力に容量を介してアンプを接続することにより、周波数２倍の逓倍器として機能する。
この逓倍器の構成は、出力のアンプの消費電力が図１２と同じであれば、最も消費電力が少ない構成である。
【００７１】
以上、（Ｉ）〜（IV−４）で述べた各回路を、本実施形態、第１および第２の実施形態のそれぞれ対応する回路に用いることにより、本発明に係る受信回路および送信回路を実現することができる。
【００７２】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、具体的回路構成例として実施形態では、その要素回路をバイポーラトランジスタを用いた場合だけで説明したが、電界効果トランジスタ、ヘテロ接合バイポーラトランジスタ、高電子移動度トランジスタ、金属半導体接合電界効果トランジスタに置き換えて用いてもよいことは勿論であり、データ信号およびクロック信号の伝送形式が、差動方式、単相方式のいずれの場合であっても適用できることはいうまでもない。
【００７３】
【発明の効果】
前述した実施形態から明らかなように、本発明によれば、クロック同期回路が入力信号と同期をとって出力するクロック信号の周波数を大きく下げることができるので、クロック信号の周波数がクロック同期回路の周波数帯域を超過し、クロック信号の振幅が減衰してクロック同期デジタル回路が動作できなくなるという問題が解決される。すなわち、クロック同期回路の動作周波数帯域は、送受信回路の動作速度の制限ではなくなる。したがって、クロック同期デジタル回路が動作可能な速度まで、さらに高い動作周波数の送受信回路を設計することが可能になる。
【００７４】
また、従来は高い動作周波数を得るために送受信回路の中で消費電力が大きい回路であったクロック同期回路は、本発明によれば動作周波数が低下するため、動作電流を従来より大きく低減することができ、消費電力を低減できる。
【００７５】
また、クロック同期回路に使用する可変周波数発振回路は、従来よりも発振周波数を低くできるため寄生素子による影響が低減され、設計精度の向上、可変周波数範囲の拡大、発振器の位相雑音の低減を図ることができる。
【００７６】
また、クロック同期回路の動作周波数が低くなるので、クロック信号配線に生じる配線容量の影響が低減する結果、配線長を周波数の低下に逆比例して延長することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施形態の受信回路と送信回路を示すブロック図。
【図２】従来の受信回路と送信回路を示すブロック図。
【図３】従来のフルレート方式の送信回路を示すブロック図。
【図４】従来のハーフレート方式の受信回路と送信回路を示すブロック図。
【図５】本発明に係る第２の実施形態の受信回路と送信回路を示すブロック図。
【図６】本発明に係る第３の実施形態の受信回路と送信回路を示すブロック図。
【図７】本発明に係る受信回路と送信回路で用いるマルチプレクサの一例を示すブロック図。
【図８】本発明に係る受信回路と送信回路で用いるデマルチプレクサの一例を示すブロック図。
【図９】本発明に係る受信回路と送信回路で用いる分周回路の構成の一例を示すブロック図。
【図１０】本発明に係る受信回路と送信回路で用いる逓倍回路の構成の一例を示すブロック図。
【図１１】本発明に係る受信回路と送信回路で用いる逓倍回路の別の構成例を示すブロック図。
【図１２】本発明に係る受信回路と送信回路で用いる逓倍回路のまた別の構成例を示すブロック図。
【図１３】本発明に係る受信回路と送信回路で用いる逓倍回路のさらに別の構成例を示すブロック図。
【符号の説明】
１，１ａ，１ｂ…受信回路、３，３ａ，３ｂ…逓倍器、４，４ａ，４ｂ…クロック同期デジタル回路（ＣＳＤ）、５，５ａ，５ｂ…クロック同期回路と逓倍器間の配線、６，６ａ，６ｂ…逓倍器とクロック同期デジタル回路間の配線、７，７ａ，７ｂ…送信回路、８，８ａ，８ｂ…クロック同期回路（ＣＭＵ）、９，９ａ〜９ｃ…逓倍器、１０，１０ｂ…クロック同期デジタル回路、１０ａ…フリップフロップ、１１，１１ａ，１１ｂ：クロック同期回路と逓倍器間の配線、１２，１２ａ，１２ｂ：逓倍器とクロック同期デジタル回路間の配線、１３，１４…クロック同期回路とクロック同期デジタル回路間の配線、２０，２０ａ〜２０ｄ…分周回路、２１，２１ａ〜２１ｃ…マルチプレクサ（ＭＵＸ）、２２，２２ａ，２２ｂ，２２ｂｂ，２２ｃ…デマルチプレクサ（ＤＥＭＵＸ）、２３…データ出力バッファ回路、２４位相シフト回路、２５…クロックバッファ回路、２７…位相周波数比較器（ＰＦＤ）、２８…クロック制御回路（ＣＬＫ＿ＣＴＲＬ）、２９…可変周波数発振器、３０…４：１マルチプレクサ、３１，３１ａ…フォトダイオード、３２，３２ａ…プリアンプ（トランスインピーダンスアンプ）、３３，３３ａ…光ファイバ、３４…１：４デマルチプレクサ（ＤＥＭＵＸ）、３５…メインアンプ、３６…識別器、３７，３７ａ…Ｄフリップフロップ回路、３８…セレクタ回路、４０…レーザダイオード、４１，４１ａ…変調器、４２…変調器ドライバ、４３…光アンプ、５０…排他的論理和回路（ＥＸ−ＯＲ）、５１，５１ａ…９０°位相シフト回路、５２…アンプ、ＣＰ…通信路、ＭＳ…マスタースレーブＤフリップフロップ回路、Ｍ…マスタースレーブＤフリップフロップ回路のマスター、Ｓ…マスタースレーブＤフリップフロップ回路のスレーブ、ＲＣＶ…受信回路、ＴＲＭ…送信回路、ＰＤａ０，ＰＤａ１…並列データ信号、ＳＤａ…直列データ信号、φＣＬ，ＣＬＫ，ＣＬＫ１，ＣＬＫ２…クロック信号、ＲｅｆＣＬＫ…基準クロック、ＣＬＫ＿ＣＴＲＬ…クロック制御回路、ｔ１，ｔ２遅延。
Claims (10)
- ｆ１を正の実数とする伝送速度ｆ１［ｂ／ｓ］の１本のデータ信号を入力信号として前記データ信号に同期した周波数ｆ１／ｎ［Ｈｚ］（ｎは、２以上の自然数）のクロック信号を再生して出力するクロック同期回路と、
ｊ本（ｊは、１以上の自然数）の配線を介して前記クロック同期回路出力のクロック信号を入力として所定の逓倍率で逓倍クロック信号を出力するｊ個の逓倍器と、
前記クロック同期回路の入力と共通な１本を含めたｊ並列の入力端子、ｊ×ｋ並列の出力端子、およびｊ並列のクロック入力端子を有し、第ｊ＋1から第２×ｊの配線を介して前記ｊ本の逓倍クロック信号を前記ｊ並列のクロック入力端子に印加して、前記逓倍クロック信号の立ち上がり時あるいは立ち下がり時のどちらか一方のみをタイミングの基準とし、前記ｊ並列の入力端子に入力されたｊ本の、伝送速度ｆ１［ｂ／ｓ］のデータ信号を識別再生、かつ、１：ｋの比率でデータ分離を行い、ｊ×ｋ本の伝送速度ｆ１／ｋ［ｂ／ｓ］のデータ信号へと変換するクロック同期デジタル回路とを備え、
前記クロック同期デジタル回路のｊ並列のデータ信号を入力とする端子を受信回路の入力端子とし、ｊ×ｋ並列のデータ信号を出力とする端子を受信回路の出力端子とし、前記クロック同期回路の出力端子と前記ｊ個の逓倍器の入力端子とを結ぶ前記第１から第ｊの配線と、前記ｊ個の逓倍器と前記デジタル回路のｊ並列のクロック入力端子とを結ぶ前記第ｊ＋１から第２×ｊの配線の内の、第１から第ｊの配線で生じる遅延の最大値ｔ１ｍａｘ［ｓ］と、第ｊ＋１から第２×ｊの配線で生じる遅延の最大値ｔ２ｍａｘ［ｓ］とは、遅延ｔ２ｍａｘの方が小さく、かつ、遅延ｔ２ｍａｘは前記逓倍器出力のクロック周期１／ｆ１［ｓ］の１／１０以下となるように配置されていることを特徴とする受信回路。 - ｆ１を正の実数、ｍを１以上の自然数、ｎを２以上の自然数とする周波数ｆ１／ｍ／ｎ［Ｈｚ］のクロック信号を入力信号とし、前記入力クロック信号に同期した周波数ｆ１／ｎ［Ｈｚ］のクロック信号を出力信号とするクロック同期回路と、
前記クロック同期回路出力のクロック信号を第１から第ｊ（ｊは、１以上の自然数）の配線を介して入力信号とし、所定の逓倍率で逓倍クロック信号を出力信号とするｊ個の逓倍器と、
ｊ×ｋ並列（ｋは２以上の自然数）のデータ信号の入力端子、ｊ並列のデータ信号の出力端子、ｊ並列のクロック入力端子を有し、第ｊ＋１から第２×ｊの配線を介して前記ｊ本の逓倍クロック信号を前記ｊ並列のクロック入力端子に印加して、前記逓倍クロック信号の立ち上がり時あるいは立ち下がり時のどちらか一方のみをタイミングの基準とし、入力端子に入力されたｊ×ｋ本の伝送速度ｆ１／ｋ［ｂ／ｓ］のデータ信号を識別再生、かつ、ｋ：１の比率で時分割多重を行い、ｊ本の伝送速度ｆ１［ｂ／ｓ］のデータ信号へと変換するクロック同期デジタル回路とを備え、
前記クロック同期デジタル回路のｊ×ｋ並列のデータ信号を入力とする端子を送信回路の入力端子とし、ｊ並列のデータ出力信号を出力する端子を送信回路の出力端子とし、
前記クロック同期回路の出力端子と前記ｊ個の逓倍器の入力端子とを結ぶ前記第１から第ｊの配線と、前記ｊ個の逓倍器と前記デジタル回路のｊ並列のクロック入力端子とを結ぶ前記第ｊ＋１から第２×ｊの配線において、第１から第ｊの配線で生じる遅延の最大値ｔ１ｍａｘ［ｓ］と第ｊ＋１から第２×ｊの配線で生じる遅延の最大値ｔ２ｍａｘ［ｓ］とでは、遅延ｔ２ｍａｘの方が小さく、かつ、遅延ｔ２ｍａｘは前記逓倍器出力のクロック周期１／ｆ１［ｓ］の１／１０以下となるよう配置されていることを特徴とする送信回路。 - 請求項１に記載の受信回路において、
前記クロック同期デジタル回路は、
１本の伝送速度ｆ１［ｂ／ｓ］のデータ信号と１本の周波数ｆ１［Ｈｚ］のクロック信号を入力信号とし、前記クロック信号をタイミングの基準として前記データ信号を識別再生した信号を出力信号とするｊ個のフリップフロップと、
前記クロック信号を入力信号とし、所定の分周比の周波数クロック信号を出力信号とする１以上の分周器と、
前記フリップフロップの出力データ信号と、前記分周器の出力クロック信号とを入力信号とし、前記分周器出力クロック信号をタイミングの基準として、前記データ信号を１チャネルにつき伝送速度ｆ１／ｋ［ｂ／ｓ］である（ｋは２以上の自然数）ｋチャネルの並列データ信号へと時分割多重信号を分離して出力信号とするｊ個のデマルチプレクサとを備えることを特徴とする受信回路。 - 請求項２に記載の送信回路において、
前記クロック同期デジタル回路は、
周波数ｆ１［Ｈｚ］のクロック信号を入力信号とし、所定の分周比の周波数クロック信号を出力信号とする１以上の分周器と、
１チャネルにつき伝送速度ｆ１／ｋ［ｂ／ｓ］のｋチャネル（ｋは、２以上の自然数）の並列データ信号を時分割多重化して伝送速度ｆ１［ｂ／ｓ］の直列信号を出力するｊ個のマルチプレクサと、
前記マルチプレクサの１の出力データ信号と１本の周波数ｆ１［Ｈｚ］のクロック信号を入力信号とし、前記クロック信号をタイミングの基準として前記データ信号を識別再生した信号を出力信号とするｊ個のフリップフロップとを備えることを特徴とする送信回路。 - 請求項１または請求項３に記載の受信回路において、
前記クロック同期回路は、
入力信号により周波数を制御することができる入力端子を備え、所定の周波数のクロック信号を出力信号とする周波数制御発振器と
位相差または周波数差信号を入力信号とし、前記周波数制御発振器の制御信号を出力信号とする制御回路と、
伝送速度ｆ１［ｂ／ｓ］のデータ信号と、前記周波数制御発振器の出力クロック信号を入力信号とし、前記データ信号と前記クロック信号の位相差または周波数差を表す信号を出力信号とする位相周波数比較器とを備え、
前記位相周波数比較器のデータ信号を入力信号とする端子を入力端子とし、前記周波数制御発振器の出力端子を出力端子とし、
入力データ信号と、出力クロック信号の位相が一致し、伝送速度ｆ１［ｂ／ｓ］と周波数ｆ１／ｎ［Ｈｚ］の比が所要の比率で固定されるように制御されることを特徴とする受信回路。 - 請求項２または請求項４に記載の送信回路において、
前記クロック同期デジタル回路は、周波数f１／ｎ［Ｈｚ］のクロック信号を入力信号とする入力端子と、前記クロック信号を１／ｍに分周したｆ１／ｍ／ｎ［Ｈｚ］のクロック信号を出力信号とする出力端子を備え、
前記クロック同期回路は、入力信号により周波数を制御することができる入力端子を備え、所定の周波数のクロック信号を出力信号とする周波数制御発振器と、位相差または周波数差信号を入力し、前記周波数制御発振器の制御信号を出力する制御回路と、周波数ｆ１／ｍ／ｎ［Ｈｚ］の入力クロック信号と、前記クロック同期デジタル回路が出力する分周出力クロック信号を入力信号とし、前記入力クロック信号と前記分周クロック信号の位相差または周波数差を表す信号を出力信号とする位相周波数比較器とを備え、
前記クロック同期回路が、前記位相周波数比較器の入力クロック信号を入力信号とする端子を入力端子とし、前記周波数制御発振器の出力信号端子を出力端子とし、前記入力クロック信号と、前記クロック同期デジタル回路の分周出力クロック信号との位相差と周波数差が一致し、出力クロック信号が周波数ｆ１／ｎ［Ｈｚ］で固定されるように制御されることを特徴とする送信回路。 - 請求項１、３、５のいずれかに記載の受信回路において、
受信回路に入力される前記データ信号が光信号であり、
前記光信号を電気信号に変換するフォトダイオードと、
前記フォトダイオードの信号を増幅する前置増幅器とをさらに備え、
前記前置増幅器の出力がデータ入力信号として前記クロック同期デジタル回路に入力されることを特徴とする受信回路。 - 請求項２、４、６のいずれかに記載の送信回路において、
前記クロック同期デジタル回路の出力端子と送信回路の出力端子との間に、
前記クロック同期デジタル回路のデータ信号出力を増幅するドライバと、光信号を発生させるレーザ発信器と、前記光信号を前記ドライバ出力の変調信号に応じて変調した変調信号を出力する変調器とをさらに備え、
送信回路の出力端子から出力するデータ信号が光信号であることを特徴とする送信回路。 - 請求項１、３、５、７に記載のいずれかの受信回路において、
前記逓倍器は、排他的論理和回路と９０°移相器からなり、
前記逓倍器に入力される信号を分岐して、一方を前記排他的論理和回路の入力とし、分岐した他方の信号を前記９０°移相器を介して前記排他的論理和回路の他方の入力とし、前記排他的論理和回路の出力を逓倍器の出力とすることを特徴とする受信回路。 - 請求項１、３、５、７、９、に記載のいずれかの受信回路と、請求項２、４、６、８、に記載のいずれかの送信回路とを備えることを特徴とする送受信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003023446A JP4202778B2 (ja) | 2003-01-31 | 2003-01-31 | 受信回路および送信回路 |
| US10/759,101 US7212744B2 (en) | 2003-01-31 | 2004-01-20 | Receiver circuit and transmitter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003023446A JP4202778B2 (ja) | 2003-01-31 | 2003-01-31 | 受信回路および送信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004236084A JP2004236084A (ja) | 2004-08-19 |
| JP4202778B2 true JP4202778B2 (ja) | 2008-12-24 |
Family
ID=32767573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003023446A Expired - Fee Related JP4202778B2 (ja) | 2003-01-31 | 2003-01-31 | 受信回路および送信回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7212744B2 (ja) |
| JP (1) | JP4202778B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004147075A (ja) * | 2002-10-24 | 2004-05-20 | Fujitsu Ltd | 信号多重化回路及び光通信システム送信器 |
| WO2006104139A1 (ja) * | 2005-03-29 | 2006-10-05 | Advantest Corporation | マルチコラム型電子ビーム露光装置 |
| CN100407699C (zh) * | 2005-04-01 | 2008-07-30 | 华为技术有限公司 | 信号拆分合并的方法及装置 |
| KR100687753B1 (ko) * | 2005-10-19 | 2007-02-27 | 한국전자통신연구원 | Ｃｓ-ｒｚ 광신호 생성 장치 및 그 생성 방법 |
| US20090052599A1 (en) * | 2006-03-01 | 2009-02-26 | Matsushita Electric Industrial Co., Ltd. | Transmitter and transmitter/receiver |
| JP5012811B2 (ja) * | 2006-11-30 | 2012-08-29 | 日本電気株式会社 | 分散検出装置およびそれを用いた自動分散補償システム |
| US8204167B2 (en) * | 2007-05-21 | 2012-06-19 | Infineon Technologies Ag | Master slave interface |
| US8156167B2 (en) * | 2007-05-23 | 2012-04-10 | Anritsu Company | Analog pseudo random bit sequence generator |
| EP3133756A1 (en) * | 2007-09-14 | 2017-02-22 | Semtech Corporation | High-speed serialized related components, systems and methods |
| US8462881B2 (en) * | 2008-12-31 | 2013-06-11 | Ubidyne, Inc. | Method for digitally predistorting a payload signal and radio station incorporating the method |
| US9397396B2 (en) * | 2009-04-01 | 2016-07-19 | Kathrein-Werke Kg | Radio system and a method for relaying packetized radio signals |
| JP4992938B2 (ja) * | 2009-05-27 | 2012-08-08 | 富士通株式会社 | パラレル−シリアル変換器 |
| JP4992947B2 (ja) | 2009-09-18 | 2012-08-08 | 富士通株式会社 | パラレル−シリアル変換器及びパラレルデータ出力器 |
| US8731005B2 (en) * | 2009-10-12 | 2014-05-20 | Kathrein-Werke Kg | Absolute timing and Tx power calibration of the Tx path in a distributed system |
| JP5565049B2 (ja) * | 2010-03-31 | 2014-08-06 | 富士通株式会社 | 制御装置及び方法、並びに信号処理装置 |
| US8599861B2 (en) | 2010-06-03 | 2013-12-03 | Kathrein-Werke Kg | Active antenna array and method for relaying radio signals |
| US8774196B2 (en) * | 2010-06-03 | 2014-07-08 | Kathrein-Werke Kg | Active antenna array and method for relaying radio signals with synchronous digital data interface |
| US8476934B2 (en) | 2011-07-21 | 2013-07-02 | National Semiconductor Corporation | Circuitry and method for differential signal detection with integrated reference voltage |
| US9413389B2 (en) * | 2012-01-20 | 2016-08-09 | Fujitsu Limited | Automatic synchronization of a transmitter |
| US8860433B1 (en) * | 2012-07-31 | 2014-10-14 | Altera Corporation | Method and system for self-contained timing and jitter measurement |
| US9485083B2 (en) * | 2013-11-20 | 2016-11-01 | Electronics And Telecommunications Research Instit | Method and apparatus for time synchronization between nodes |
| US9559834B1 (en) * | 2015-01-26 | 2017-01-31 | Altera Corporation | Multi-rate transceiver circuitry |
| CN112910467B (zh) * | 2019-12-03 | 2022-09-09 | 烽火通信科技股份有限公司 | 一种nrz编码电路、编码器及高速接口电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999543B1 (en) * | 2001-12-03 | 2006-02-14 | Lattice Semiconductor Corporation | Clock data recovery deserializer with programmable SYNC detect logic |
| US7158727B2 (en) * | 2001-12-12 | 2007-01-02 | Texas Instruments Incorporated | 10 Gbit/sec transmit structure with programmable clock delays |
-
2003
- 2003-01-31 JP JP2003023446A patent/JP4202778B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-20 US US10/759,101 patent/US7212744B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040151506A1 (en) | 2004-08-05 |
| US7212744B2 (en) | 2007-05-01 |
| JP2004236084A (ja) | 2004-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4202778B2 (ja) | 受信回路および送信回路 | |
| JP5227408B2 (ja) | 高速シリアライザ、関連部品、システム、及び方法 | |
| EP1379042B1 (en) | Multiplexer | |
| US20030053565A1 (en) | Multi-channel serdes receiver for chip-to-chip and backplane interconnects and method of operation thereof | |
| CA2374777C (en) | Clock/data recovery circuit | |
| US8976875B2 (en) | Clock-embedded source synchronous semiconductor transmitting and receiving apparatus and semiconductor system including same | |
| US8542996B2 (en) | Optical packet switching apparatus | |
| US20080080870A1 (en) | System for extracting a clock signal from optical signal including plural clock frequencies and a method therefor | |
| US7158727B2 (en) | 10 Gbit/sec transmit structure with programmable clock delays | |
| JP3788945B2 (ja) | 多重化光伝送装置 | |
| WO2019009968A1 (en) | PARALLEL-SERIES AND SERIAL-PARALLEL CONVERTER WITH DOUBLE FREQUENCY | |
| EP2137847A1 (en) | Multi-mode integrated circuit for use in optoelectronic devices | |
| US20140099106A1 (en) | Method and Apparatus for Aligning and Integrating Serial Data Streams | |
| CA2190222C (en) | A microwave multiphase detector | |
| KR101005459B1 (ko) | 반도체 장치 | |
| US7180343B2 (en) | Apparatus for synchronizing clock using source synchronous clock in optical transmission system | |
| Chen et al. | A 1.25 Gb/s, 460 mW CMOS transceiver for serial data communication | |
| JP3521901B2 (ja) | クロック／データ・リカバリ回路 | |
| JP2693466B2 (ja) | 多重化符号変換方法 | |
| CN116527024B (zh) | 一种基于宽带RFSoC芯片的时钟电路 | |
| JP2002064478A (ja) | 並列光伝送方法、並列光伝送装置における送信機および受信機 | |
| JP3876646B2 (ja) | 光受信器 | |
| JP2002057995A (ja) | 高速ディジタルインターフェース装置、信号送信装置、及び信号受信装置 | |
| Hanke | 20 Gbit/s experimental transmitter and receiver for fiber communication systems | |
| Chen et al. | 2.5-Gb/s low-jitter low-power monolithically integrated optical receiver |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060131 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071113 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080916 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081009 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121017 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121017 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131017 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |