JP2003152100A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのしきい値電圧及びポリ
シリコン抵抗体の抵抗値の制御性及び安定性を向上させ
る。 【解決手段】 Ｎ＋ポリＮＭＯＳ２７、Ｎ＋ポリＰＭＯ
Ｓ２９、Ｐ＋ポリＰＭＯＳ３１及びポリシリコン抵抗体
３５の表面に熱酸化膜３９が形成されている。Ｎ＋ポリ
ＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１の形成領域を除
いて、熱酸化膜３９上にシリコン窒化膜４１が形成され
ている。熱酸化膜３９は、シリコン窒化膜４１の形成時
における水素の拡散を遮へいし、特に、Ｐ＋ポリＰＭＯ
Ｓ３１のしきい値電圧安定性、Ｎ＋ポリＮＭＯＳ２７の
しきい値電圧安定性及びポリシリコン抵抗体３５の抵抗
値安定性を向上させる。シリコン窒化膜４１は上層膜の
形成時における水素の拡散を遮へいし、特に、Ｎ＋ポリ
ＮＭＯＳ２７のホットキャリア耐性の劣化を防止し、ポ
リシリコン抵抗体３５の抵抗値の制御性及び安定性を向
上させる。
シリコン抵抗体の抵抗値の制御性及び安定性を向上させ
る。 【解決手段】 Ｎ＋ポリＮＭＯＳ２７、Ｎ＋ポリＰＭＯ
Ｓ２９、Ｐ＋ポリＰＭＯＳ３１及びポリシリコン抵抗体
３５の表面に熱酸化膜３９が形成されている。Ｎ＋ポリ
ＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１の形成領域を除
いて、熱酸化膜３９上にシリコン窒化膜４１が形成され
ている。熱酸化膜３９は、シリコン窒化膜４１の形成時
における水素の拡散を遮へいし、特に、Ｐ＋ポリＰＭＯ
Ｓ３１のしきい値電圧安定性、Ｎ＋ポリＮＭＯＳ２７の
しきい値電圧安定性及びポリシリコン抵抗体３５の抵抗
値安定性を向上させる。シリコン窒化膜４１は上層膜の
形成時における水素の拡散を遮へいし、特に、Ｎ＋ポリ
ＮＭＯＳ２７のホットキャリア耐性の劣化を防止し、ポ
リシリコン抵抗体３５の抵抗値の制御性及び安定性を向
上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＰチャネルＭＯＳ（metal oxide semiconducto
r）トランジスタ及びＮチャネルＭＯＳトランジスタを
備えたＣＭＯＳ（相補型ＭＯＳ）デバイスとポリシリコ
ン抵抗体を備えた半導体装置に関するものである。この
ような半導体装置は例えばアナログ用ＩＣ（集積回路）
に適用される。
し、特にＰチャネルＭＯＳ（metal oxide semiconducto
r）トランジスタ及びＮチャネルＭＯＳトランジスタを
備えたＣＭＯＳ（相補型ＭＯＳ）デバイスとポリシリコ
ン抵抗体を備えた半導体装置に関するものである。この
ような半導体装置は例えばアナログ用ＩＣ（集積回路）
に適用される。
【０００２】
【従来の技術】ロジック用半導体装置は主にＣＭＯＳデ
バイスのみで構成されているが、アナログ用半導体装置
はＣＭＯＳデバイスに加えてポリシリコン膜からなる高
抵抗のポリシリコン抵抗体を搭載している場合が多い。
アナログ用半導体装置において各デバイスに要求される
特性は、ロジック用半導体装置とは大きく異なる。例え
ばパワーマネージメントＩＣなどのアナログ用ＩＣの場
合、回路自体の消費電流を極力低減するためにＭＯＳト
ランジスタのリーク電流を抑える必要が有り、同時に低
いオン抵抗と低電圧動作をも両立させる必要がある。
バイスのみで構成されているが、アナログ用半導体装置
はＣＭＯＳデバイスに加えてポリシリコン膜からなる高
抵抗のポリシリコン抵抗体を搭載している場合が多い。
アナログ用半導体装置において各デバイスに要求される
特性は、ロジック用半導体装置とは大きく異なる。例え
ばパワーマネージメントＩＣなどのアナログ用ＩＣの場
合、回路自体の消費電流を極力低減するためにＭＯＳト
ランジスタのリーク電流を抑える必要が有り、同時に低
いオン抵抗と低電圧動作をも両立させる必要がある。
【０００３】また、アナログ用半導体装置において、Ｍ
ＯＳトランジスタのしきい値電圧制御性及びしきい値電
圧安定性（ドリフト）やポリシリコン抵抗体の抵抗値制
御性及び抵抗値安定性（ドリフト）は、例えば差動増幅
回路や基準電圧発生回路などのアナログ回路の出力精度
に直接影響するので、ロジック用とは比較にならないほ
どの高い性能を要求される。ここで、制御性とは、設定
値に対するずれの度合いを意味し、面内バラツキやペア
性（隣接する２つの素子間での特性のバラツキ）のこと
である。また、安定性とは、経時変化を意味し、パッケ
ージング前後のしきい値電圧又は抵抗値のシフトや、Ｐ
ＣＢＴ（プレッシャークッカーバイアステスト）など環
境試験前後のしきい値電圧又は抵抗値のシフトなどを意
味する。
ＯＳトランジスタのしきい値電圧制御性及びしきい値電
圧安定性（ドリフト）やポリシリコン抵抗体の抵抗値制
御性及び抵抗値安定性（ドリフト）は、例えば差動増幅
回路や基準電圧発生回路などのアナログ回路の出力精度
に直接影響するので、ロジック用とは比較にならないほ
どの高い性能を要求される。ここで、制御性とは、設定
値に対するずれの度合いを意味し、面内バラツキやペア
性（隣接する２つの素子間での特性のバラツキ）のこと
である。また、安定性とは、経時変化を意味し、パッケ
ージング前後のしきい値電圧又は抵抗値のシフトや、Ｐ
ＣＢＴ（プレッシャークッカーバイアステスト）など環
境試験前後のしきい値電圧又は抵抗値のシフトなどを意
味する。
【０００４】このような要求に対して、ＰチャネルＭＯ
Ｓトランジスタ（以下、ＰＭＯＳと呼ぶ）としては、埋
め込みチャネル型と呼ばれる構造ではリーク電流の低減
が困難であるため、Ｐ型不純物を導入したポリシリコン
膜をゲート電極（以下、Ｐ＋ポリゲート電極と呼ぶ）と
して備えた表面チャネル型ＰＭＯＳ（以下、Ｐ＋ポリＰ
ＭＯＳと呼ぶ）を使用することが多い。Ｐ＋ポリＰＭＯ
Ｓの最大の特徴は、低しきい値電圧と低リーク電流を両
立しやすいことであり、回路の低電圧動作を可能にす
る。
Ｓトランジスタ（以下、ＰＭＯＳと呼ぶ）としては、埋
め込みチャネル型と呼ばれる構造ではリーク電流の低減
が困難であるため、Ｐ型不純物を導入したポリシリコン
膜をゲート電極（以下、Ｐ＋ポリゲート電極と呼ぶ）と
して備えた表面チャネル型ＰＭＯＳ（以下、Ｐ＋ポリＰ
ＭＯＳと呼ぶ）を使用することが多い。Ｐ＋ポリＰＭＯ
Ｓの最大の特徴は、低しきい値電圧と低リーク電流を両
立しやすいことであり、回路の低電圧動作を可能にす
る。
【０００５】同一半導体基板上にアナログ回路とロジッ
ク回路が混載されている場合は、Ｐ＋ポリＰＭＯＳでア
ナログ回路を構成し、Ｎ型不純物を導入したポリシリコ
ン膜からなるゲート電極（以下、Ｎ＋ポリゲート電極と
呼ぶ）を備えた埋め込みチャネル型ＰＭＯＳ（以下、Ｎ
＋ポリＰＭＯＳと呼ぶ）でロジックを構成するといった
使い分けが多分に行なわれ、とりわけアナログ回路に用
いられるＰ＋ポリＰＭＯＳの性能が重視される傾向にあ
る。
ク回路が混載されている場合は、Ｐ＋ポリＰＭＯＳでア
ナログ回路を構成し、Ｎ型不純物を導入したポリシリコ
ン膜からなるゲート電極（以下、Ｎ＋ポリゲート電極と
呼ぶ）を備えた埋め込みチャネル型ＰＭＯＳ（以下、Ｎ
＋ポリＰＭＯＳと呼ぶ）でロジックを構成するといった
使い分けが多分に行なわれ、とりわけアナログ回路に用
いられるＰ＋ポリＰＭＯＳの性能が重視される傾向にあ
る。
【０００６】しかし、Ｐ＋ポリＰＭＯＳはしきい値電圧
制御性及びしきい値電圧安定性の制御がＮ＋ポリＰＭＯ
Ｓよりも困難である。原因はＰ＋ポリゲート電極を構成
するポリシリコン膜中の不純物濃度がＮ＋ポリゲート電
極よりも低く、ダングリングボンド（シリコン原子の未
結合手）が多く存在するため、ゲート酸化膜とＰ＋ポリ
ゲート電極の界面などに存在する界面準位が多いためと
考えられる。一方、ＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳと呼ぶ）についても、しきい値電圧制御性
及びしきい値電圧安定性を向上させる必要がある。
制御性及びしきい値電圧安定性の制御がＮ＋ポリＰＭＯ
Ｓよりも困難である。原因はＰ＋ポリゲート電極を構成
するポリシリコン膜中の不純物濃度がＮ＋ポリゲート電
極よりも低く、ダングリングボンド（シリコン原子の未
結合手）が多く存在するため、ゲート酸化膜とＰ＋ポリ
ゲート電極の界面などに存在する界面準位が多いためと
考えられる。一方、ＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳと呼ぶ）についても、しきい値電圧制御性
及びしきい値電圧安定性を向上させる必要がある。
【０００７】従来、配線工程の層間絶縁膜としてよく用
いられるＴＥＯＳ（tetra ethyl ortho silicate）酸化
膜やパッシベーション保護膜としてよく用いられるプラ
ズマ窒化膜には多量の水素が含まれている。その水素
が、金属配線層のアロイ時の熱処理や樹脂封止時の熱処
理、さらには製品完成後に行なわれる環境試験であるＰ
ＣＢＴ試験等によって、ゲート酸化膜まで拡散し、ポリ
シリコン膜とゲート酸化膜の界面やゲート酸化膜中にト
ラップ準位を作り、ＭＯＳトランジスタのしきい値電圧
のドリフトやホットキャリア耐性の劣化を促すという問
題があった。
いられるＴＥＯＳ（tetra ethyl ortho silicate）酸化
膜やパッシベーション保護膜としてよく用いられるプラ
ズマ窒化膜には多量の水素が含まれている。その水素
が、金属配線層のアロイ時の熱処理や樹脂封止時の熱処
理、さらには製品完成後に行なわれる環境試験であるＰ
ＣＢＴ試験等によって、ゲート酸化膜まで拡散し、ポリ
シリコン膜とゲート酸化膜の界面やゲート酸化膜中にト
ラップ準位を作り、ＭＯＳトランジスタのしきい値電圧
のドリフトやホットキャリア耐性の劣化を促すという問
題があった。
【０００８】ＭＯＳトランジスタのしきい値電圧制御性
及びしきい値電圧安定性並びにホットキャリア耐性を向
上させる方法として、シリコン窒化膜でＭＯＳトランジ
スタを覆うことが提案されている（特開平６−１６３５
２２号公報参照）。この従来技術では、水素に対して遮
へい効果をもつシリコン窒化膜の作用により、ＴＥＯＳ
膜やプラズマ窒化膜からゲート酸化膜に水素が拡散する
のを防止している。
及びしきい値電圧安定性並びにホットキャリア耐性を向
上させる方法として、シリコン窒化膜でＭＯＳトランジ
スタを覆うことが提案されている（特開平６−１６３５
２２号公報参照）。この従来技術では、水素に対して遮
へい効果をもつシリコン窒化膜の作用により、ＴＥＯＳ
膜やプラズマ窒化膜からゲート酸化膜に水素が拡散する
のを防止している。
【０００９】また、回路の一部を構成する抵抗体とし
て、例えばポリシリコン膜からなるポリシリコン抵抗体
が用いられる。ポリシリコン抵抗体をアナログ回路に適
用する場合、ＳＲＡＭ（static random access memor
y）などのロジック回路に用いられる場合以上に、高い
抵抗比精度及び安定性を得る必要がある。
て、例えばポリシリコン膜からなるポリシリコン抵抗体
が用いられる。ポリシリコン抵抗体をアナログ回路に適
用する場合、ＳＲＡＭ（static random access memor
y）などのロジック回路に用いられる場合以上に、高い
抵抗比精度及び安定性を得る必要がある。
【００１０】ポリシリコン抵抗体における精度のバラツ
キの原因としては、ＭＯＳトランジスタの場合と同じ
く、ＴＥＯＳ膜やプラズマ窒化膜からの水素の拡散が原
因と考えられている。ポリシリコン抵抗体の抵抗比精度
及び安定性の向上を図る方法として、シリコン窒化膜の
遮へい効果による対策が提案されている（特公平５−５
６６６１号公報参照）。
キの原因としては、ＭＯＳトランジスタの場合と同じ
く、ＴＥＯＳ膜やプラズマ窒化膜からの水素の拡散が原
因と考えられている。ポリシリコン抵抗体の抵抗比精度
及び安定性の向上を図る方法として、シリコン窒化膜の
遮へい効果による対策が提案されている（特公平５−５
６６６１号公報参照）。
【００１１】個々のデバイスに対する対策の提案は上述
のとおりであるが、アナログ用半導体装置として機能さ
せるには個々のデバイスの性能を低下させること無く、
同一半導体基板上に混載させなければならない。
のとおりであるが、アナログ用半導体装置として機能さ
せるには個々のデバイスの性能を低下させること無く、
同一半導体基板上に混載させなければならない。
【００１２】図１４に、水素遮へい用のシリコン窒化膜
を備えたアナログ用ＣＭＯＳを搭載した従来の半導体装
置の断面図を示す。半導体基板１に、Ｐ型不純物が導入
されたＰウエル領域（ＰＷ）３、及びＮ型不純物が導入
されたＮウエル領域（ＮＷ）５，７が形成されている。
Ｐウエル領域３及びＮウエル領域５，７は半導体基板１
の表面に形成された厚い酸化膜からなる素子分離領域９
により分離されている。
を備えたアナログ用ＣＭＯＳを搭載した従来の半導体装
置の断面図を示す。半導体基板１に、Ｐ型不純物が導入
されたＰウエル領域（ＰＷ）３、及びＮ型不純物が導入
されたＮウエル領域（ＮＷ）５，７が形成されている。
Ｐウエル領域３及びＮウエル領域５，７は半導体基板１
の表面に形成された厚い酸化膜からなる素子分離領域９
により分離されている。
【００１３】Ｐウエル領域３上及びＮウエル領域５上
に、ゲート酸化膜１１を介して、Ｎ型不純物が導入され
たポリシリコン膜からなるＮ＋ポリゲート電極１３が形
成されている。Ｎウエル領域７上に、ゲート酸化膜１１
を介して、Ｐ型不純物が導入されたポリシリコン膜から
なるＰ＋ポリゲート電極１５が形成されている。
に、ゲート酸化膜１１を介して、Ｎ型不純物が導入され
たポリシリコン膜からなるＮ＋ポリゲート電極１３が形
成されている。Ｎウエル領域７上に、ゲート酸化膜１１
を介して、Ｐ型不純物が導入されたポリシリコン膜から
なるＰ＋ポリゲート電極１５が形成されている。
【００１４】Ｎ＋ポリゲート電極１３は、例えばノンド
ープのポリシリコン膜をＣＶＤ（化学的気相成長）法な
どにより半導体基板１上全面に形成した後、そのノンド
ープのポリシリコン膜にリンなどのＮ型不純物をイオン
注入や、ＰＨ3などを原料ガスとした熱拡散により高濃
度に導入し、その後、エッチング技術により所望の形状
にパターニングして形成する。
ープのポリシリコン膜をＣＶＤ（化学的気相成長）法な
どにより半導体基板１上全面に形成した後、そのノンド
ープのポリシリコン膜にリンなどのＮ型不純物をイオン
注入や、ＰＨ3などを原料ガスとした熱拡散により高濃
度に導入し、その後、エッチング技術により所望の形状
にパターニングして形成する。
【００１５】Ｐ＋ポリゲ−ト電極１５は、Ｎ＋ポリゲ−
ト電極１３の形成と同時に例えばノンドープのポリシリ
コン膜をＣＶＤ法などにより半導体基板１上全面に形成
し、ＣＶＤ法などで形成した酸化膜やフォトレジストに
よりＮ型高濃度不純物導入領域をマスクした後、エッチ
ング技術によりポリシリコン膜を所望の形状にパターニ
ングし、ＰＭＯＳのソース／ドレイン形成用のイオン注
入と同時にＰ＋ポリゲート電極用のポリシリコン膜へＰ
型不純物を導入して形成する方法や、Ｐ＋ポリゲート電
極１５用のポリシリコン膜のパターニング前にイオン注
入でＰ型不純物を導入する方法などにより形成される。
ト電極１３の形成と同時に例えばノンドープのポリシリ
コン膜をＣＶＤ法などにより半導体基板１上全面に形成
し、ＣＶＤ法などで形成した酸化膜やフォトレジストに
よりＮ型高濃度不純物導入領域をマスクした後、エッチ
ング技術によりポリシリコン膜を所望の形状にパターニ
ングし、ＰＭＯＳのソース／ドレイン形成用のイオン注
入と同時にＰ＋ポリゲート電極用のポリシリコン膜へＰ
型不純物を導入して形成する方法や、Ｐ＋ポリゲート電
極１５用のポリシリコン膜のパターニング前にイオン注
入でＰ型不純物を導入する方法などにより形成される。
【００１６】ゲート酸化膜１１、Ｎ＋ポリゲート電極１
３及びＰ＋ポリゲート電極１５の側壁に、ＣＶＤ法とエ
ッチバック技術によって形成された酸化膜からなるサイ
ドウォール１７が形成されている。Ｐウエル領域３には
ＮＭＯＳのソース／ドレイン領域を構成し、Ｎ型不純物
が低濃度に注入されたＮ−拡散層（Ｎ−）１９及びＮ型
不純物が高濃度に注入されたＮ＋拡散層（Ｎ＋）２１が
形成されている。Ｎウエル領域５，７にはＰＭＯＳのソ
ース／ドレイン領域を構成し、Ｐ型不純物が低濃度に注
入されたＰ−拡散層（Ｐ−）２３及びＰ型不純物が高濃
度に注入されたＰ＋拡散層（Ｐ＋）２５が形成されてい
る。
３及びＰ＋ポリゲート電極１５の側壁に、ＣＶＤ法とエ
ッチバック技術によって形成された酸化膜からなるサイ
ドウォール１７が形成されている。Ｐウエル領域３には
ＮＭＯＳのソース／ドレイン領域を構成し、Ｎ型不純物
が低濃度に注入されたＮ−拡散層（Ｎ−）１９及びＮ型
不純物が高濃度に注入されたＮ＋拡散層（Ｎ＋）２１が
形成されている。Ｎウエル領域５，７にはＰＭＯＳのソ
ース／ドレイン領域を構成し、Ｐ型不純物が低濃度に注
入されたＰ−拡散層（Ｐ−）２３及びＰ型不純物が高濃
度に注入されたＰ＋拡散層（Ｐ＋）２５が形成されてい
る。
【００１７】素子分離領域９上には、ポリシリコン膜か
らなる抵抗素子３３が形成されている。抵抗素子３３
は、ポリシリコン抵抗体３５と、ポリシリコン抵抗体３
５の両端側に形成された電気的接続用の低抵抗ポリシリ
コン膜３７により構成されている。抵抗素子３３は、ゲ
ート電極１３，１５と同時に形成するが、ノンドープの
ポリシリコン膜を形成した後、ポリシリコン抵抗体３５
の形成領域に所望の抵抗値を得るためのＮ型不純物をイ
オン注入により導入し、その後、例えばＣＶＤ法などに
より形成した酸化膜によりポリシリコン抵抗体３５をマ
スクした状態で、低抵抗ポリシリコン膜３７の形成領域
にＮ型不純物であるリンを高濃度に導入することによっ
て形成する。低抵抗ポリシリコン膜３７には、電気的接
続を良好にするために、Ｎ＋ポリゲート電極１３と同じ
濃度でＮ型不純物が高濃度に導入されている。
らなる抵抗素子３３が形成されている。抵抗素子３３
は、ポリシリコン抵抗体３５と、ポリシリコン抵抗体３
５の両端側に形成された電気的接続用の低抵抗ポリシリ
コン膜３７により構成されている。抵抗素子３３は、ゲ
ート電極１３，１５と同時に形成するが、ノンドープの
ポリシリコン膜を形成した後、ポリシリコン抵抗体３５
の形成領域に所望の抵抗値を得るためのＮ型不純物をイ
オン注入により導入し、その後、例えばＣＶＤ法などに
より形成した酸化膜によりポリシリコン抵抗体３５をマ
スクした状態で、低抵抗ポリシリコン膜３７の形成領域
にＮ型不純物であるリンを高濃度に導入することによっ
て形成する。低抵抗ポリシリコン膜３７には、電気的接
続を良好にするために、Ｎ＋ポリゲート電極１３と同じ
濃度でＮ型不純物が高濃度に導入されている。
【００１８】これらのＭＯＳトランジスタ及び抵抗素子
３３の上を覆うように、例えば常圧ＣＶＤにより形成し
た膜厚が約１００〜３００ｎｍ（ナノメートル）のＣＶ
Ｄ酸化膜８３が形成されている。ＣＶＤ酸化膜８３は、
抵抗素子３３のポリシリコン抵抗体３５の抵抗値制御性
を維持するために、不純物が含まれていない酸化膜（Ｎ
ＳＧ膜）により形成され、かつ後工程で上層に形成され
るＢＰＳＧ（borophosphosilicate glass）膜からＭＯ
Ｓトランジスタ及び抵抗素子３３への不純物拡散を阻止
できる膜厚、すなわち約１００〜３００ｎｍの膜厚が必
要である。
３３の上を覆うように、例えば常圧ＣＶＤにより形成し
た膜厚が約１００〜３００ｎｍ（ナノメートル）のＣＶ
Ｄ酸化膜８３が形成されている。ＣＶＤ酸化膜８３は、
抵抗素子３３のポリシリコン抵抗体３５の抵抗値制御性
を維持するために、不純物が含まれていない酸化膜（Ｎ
ＳＧ膜）により形成され、かつ後工程で上層に形成され
るＢＰＳＧ（borophosphosilicate glass）膜からＭＯ
Ｓトランジスタ及び抵抗素子３３への不純物拡散を阻止
できる膜厚、すなわち約１００〜３００ｎｍの膜厚が必
要である。
【００１９】ＣＶＤ酸化膜８３上に膜厚が約１〜２０ｎ
ｍのシリコン窒化膜４１が形成されている。シリコン窒
化膜４１を、ＣＶＤ酸化膜８３を介することなく、ポリ
シリコン抵抗体３５上に直接形成すると、シリコン窒化
膜４１の形成と同時にポリシリコン抵抗体３５がグレイ
ンの異常成長を起こし、抵抗値制御性が著しく低下する
ので、ＣＶＤ酸化膜８３の形成が必要である。シリコン
窒化膜４１は、後工程で上層に形成されるＴＥＯＳ膜な
どの層間絶縁膜やパッシベーション保護膜としてのプラ
ズマ窒化膜などに多量に含まれる水素を遮へいし、ＮＭ
ＯＳのホットキャリア耐性の劣化を低減する。シリコン
窒化膜４１の形成方法は、例えばＳｉＨ 2Ｃｌ2及びＮＨ
3を原料ガスとした約７００℃程度の温度条件での減圧
ＣＶＤ法を挙げることができる。
ｍのシリコン窒化膜４１が形成されている。シリコン窒
化膜４１を、ＣＶＤ酸化膜８３を介することなく、ポリ
シリコン抵抗体３５上に直接形成すると、シリコン窒化
膜４１の形成と同時にポリシリコン抵抗体３５がグレイ
ンの異常成長を起こし、抵抗値制御性が著しく低下する
ので、ＣＶＤ酸化膜８３の形成が必要である。シリコン
窒化膜４１は、後工程で上層に形成されるＴＥＯＳ膜な
どの層間絶縁膜やパッシベーション保護膜としてのプラ
ズマ窒化膜などに多量に含まれる水素を遮へいし、ＮＭ
ＯＳのホットキャリア耐性の劣化を低減する。シリコン
窒化膜４１の形成方法は、例えばＳｉＨ 2Ｃｌ2及びＮＨ
3を原料ガスとした約７００℃程度の温度条件での減圧
ＣＶＤ法を挙げることができる。
【００２０】シリコン窒化膜４１上に層間絶縁膜である
ＢＰＳＧ膜４５が形成されている。ＢＰＳＧ膜４５は、
例えば常圧ＣＶＤにより堆積された後、表面を平坦化す
るために約８００〜９００℃の温度で熱処理が施されて
形成される。ＮＭＯＳ、ＰＭＯＳ及び抵抗素子３３上の
ＣＶＤ酸化膜８３、シリコン窒化膜４１及びＢＰＳＧ膜
４５には電気接続用のコンタクトホールが選択的に形成
されている。図１４ではコンタクトホールの一部は図示
されていない。
ＢＰＳＧ膜４５が形成されている。ＢＰＳＧ膜４５は、
例えば常圧ＣＶＤにより堆積された後、表面を平坦化す
るために約８００〜９００℃の温度で熱処理が施されて
形成される。ＮＭＯＳ、ＰＭＯＳ及び抵抗素子３３上の
ＣＶＤ酸化膜８３、シリコン窒化膜４１及びＢＰＳＧ膜
４５には電気接続用のコンタクトホールが選択的に形成
されている。図１４ではコンタクトホールの一部は図示
されていない。
【００２１】ＢＰＳＧ膜４５上及びコンタクトホール内
に、チタンなどのバリアメタル及び配線層材料であるア
ルミニウムがスパッタ法などにより順次堆積され、それ
らの金属膜がパターニングされて選択的に第１配線層４
７が形成されている。第１配線層４７の形成工程では、
第１配線層４７のパターニング工程後に、約４２０℃の
温度にて水素雰囲気中でメタルアロイが行なわれる。
に、チタンなどのバリアメタル及び配線層材料であるア
ルミニウムがスパッタ法などにより順次堆積され、それ
らの金属膜がパターニングされて選択的に第１配線層４
７が形成されている。第１配線層４７の形成工程では、
第１配線層４７のパターニング工程後に、約４２０℃の
温度にて水素雰囲気中でメタルアロイが行なわれる。
【００２２】ＢＰＳＧ膜４５上及び第１配線層４７上
に、例えばプラズマＣＶＤ法によるＴＥＯＳ酸化膜及び
その上に形成された平坦化のためのＳＯＧ膜（spin on
glass）膜からなる第２層間絶縁膜４９が形成されてい
る。第１配線層４７上の第２層間絶縁膜４９には、第１
配線層４７と第２配線層５１を電気接続するためのスル
ーホールが選択的に形成されている。図１４ではスルー
ホールの一部は図示されていない。
に、例えばプラズマＣＶＤ法によるＴＥＯＳ酸化膜及び
その上に形成された平坦化のためのＳＯＧ膜（spin on
glass）膜からなる第２層間絶縁膜４９が形成されてい
る。第１配線層４７上の第２層間絶縁膜４９には、第１
配線層４７と第２配線層５１を電気接続するためのスル
ーホールが選択的に形成されている。図１４ではスルー
ホールの一部は図示されていない。
【００２３】第２層間絶縁膜４９上及びスルーホール内
に、スパッタ法により堆積されたアルミニウムがパター
ニングされてなる第２配線層５１が形成されている。第
２層間絶縁膜４９上及び第２配線層５１上に、例えばプ
ラズマＣＶＤ法などで形成されたパッシベーション保護
膜としてのプラズマ窒化膜５３が形成されている。
に、スパッタ法により堆積されたアルミニウムがパター
ニングされてなる第２配線層５１が形成されている。第
２層間絶縁膜４９上及び第２配線層５１上に、例えばプ
ラズマＣＶＤ法などで形成されたパッシベーション保護
膜としてのプラズマ窒化膜５３が形成されている。
【００２４】この従来技術では、シリコン窒化膜４１に
より、上層膜からの水素がＭＯＳトランジスタ及び抵抗
素子３３へ拡散するのを遮へいしているので、特にＮＭ
ＯＳのホットキャリア耐性の劣化を低減でき、抵抗素子
３３のポリシリコン抵抗体３５の抵抗値制御性も向上さ
せることができる。
より、上層膜からの水素がＭＯＳトランジスタ及び抵抗
素子３３へ拡散するのを遮へいしているので、特にＮＭ
ＯＳのホットキャリア耐性の劣化を低減でき、抵抗素子
３３のポリシリコン抵抗体３５の抵抗値制御性も向上さ
せることができる。
【００２５】
【発明が解決しようとする課題】しかし、アナログ用と
して要求されるＭＯＳトランジスタのしきい値電圧制御
性及びしきい値電圧安定性やポリシリコン抵抗体の抵抗
値安定性には不十分であることが見出され、有効に機能
する各デバイスを混載することは困難であり、いずれか
のデバイス特性を犠牲にしていた。
して要求されるＭＯＳトランジスタのしきい値電圧制御
性及びしきい値電圧安定性やポリシリコン抵抗体の抵抗
値安定性には不十分であることが見出され、有効に機能
する各デバイスを混載することは困難であり、いずれか
のデバイス特性を犠牲にしていた。
【００２６】第１に、ＮＭＯＳのしきい値電圧安定性が
アナログ用デバイスの性能としては不足していることが
明らかになった。例えば基準電圧回路や差動増幅回路な
どのアナログ回路の入力段はＮＭＯＳで構成されてお
り、しきい値電圧のドリフトはアナログ出力のドリフト
を招く。ＮＭＯＳにおけるしきい値電圧のドリフトの原
因は、ゲート電極上の酸化膜がＣＶＤ法で形成されてお
り、かつその膜厚が約１００〜３００ｎｍと厚いためで
ある。
アナログ用デバイスの性能としては不足していることが
明らかになった。例えば基準電圧回路や差動増幅回路な
どのアナログ回路の入力段はＮＭＯＳで構成されてお
り、しきい値電圧のドリフトはアナログ出力のドリフト
を招く。ＮＭＯＳにおけるしきい値電圧のドリフトの原
因は、ゲート電極上の酸化膜がＣＶＤ法で形成されてお
り、かつその膜厚が約１００〜３００ｎｍと厚いためで
ある。
【００２７】ＣＶＤ酸化膜は、形成後に８００度以上の
高温で処理されたとしても膜質的にはポーラスであり、
水素などを取り込みやすい。さらに、膜厚が厚いと水素
の取り込みが助長される。従来技術のように、ＣＶＤ酸
化膜上にシリコン窒化膜を形成する際、微量ながら水素
が発生し、膜質がポーラスで膜厚が厚いＣＶＤ酸化膜に
水素が取り込まれやすい。ＣＶＤ酸化膜に取り込まれた
水素は、微量であっても、パッケージング時や環境試験
時にＭＯＳトランジスタの特性の変化を引き起こすとい
う問題があった。
高温で処理されたとしても膜質的にはポーラスであり、
水素などを取り込みやすい。さらに、膜厚が厚いと水素
の取り込みが助長される。従来技術のように、ＣＶＤ酸
化膜上にシリコン窒化膜を形成する際、微量ながら水素
が発生し、膜質がポーラスで膜厚が厚いＣＶＤ酸化膜に
水素が取り込まれやすい。ＣＶＤ酸化膜に取り込まれた
水素は、微量であっても、パッケージング時や環境試験
時にＭＯＳトランジスタの特性の変化を引き起こすとい
う問題があった。
【００２８】第２に、従来技術のように半導体基板上全
面をシリコン窒化膜で覆う方法ではＰＭＯＳ領域もシリ
コン窒化膜で覆われてしまい、しきい値電圧制御性が悪
化するという問題があった。ＰＭＯＳは、第１配線層形
成後に行なわれる水素雰囲気中でのメタルアロイ時に、
ゲート酸化膜界面に存在するトラップ準位を安定化させ
ないとしきい値電圧が不安定となり、バラツキが増加す
るという不具合を引き起こす。特に、Ｐ＋ポリＰＭＯＳ
はその傾向が強く、シリコン窒化膜の有無でしきい値電
圧が１５０ｍＶ（ミリボルト）もシフトしてしまうこと
が判明した。低電圧動作及び低リーク特性を強く求めら
れるアナログ用半導体装置では、しきい値電圧制御性及
びしきい値電圧安定性が高いＰ＋ポリＰＭＯＳの搭載が
できなければ優れた製品の実現が困難となる。
面をシリコン窒化膜で覆う方法ではＰＭＯＳ領域もシリ
コン窒化膜で覆われてしまい、しきい値電圧制御性が悪
化するという問題があった。ＰＭＯＳは、第１配線層形
成後に行なわれる水素雰囲気中でのメタルアロイ時に、
ゲート酸化膜界面に存在するトラップ準位を安定化させ
ないとしきい値電圧が不安定となり、バラツキが増加す
るという不具合を引き起こす。特に、Ｐ＋ポリＰＭＯＳ
はその傾向が強く、シリコン窒化膜の有無でしきい値電
圧が１５０ｍＶ（ミリボルト）もシフトしてしまうこと
が判明した。低電圧動作及び低リーク特性を強く求めら
れるアナログ用半導体装置では、しきい値電圧制御性及
びしきい値電圧安定性が高いＰ＋ポリＰＭＯＳの搭載が
できなければ優れた製品の実現が困難となる。
【００２９】ＰＭＯＳのしきい値電圧制御性に対して
は、ＰＭＯＳ形成領域のシリコン窒化膜を除去すること
が提案されている（特開２０００−１８３１８２号公
報）。この方法を検証したところ、Ｎ＋ポリＰＭＯＳ及
びＰ＋ポリＰＭＯＳのしきい値電圧制御性については向
上させることができるが、Ｐ＋ポリＰＭＯＳのしきい値
電圧安定性については逆に低下することが判明した。
は、ＰＭＯＳ形成領域のシリコン窒化膜を除去すること
が提案されている（特開２０００−１８３１８２号公
報）。この方法を検証したところ、Ｎ＋ポリＰＭＯＳ及
びＰ＋ポリＰＭＯＳのしきい値電圧制御性については向
上させることができるが、Ｐ＋ポリＰＭＯＳのしきい値
電圧安定性については逆に低下することが判明した。
【００３０】しきい値電圧安定性の低下の原因は、前述
のＮＭＯＳの場合と同じく、ＣＶＤ酸化膜の膜質と膜厚
によるものである。シリコン窒化膜はＰＭＯＳ上にも一
旦形成され、その後エッチング法により除去されるが、
そのシリコン窒化膜形成過程でＣＶＤ酸化膜中に水素が
取り込まれ、ＰＭＯＳの特性に影響を与える。
のＮＭＯＳの場合と同じく、ＣＶＤ酸化膜の膜質と膜厚
によるものである。シリコン窒化膜はＰＭＯＳ上にも一
旦形成され、その後エッチング法により除去されるが、
そのシリコン窒化膜形成過程でＣＶＤ酸化膜中に水素が
取り込まれ、ＰＭＯＳの特性に影響を与える。
【００３１】特に、ゲート電極に高電圧が長時間印可さ
れるようなアナログ回路、例えば電流リミッター制御回
路などの場合、しきい値電圧制御性よりもむしろ高い安
定性が求められる。このように、アナログＩＣでは使用
される回路形態によって、重視される特性が異なるた
め、最適なデバイス構造を選択する必要がある。
れるようなアナログ回路、例えば電流リミッター制御回
路などの場合、しきい値電圧制御性よりもむしろ高い安
定性が求められる。このように、アナログＩＣでは使用
される回路形態によって、重視される特性が異なるた
め、最適なデバイス構造を選択する必要がある。
【００３２】第３に、シリコン窒化膜の導入はポリシリ
コン抵抗体の抵抗値制御性には大きく貢献するが、応力
が大きく、その影響はポリシリコン抵抗体の安定性を損
なうことが新たに見出された。特に、パッケージング後
の環境試験を行なうと、従来よりもドリフトが大きくな
ることが確認された。これは、シリコン窒化膜の応力に
よって、ポリシリコン膜のダングリングボンドに結合さ
れた水素が変動するためであり、その供給源はＣＶＤ酸
化膜中に残存している水素と考えられる。したがって、
ポリシリコン抵抗体の安定性を確保するには、ポリシリ
コン抵抗体上の酸化膜の改善とシリコン窒化膜の応力を
緩和する手段の導入が必要であることが明らかになっ
た。
コン抵抗体の抵抗値制御性には大きく貢献するが、応力
が大きく、その影響はポリシリコン抵抗体の安定性を損
なうことが新たに見出された。特に、パッケージング後
の環境試験を行なうと、従来よりもドリフトが大きくな
ることが確認された。これは、シリコン窒化膜の応力に
よって、ポリシリコン膜のダングリングボンドに結合さ
れた水素が変動するためであり、その供給源はＣＶＤ酸
化膜中に残存している水素と考えられる。したがって、
ポリシリコン抵抗体の安定性を確保するには、ポリシリ
コン抵抗体上の酸化膜の改善とシリコン窒化膜の応力を
緩和する手段の導入が必要であることが明らかになっ
た。
【００３３】以上のように、アナログ用デバイスに対し
ては、シリコン窒化膜の導入による性能向上を図る上
で、ＭＯＳトランジスタ上及びポリシリコン抵抗体上の
酸化膜の膜質及び膜厚の最適化が重要な要素であること
を見出した。本発明は、ＰＭＯＳ及びＮＭＯＳを備えた
ＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体
装置において、ＰＭＯＳ及びＮＭＯＳのしきい値電圧制
御性及びしきい値電圧安定性を向上させ、ポリシリコン
抵抗体の抵抗値制御性及び抵抗値安定性を向上させるこ
とを目的とするものである。
ては、シリコン窒化膜の導入による性能向上を図る上
で、ＭＯＳトランジスタ上及びポリシリコン抵抗体上の
酸化膜の膜質及び膜厚の最適化が重要な要素であること
を見出した。本発明は、ＰＭＯＳ及びＮＭＯＳを備えた
ＣＭＯＳデバイスとポリシリコン抵抗体を備えた半導体
装置において、ＰＭＯＳ及びＮＭＯＳのしきい値電圧制
御性及びしきい値電圧安定性を向上させ、ポリシリコン
抵抗体の抵抗値制御性及び抵抗値安定性を向上させるこ
とを目的とするものである。
【００３４】
【課題を解決するための手段】本発明にかかる半導体装
置の第１の態様は、ＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタを備えたＣＭＯＳデバイ
スとポリシリコン抵抗体を備えた半導体装置であって、
上記ＮチャネルＭＯＳトランジスタ上及び上記ポリシリ
コン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介し
てシリコン窒化膜が形成されており、上記ＰチャネルＭ
ＯＳトランジスタ上にはシリコン窒化膜が形成されてい
ないものである。
置の第１の態様は、ＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタを備えたＣＭＯＳデバイ
スとポリシリコン抵抗体を備えた半導体装置であって、
上記ＮチャネルＭＯＳトランジスタ上及び上記ポリシリ
コン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介し
てシリコン窒化膜が形成されており、上記ＰチャネルＭ
ＯＳトランジスタ上にはシリコン窒化膜が形成されてい
ないものである。
【００３５】ＮチャネルＭＯＳトランジスタ（ＮＭＯ
Ｓ）上とポリシリコン抵抗体上を熱酸化膜を介してシリ
コン窒化膜で覆うことにより、ＴＥＯＳ膜やＳＯＧ膜な
どの層間絶縁膜やパッシベーション保護膜であるプラズ
マ窒化膜中に多量に含まれる水素がＮＭＯＳ及びポリシ
リコン抵抗体へ拡散するのを防止することができる。こ
れにより、ＮＭＯＳのホットキャリア耐性の劣化を抑制
することができ、ポリシリコン抵抗体の抵抗値制御性を
向上させることができる。さらに、ＰチャネルＭＯＳト
ランジスタ（ＰＭＯＳ）上にはシリコン窒化膜が存在し
ていないので、ＰＭＯＳのしきい値電圧制御性を低下さ
せることは無い。
Ｓ）上とポリシリコン抵抗体上を熱酸化膜を介してシリ
コン窒化膜で覆うことにより、ＴＥＯＳ膜やＳＯＧ膜な
どの層間絶縁膜やパッシベーション保護膜であるプラズ
マ窒化膜中に多量に含まれる水素がＮＭＯＳ及びポリシ
リコン抵抗体へ拡散するのを防止することができる。こ
れにより、ＮＭＯＳのホットキャリア耐性の劣化を抑制
することができ、ポリシリコン抵抗体の抵抗値制御性を
向上させることができる。さらに、ＰチャネルＭＯＳト
ランジスタ（ＰＭＯＳ）上にはシリコン窒化膜が存在し
ていないので、ＰＭＯＳのしきい値電圧制御性を低下さ
せることは無い。
【００３６】さらに、シリコン窒化膜下の酸化膜として
熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍと
することにより、ＮＭＯＳのしきい値電圧安定性の向上
とポリシリコン抵抗体の抵抗値安定性の向上を図ること
ができる。また、ＰＭＯＳ上にも熱酸化膜が形成される
ために、ＣＶＤ酸化膜を用いた従来技術に比べてＰＭＯ
Ｓのしきい値電圧安定性の向上を図ることができる。
熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍと
することにより、ＮＭＯＳのしきい値電圧安定性の向上
とポリシリコン抵抗体の抵抗値安定性の向上を図ること
ができる。また、ＰＭＯＳ上にも熱酸化膜が形成される
ために、ＣＶＤ酸化膜を用いた従来技術に比べてＰＭＯ
Ｓのしきい値電圧安定性の向上を図ることができる。
【００３７】第２の態様は、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯ
Ｓデバイスとポリシリコン抵抗体を備えた半導体装置で
あって、上記ＰチャネルＭＯＳトランジスタ上、前記Ｎ
チャネルＭＯＳトランジスタ上及び上記ポリシリコン抵
抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリ
コン窒化膜が形成されているものである。
スタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯ
Ｓデバイスとポリシリコン抵抗体を備えた半導体装置で
あって、上記ＰチャネルＭＯＳトランジスタ上、前記Ｎ
チャネルＭＯＳトランジスタ上及び上記ポリシリコン抵
抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介してシリ
コン窒化膜が形成されているものである。
【００３８】第２の態様では、第１の態様と同様に、Ｎ
ＭＯＳ上とポリシリコン抵抗体上を熱酸化膜を介してシ
リコン窒化膜で覆うことにより、ＮＭＯＳのホットキャ
リア耐性の劣化を抑制することができ、ポリシリコン抵
抗体の抵抗値制御性を向上させることができる。さら
に、ＰＭＯＳ上を熱酸化膜を介してシリコン窒化膜で覆
うことにより、シリコン窒化膜よりも上層の膜に含まれ
る水素がＰＭＯＳへ拡散するのを防止することができる
ので、ＰＭＯＳのしきい値電圧安定性のさらなる向上を
図ることができる。さらに、第１の態様と同様に、シリ
コン窒化膜下の酸化膜として熱酸化膜を用い、その熱酸
化膜の膜厚を５〜８０ｎｍとすることにより、ＮＭＯＳ
のしきい値電圧安定性の向上とポリシリコン抵抗体の抵
抗値安定性の向上を図ることができる。
ＭＯＳ上とポリシリコン抵抗体上を熱酸化膜を介してシ
リコン窒化膜で覆うことにより、ＮＭＯＳのホットキャ
リア耐性の劣化を抑制することができ、ポリシリコン抵
抗体の抵抗値制御性を向上させることができる。さら
に、ＰＭＯＳ上を熱酸化膜を介してシリコン窒化膜で覆
うことにより、シリコン窒化膜よりも上層の膜に含まれ
る水素がＰＭＯＳへ拡散するのを防止することができる
ので、ＰＭＯＳのしきい値電圧安定性のさらなる向上を
図ることができる。さらに、第１の態様と同様に、シリ
コン窒化膜下の酸化膜として熱酸化膜を用い、その熱酸
化膜の膜厚を５〜８０ｎｍとすることにより、ＮＭＯＳ
のしきい値電圧安定性の向上とポリシリコン抵抗体の抵
抗値安定性の向上を図ることができる。
【００３９】第３の態様は、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯ
Ｓデバイスとポリシリコン抵抗体を備えた半導体装置で
あって、上記ＮチャネルＭＯＳトランジスタ上及び上記
ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化
膜を介してシリコン窒化膜が形成されており、上記Ｐチ
ャネルＭＯＳトランジスタとして、上層に膜厚が５〜８
０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されて
いるものと、上層にシリコン窒化膜が形成されていない
ものが混載されているものである。
スタ及びＮチャネルＭＯＳトランジスタを備えたＣＭＯ
Ｓデバイスとポリシリコン抵抗体を備えた半導体装置で
あって、上記ＮチャネルＭＯＳトランジスタ上及び上記
ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化
膜を介してシリコン窒化膜が形成されており、上記Ｐチ
ャネルＭＯＳトランジスタとして、上層に膜厚が５〜８
０ｎｍの熱酸化膜を介してシリコン窒化膜が形成されて
いるものと、上層にシリコン窒化膜が形成されていない
ものが混載されているものである。
【００４０】上層に熱酸化膜を介して窒化膜が形成され
ているＰＭＯＳは、上層にシリコン窒化膜が形成されて
いない場合に比べてしきい値電圧制御性は劣るが、第２
の態様で説明したように、しきい値電圧安定性は優れて
いる。一方、上層に窒化膜が形成されていないＰＭＯＳ
は、第１の態様で説明したように、しきい値電圧制御性
に優れている。
ているＰＭＯＳは、上層にシリコン窒化膜が形成されて
いない場合に比べてしきい値電圧制御性は劣るが、第２
の態様で説明したように、しきい値電圧安定性は優れて
いる。一方、上層に窒化膜が形成されていないＰＭＯＳ
は、第１の態様で説明したように、しきい値電圧制御性
に優れている。
【００４１】アナログ回路の場合、しきい値電圧制御性
を優先する回路としきい値電圧安定性を優先する回路が
同一半導体基板上に同時に存在することがあるので、両
ＰＭＯＳを混載し、適材適所にデバイスを選択できれ
ば、優れた製品をより実現しやすくなる。第３の態様を
用いれば、ＰＭＯＳに要求される特性、すなわちしきい
値電圧制御性重視又はしきい値電圧安定性重視ともに最
適なデバイスを同一半導体基板上に形成することができ
る。さらに、第１の態様と同様に、シリコン窒化膜下の
酸化膜として熱酸化膜を用い、その熱酸化膜の膜厚を５
〜８０ｎｍとすることにより、ＮＭＯＳのしきい値電圧
安定性の向上とポリシリコン抵抗体の抵抗値安定性の向
上を図ることができる。
を優先する回路としきい値電圧安定性を優先する回路が
同一半導体基板上に同時に存在することがあるので、両
ＰＭＯＳを混載し、適材適所にデバイスを選択できれ
ば、優れた製品をより実現しやすくなる。第３の態様を
用いれば、ＰＭＯＳに要求される特性、すなわちしきい
値電圧制御性重視又はしきい値電圧安定性重視ともに最
適なデバイスを同一半導体基板上に形成することができ
る。さらに、第１の態様と同様に、シリコン窒化膜下の
酸化膜として熱酸化膜を用い、その熱酸化膜の膜厚を５
〜８０ｎｍとすることにより、ＮＭＯＳのしきい値電圧
安定性の向上とポリシリコン抵抗体の抵抗値安定性の向
上を図ることができる。
【００４２】
【発明の実施の形態】上記シリコン窒化膜の膜厚は５〜
３０ｎｍであることが好ましい。その結果、ＮＭＯＳの
ホットキャリア耐性の向上とポリシリコン抵抗体の抵抗
値安定性の向上を図ることができる。
３０ｎｍであることが好ましい。その結果、ＮＭＯＳの
ホットキャリア耐性の向上とポリシリコン抵抗体の抵抗
値安定性の向上を図ることができる。
【００４３】上記ＰチャネルＭＯＳトランジスタの一例
として、Ｐ型不純物が導入されたポリシリコン膜からな
るゲート電極を備えた表面チャネル型ＰチャネルＭＯＳ
トランジスタ（Ｐ＋ポリＰＭＯＳ）を挙げることができ
る。Ｐ＋ポリＰＭＯＳはしきい値電圧制御性及びしきい
値電圧安定性について水素の影響を大きく受けるので、
本発明のＰＭＯＳに対する作用効果はＰ＋ポリＰＭＯＳ
に対して特に有効である。
として、Ｐ型不純物が導入されたポリシリコン膜からな
るゲート電極を備えた表面チャネル型ＰチャネルＭＯＳ
トランジスタ（Ｐ＋ポリＰＭＯＳ）を挙げることができ
る。Ｐ＋ポリＰＭＯＳはしきい値電圧制御性及びしきい
値電圧安定性について水素の影響を大きく受けるので、
本発明のＰＭＯＳに対する作用効果はＰ＋ポリＰＭＯＳ
に対して特に有効である。
【００４４】上記ポリシリコン抵抗体の形成領域におい
て、上記シリコン窒化膜上に、不純物が導入されていな
いノンドープ酸化膜が形成されており、上記ポリシリコ
ン抵抗体は、上記ノンドープ酸化膜上に形成された層間
絶縁膜を介して、アルミニウムを含む金属材料からな
り、膜厚は４００ｎｍ以上である金属配線層で覆われて
いることが好ましい。ポリシリコン抵抗体の抵抗値制御
性は、上層に形成される層間絶縁膜などに含まれる水素
が影響を及ぼすものであり、シリコン窒化膜による遮へ
い効果は絶大である。
て、上記シリコン窒化膜上に、不純物が導入されていな
いノンドープ酸化膜が形成されており、上記ポリシリコ
ン抵抗体は、上記ノンドープ酸化膜上に形成された層間
絶縁膜を介して、アルミニウムを含む金属材料からな
り、膜厚は４００ｎｍ以上である金属配線層で覆われて
いることが好ましい。ポリシリコン抵抗体の抵抗値制御
性は、上層に形成される層間絶縁膜などに含まれる水素
が影響を及ぼすものであり、シリコン窒化膜による遮へ
い効果は絶大である。
【００４５】しかし、その副作用としてシリコン窒化膜
の応力が抵抗値安定性に影響を及ぼすことが判明した。
そこで、その応力緩和として、ポリシリコン抵抗体をノ
ンドープ酸化膜及び層間絶縁膜を介して金属配線層で覆
うことにより、抵抗値のドリフトを低減することがで
き、抵抗値安定性を向上させることができる。さらに、
シリコン窒化膜上にノンドープ酸化膜を備えているの
で、ノンドープ酸化膜の上層に形成される層間絶縁膜か
らのポリシリコン抵抗体への不純物拡散を防止すること
ができ、抵抗値安定性を向上させることができる。
の応力が抵抗値安定性に影響を及ぼすことが判明した。
そこで、その応力緩和として、ポリシリコン抵抗体をノ
ンドープ酸化膜及び層間絶縁膜を介して金属配線層で覆
うことにより、抵抗値のドリフトを低減することがで
き、抵抗値安定性を向上させることができる。さらに、
シリコン窒化膜上にノンドープ酸化膜を備えているの
で、ノンドープ酸化膜の上層に形成される層間絶縁膜か
らのポリシリコン抵抗体への不純物拡散を防止すること
ができ、抵抗値安定性を向上させることができる。
【００４６】上記金属配線層として通常用いられるアル
ミニウム配線層の場合、４００ｎｍ以上の膜厚であれば
ポリシリコン抵抗体に対するシリコン窒化膜の応力緩和
の効果を有効に得ることができる。例えばバリアメタル
として用いられる窒化チタンだけでは、窒化チタンは硬
いために応力緩和効果が不十分であり、また膜厚が薄い
場合も緩和効果が少ない。４００ｎｍ以上の膜厚のアル
ミニウム配線層は、通常ＣＭＯＳデバイスに用いられて
いるものであり、新たな製造工程を追加する必要が無
く、コスト的にも有利である。
ミニウム配線層の場合、４００ｎｍ以上の膜厚であれば
ポリシリコン抵抗体に対するシリコン窒化膜の応力緩和
の効果を有効に得ることができる。例えばバリアメタル
として用いられる窒化チタンだけでは、窒化チタンは硬
いために応力緩和効果が不十分であり、また膜厚が薄い
場合も緩和効果が少ない。４００ｎｍ以上の膜厚のアル
ミニウム配線層は、通常ＣＭＯＳデバイスに用いられて
いるものであり、新たな製造工程を追加する必要が無
く、コスト的にも有利である。
【００４７】例えば高精度の分割抵抗比精度を求められ
るような場合において、微妙な上層膜の不均一性が精度
を低下させるため、レイアウトにおいてバラツキ要因を
排除する必要がある。そこで、上記ポリシリコン抵抗体
の形成領域において、上記金属配線層の上層には他の金
属配線層が形成されていないことが好ましい。その結
果、ポリシリコン抵抗体の抵抗値制御性を確保できる。
るような場合において、微妙な上層膜の不均一性が精度
を低下させるため、レイアウトにおいてバラツキ要因を
排除する必要がある。そこで、上記ポリシリコン抵抗体
の形成領域において、上記金属配線層の上層には他の金
属配線層が形成されていないことが好ましい。その結
果、ポリシリコン抵抗体の抵抗値制御性を確保できる。
【００４８】上記ポリシリコン抵抗体の形成領域におい
て、上記ポリシリコン抵抗体の上層には金属配線層を形
成しない場合、上記ポリシリコン抵抗体は３０００Ω／
□以下のシート抵抗値をもち、上記シリコン窒化膜上
に、不純物が導入されていないノンドープ酸化膜が形成
されていることが好ましい。ポリシリコン抵抗体のシー
ト抵抗値を３０００Ω／□以下にすることにより、シリ
コン窒化膜による応力の影響を受けないようにすること
ができる。すなわちポリシリコン抵抗体の上層に応力緩
和用の金属配線層を形成しなくても、抵抗値安定性の高
いポリシリコン抵抗体を得ることができる。これによ
り、ポリシリコン抵抗体と金属配線層の間に形成される
容量を低減することができ、高速動作を要求される回路
系に用いることが可能となる。
て、上記ポリシリコン抵抗体の上層には金属配線層を形
成しない場合、上記ポリシリコン抵抗体は３０００Ω／
□以下のシート抵抗値をもち、上記シリコン窒化膜上
に、不純物が導入されていないノンドープ酸化膜が形成
されていることが好ましい。ポリシリコン抵抗体のシー
ト抵抗値を３０００Ω／□以下にすることにより、シリ
コン窒化膜による応力の影響を受けないようにすること
ができる。すなわちポリシリコン抵抗体の上層に応力緩
和用の金属配線層を形成しなくても、抵抗値安定性の高
いポリシリコン抵抗体を得ることができる。これによ
り、ポリシリコン抵抗体と金属配線層の間に形成される
容量を低減することができ、高速動作を要求される回路
系に用いることが可能となる。
【００４９】本発明が適用される半導体装置としては、
検出すべき電圧を分圧して分圧電圧を供給するための分
圧抵抗と、基準電圧を供給するための基準電圧源と、上
記分圧抵抗からの分圧電圧と上記基準電圧源からの基準
電圧を比較するための比較回路を備えたアナログ集積回
路を備えているものを挙げることができる。
検出すべき電圧を分圧して分圧電圧を供給するための分
圧抵抗と、基準電圧を供給するための基準電圧源と、上
記分圧抵抗からの分圧電圧と上記基準電圧源からの基準
電圧を比較するための比較回路を備えたアナログ集積回
路を備えているものを挙げることができる。
【００５０】そのような半導体装置の上記基準電圧源及
び上記比較回路のうち少なくとも一方に本発明を構成す
るＣＭＯＳデバイスを適用することにより、本発明を構
成するＰＭＯＳ及びＮＭＯＳはしきい値電圧制御性及び
しきい値電圧安定性を向上させることができるので、上
記基準電圧源もしくは上記比較回路又はその両方の出力
の精度を向上させることができ、ひいては上記アナログ
回路の出力の精度を向上させることができる。
び上記比較回路のうち少なくとも一方に本発明を構成す
るＣＭＯＳデバイスを適用することにより、本発明を構
成するＰＭＯＳ及びＮＭＯＳはしきい値電圧制御性及び
しきい値電圧安定性を向上させることができるので、上
記基準電圧源もしくは上記比較回路又はその両方の出力
の精度を向上させることができ、ひいては上記アナログ
回路の出力の精度を向上させることができる。
【００５１】さらに、上記分圧抵抗に本発明を構成する
ポリシリコン膜を適用することにより、本発明を構成す
るポリシリコン抵抗体は抵抗値制御性及び抵抗値安定性
を向上させることができるので、分圧抵抗からの分圧電
圧の精度を向上させることができ、ひいては上記アナロ
グ回路の精度を向上させることができる。
ポリシリコン膜を適用することにより、本発明を構成す
るポリシリコン抵抗体は抵抗値制御性及び抵抗値安定性
を向上させることができるので、分圧抵抗からの分圧電
圧の精度を向上させることができ、ひいては上記アナロ
グ回路の精度を向上させることができる。
【００５２】
【実施例】図１は第１の実施例を示す断面図である。こ
の実施例は第１の態様の一実施例である。半導体基板１
に、Ｐ型不純物が導入されたＰウエル領域（ＰＷ）３、
及びＮ型不純物が導入されたＮウエル領域（ＮＷ）５，
７が形成されている。Ｐウエル領域３及びＮウエル領域
５，７は半導体基板１の表面に形成された厚い酸化膜か
らなる素子分離領域９により分離されている。
の実施例は第１の態様の一実施例である。半導体基板１
に、Ｐ型不純物が導入されたＰウエル領域（ＰＷ）３、
及びＮ型不純物が導入されたＮウエル領域（ＮＷ）５，
７が形成されている。Ｐウエル領域３及びＮウエル領域
５，７は半導体基板１の表面に形成された厚い酸化膜か
らなる素子分離領域９により分離されている。
【００５３】Ｐウエル領域３上及びＮウエル領域５上
に、例えば膜厚が約１５ｎｍ程度のゲート酸化膜１１を
介して、Ｎ型不純物が導入されたポリシリコン膜からな
るＮ＋ポリゲート電極１３が形成されている。Ｎウエル
領域７上に、ゲート酸化膜１１を介して、Ｐ型不純物が
導入されたポリシリコン膜からなるＰ＋ポリゲート電極
１５が形成されている。Ｎ＋ポリゲート電極１３及びＰ
＋ポリゲート電極１５の膜厚は、例えば約４００ｎｍ程
度である。ゲート酸化膜１１、Ｎ＋ポリゲート電極１３
及びＰ＋ポリゲート電極１５の側壁にサイドウォール１
７が形成されている。
に、例えば膜厚が約１５ｎｍ程度のゲート酸化膜１１を
介して、Ｎ型不純物が導入されたポリシリコン膜からな
るＮ＋ポリゲート電極１３が形成されている。Ｎウエル
領域７上に、ゲート酸化膜１１を介して、Ｐ型不純物が
導入されたポリシリコン膜からなるＰ＋ポリゲート電極
１５が形成されている。Ｎ＋ポリゲート電極１３及びＰ
＋ポリゲート電極１５の膜厚は、例えば約４００ｎｍ程
度である。ゲート酸化膜１１、Ｎ＋ポリゲート電極１３
及びＰ＋ポリゲート電極１５の側壁にサイドウォール１
７が形成されている。
【００５４】Ｐウエル領域３には、Ｎ＋ポリゲート電極
１３を挟んで、ＮＭＯＳのソース／ドレイン領域を構成
し、Ｎ型不純物が低濃度に注入された２つのＮ−拡散層
（Ｎ−）１９が間隔をもって形成されている。両Ｎ−拡
散層１９のＮ＋ポリゲート電極１３とは反対側に、Ｎ型
不純物が高濃度に注入されたＮ＋拡散層（Ｎ＋）２１が
それぞれ形成されている。Ｐウエル領域３の形成領域に
おいて、ゲート酸化膜１１、Ｎ＋ポリゲート電極１３、
Ｎ−拡散層１９及びＮ＋拡散層２１はＮ＋ポリＮＭＯＳ
２７を構成する。
１３を挟んで、ＮＭＯＳのソース／ドレイン領域を構成
し、Ｎ型不純物が低濃度に注入された２つのＮ−拡散層
（Ｎ−）１９が間隔をもって形成されている。両Ｎ−拡
散層１９のＮ＋ポリゲート電極１３とは反対側に、Ｎ型
不純物が高濃度に注入されたＮ＋拡散層（Ｎ＋）２１が
それぞれ形成されている。Ｐウエル領域３の形成領域に
おいて、ゲート酸化膜１１、Ｎ＋ポリゲート電極１３、
Ｎ−拡散層１９及びＮ＋拡散層２１はＮ＋ポリＮＭＯＳ
２７を構成する。
【００５５】Ｎウエル領域５には、Ｎ＋ポリゲート電極
１３を挟んで、ＰＭＯＳのソース／ドレイン領域を構成
し、Ｐ型不純物が低濃度に注入された２つのＰ−拡散層
（Ｐ−）２３が間隔をもって形成されている。両Ｐ−拡
散層２３のＮ＋ポリゲート電極１３とは反対側にＰ型不
純物が高濃度に注入されたＰ＋拡散層（Ｐ＋）２５がそ
れぞれ形成されている。Ｎウエル領域５の形成領域にお
いて、ゲート酸化膜１１、Ｎ＋ポリゲート電極１３、Ｐ
−拡散層２３及びＰ＋拡散層２５は埋め込みチャネル型
ＰチャネルＭＯＳトランジスタ（以下、Ｎ＋ポリＰＭＯ
Ｓと呼ぶ）２９を構成する。
１３を挟んで、ＰＭＯＳのソース／ドレイン領域を構成
し、Ｐ型不純物が低濃度に注入された２つのＰ−拡散層
（Ｐ−）２３が間隔をもって形成されている。両Ｐ−拡
散層２３のＮ＋ポリゲート電極１３とは反対側にＰ型不
純物が高濃度に注入されたＰ＋拡散層（Ｐ＋）２５がそ
れぞれ形成されている。Ｎウエル領域５の形成領域にお
いて、ゲート酸化膜１１、Ｎ＋ポリゲート電極１３、Ｐ
−拡散層２３及びＰ＋拡散層２５は埋め込みチャネル型
ＰチャネルＭＯＳトランジスタ（以下、Ｎ＋ポリＰＭＯ
Ｓと呼ぶ）２９を構成する。
【００５６】Ｎウエル領域７には、Ｐ＋ポリゲート電極
１５を挟んで、ＰＭＯＳのソース／ドレイン領域を構成
し、Ｐ型不純物が低濃度に注入された２つのＰ−拡散層
（Ｐ−）２３が間隔をもって形成されている。両Ｐ−拡
散層２３のＰ＋ポリゲート電極１５とは反対側にＰ型不
純物が高濃度に注入されたＰ＋拡散層（Ｐ＋）２５がそ
れぞれ形成されている。Ｎウエル領域７の形成領域にお
いて、ゲート酸化膜１１、Ｐ＋ポリゲート電極１５、Ｐ
−拡散層２３及びＰ＋拡散層２５はＰ＋ポリＰＭＯＳ３
１を構成する。
１５を挟んで、ＰＭＯＳのソース／ドレイン領域を構成
し、Ｐ型不純物が低濃度に注入された２つのＰ−拡散層
（Ｐ−）２３が間隔をもって形成されている。両Ｐ−拡
散層２３のＰ＋ポリゲート電極１５とは反対側にＰ型不
純物が高濃度に注入されたＰ＋拡散層（Ｐ＋）２５がそ
れぞれ形成されている。Ｎウエル領域７の形成領域にお
いて、ゲート酸化膜１１、Ｐ＋ポリゲート電極１５、Ｐ
−拡散層２３及びＰ＋拡散層２５はＰ＋ポリＰＭＯＳ３
１を構成する。
【００５７】素子分離領域９上にポリシリコン膜からな
る抵抗素子３３が形成されている。抵抗素子３３は、抵
抗値を決定するために適当な濃度で例えばＮ型不純物が
導入されたポリシリコン抵抗体３５と、ポリシリコン抵
抗体３５の両端側にそれぞれ形成され、例えばＮ型不純
物が高濃度に導入された電気的接続用の低抵抗ポリシリ
コン膜３７により構成されている。
る抵抗素子３３が形成されている。抵抗素子３３は、抵
抗値を決定するために適当な濃度で例えばＮ型不純物が
導入されたポリシリコン抵抗体３５と、ポリシリコン抵
抗体３５の両端側にそれぞれ形成され、例えばＮ型不純
物が高濃度に導入された電気的接続用の低抵抗ポリシリ
コン膜３７により構成されている。
【００５８】Ｎ＋ポリＮＭＯＳ２７上、Ｎ＋ポリＰＭＯ
Ｓ２９上、Ｐ＋ポリＰＭＯＳ３１上及び抵抗素子３３上
に、例えば膜厚が５〜８０ｎｍの熱酸化膜３９が形成さ
れている。Ｎ＋ポリＮＭＯＳ２７及び抵抗素子３３の形
成領域を含み、Ｎ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭ
ＯＳ３１の形成領域を除いて、熱酸化膜３９上に例えば
膜厚が５〜３０ｎｍのシリコン窒化膜４１が形成されて
いる。
Ｓ２９上、Ｐ＋ポリＰＭＯＳ３１上及び抵抗素子３３上
に、例えば膜厚が５〜８０ｎｍの熱酸化膜３９が形成さ
れている。Ｎ＋ポリＮＭＯＳ２７及び抵抗素子３３の形
成領域を含み、Ｎ＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭ
ＯＳ３１の形成領域を除いて、熱酸化膜３９上に例えば
膜厚が５〜３０ｎｍのシリコン窒化膜４１が形成されて
いる。
【００５９】熱酸化膜３９上及びシリコン窒化膜４１上
に、例えば膜厚が約３００ｎｍ程度のＮＳＧ膜４３が形
成されている。ＮＳＧ膜４３上にＢＰＳＧ膜４５が形成
されている。ＢＰＳＧ膜４５の表面は平坦化処理されて
いる。ＮＳＧ膜４３及びＢＰＳＧ膜４５は層間絶縁膜を
構成する。
に、例えば膜厚が約３００ｎｍ程度のＮＳＧ膜４３が形
成されている。ＮＳＧ膜４３上にＢＰＳＧ膜４５が形成
されている。ＢＰＳＧ膜４５の表面は平坦化処理されて
いる。ＮＳＧ膜４３及びＢＰＳＧ膜４５は層間絶縁膜を
構成する。
【００６０】Ｎ＋ポリゲート電極１３上、Ｐ＋ポリゲー
ト電極１５上、Ｎ＋拡散層２１、Ｐ＋拡散層２５、及び
低抵抗ポリシリコン膜３７上の絶縁膜に、電気的に接続
するためのコンタクトホールが選択的に形成されてい
る。図１ではコンタクトホールの一部は図示されていな
い。
ト電極１５上、Ｎ＋拡散層２１、Ｐ＋拡散層２５、及び
低抵抗ポリシリコン膜３７上の絶縁膜に、電気的に接続
するためのコンタクトホールが選択的に形成されてい
る。図１ではコンタクトホールの一部は図示されていな
い。
【００６１】ＢＰＳＧ膜４５上及びコンタクトホール内
に第１配線層４７が形成されている。第１配線層４７の
一部分はポリシリコン抵抗体３５上を覆うように形成さ
れている。ポリシリコン抵抗体３５上に配置された第１
配線層４７は、電気的にフローティングな配線層が半導
体装置内に存在することは好ましくないので、いずれか
の低抵抗ポリシリコン膜３７に電気的に接続された第１
配線層４７と電気的に接続されている。第１配線層４７
は、例えば下層側から順に、チタンなどからなる膜厚が
約４０ｎｍ程度のバリアメタル、膜厚が４００ｎｍ以上
であって銅などを含むアルミニウム合金、及び膜厚が約
３０ｎｍ程度の窒化チタンからなる積層金属膜により形
成されている。
に第１配線層４７が形成されている。第１配線層４７の
一部分はポリシリコン抵抗体３５上を覆うように形成さ
れている。ポリシリコン抵抗体３５上に配置された第１
配線層４７は、電気的にフローティングな配線層が半導
体装置内に存在することは好ましくないので、いずれか
の低抵抗ポリシリコン膜３７に電気的に接続された第１
配線層４７と電気的に接続されている。第１配線層４７
は、例えば下層側から順に、チタンなどからなる膜厚が
約４０ｎｍ程度のバリアメタル、膜厚が４００ｎｍ以上
であって銅などを含むアルミニウム合金、及び膜厚が約
３０ｎｍ程度の窒化チタンからなる積層金属膜により形
成されている。
【００６２】ＢＰＳＧ膜４５上及び第１配線層４７上
に、ＴＥＯＳ膜及びその上に形成されたＳＯＧ膜からな
る第２層間絶縁膜４９が形成されている。第１配線層４
７上の第２層間絶縁膜４９には、第１配線層４７と第２
配線層５１を電気的に接続するためのスルーホールが選
択的に形成されている。図１ではスルーホールの一部は
図示されていない。
に、ＴＥＯＳ膜及びその上に形成されたＳＯＧ膜からな
る第２層間絶縁膜４９が形成されている。第１配線層４
７上の第２層間絶縁膜４９には、第１配線層４７と第２
配線層５１を電気的に接続するためのスルーホールが選
択的に形成されている。図１ではスルーホールの一部は
図示されていない。
【００６３】第２層間絶縁膜４９上及びスルーホール内
に、例えば膜厚が約９００ｎｍ程度であって銅などを含
むアルミニウム合金からなる第２配線層５１が形成され
ている。第２配線層５１はポリシリコン抵抗体３５上に
は配置されないようにして設けられている。第２層間絶
縁膜４９上及び第２配線層５１上に、パッシベーション
保護膜として、例えばプラズマ窒化膜５３が約１０００
ｎｍ程度の膜厚で形成されている。
に、例えば膜厚が約９００ｎｍ程度であって銅などを含
むアルミニウム合金からなる第２配線層５１が形成され
ている。第２配線層５１はポリシリコン抵抗体３５上に
は配置されないようにして設けられている。第２層間絶
縁膜４９上及び第２配線層５１上に、パッシベーション
保護膜として、例えばプラズマ窒化膜５３が約１０００
ｎｍ程度の膜厚で形成されている。
【００６４】図２はこの実施例の製造工程を示す工程断
面図である。図１及び図２を参照してこの実施例の製造
方法を説明する。図２（Ａ）に示すように、半導体基板
１に、Ｎ＋ポリＮＭＯＳ形成領域にＰウエル領域３を、
Ｎ＋ポリＰＭＯＳ形成領域にＮウエル領域５を、Ｐ＋ポ
リＰＭＯＳ形成領域にＮウエル領域７を形成した後、半
導体基板１の表面に、周知技術のＬＯＣＯＳ（local ox
idation of silicon）法により、厚い酸化膜からなる素
子分離領域９を形成する。
面図である。図１及び図２を参照してこの実施例の製造
方法を説明する。図２（Ａ）に示すように、半導体基板
１に、Ｎ＋ポリＮＭＯＳ形成領域にＰウエル領域３を、
Ｎ＋ポリＰＭＯＳ形成領域にＮウエル領域５を、Ｐ＋ポ
リＰＭＯＳ形成領域にＮウエル領域７を形成した後、半
導体基板１の表面に、周知技術のＬＯＣＯＳ（local ox
idation of silicon）法により、厚い酸化膜からなる素
子分離領域９を形成する。
【００６５】Ｐウエル領域３及びＮウエル領域５，７の
表面にゲート酸化膜１１を約１５ｎｍ程度の膜厚で形成
した後、ゲート電極及び抵抗素子となるノンドープポリ
シリコン膜５５を例えば減圧ＣＶＤ法により半導体基板
１上全面に約４００ｎｍ程度の膜厚に堆積する。
表面にゲート酸化膜１１を約１５ｎｍ程度の膜厚で形成
した後、ゲート電極及び抵抗素子となるノンドープポリ
シリコン膜５５を例えば減圧ＣＶＤ法により半導体基板
１上全面に約４００ｎｍ程度の膜厚に堆積する。
【００６６】抵抗素子を構成するポリシリコン抵抗体３
５の形成領域に抵抗値制御用の不純物をイオン注入法に
より導入する。例えばＮ型不純物であるリンにより１０
ｋΩ／□に調整する場合、約３.０×１０14〜６.０×１
０14／ｃｍ2程度、２ｋΩ／□に調整する場合、約１.０
×１０15〜１.５×１０15／ｃｍ2程度のイオン注入が必
要である。ポリシリコン抵抗体３５はＰ型不純物を導入
したポリシリコン膜でも実現でき、その場合はＰ型不純
物として例えばボロンを導入すればよい。
５の形成領域に抵抗値制御用の不純物をイオン注入法に
より導入する。例えばＮ型不純物であるリンにより１０
ｋΩ／□に調整する場合、約３.０×１０14〜６.０×１
０14／ｃｍ2程度、２ｋΩ／□に調整する場合、約１.０
×１０15〜１.５×１０15／ｃｍ2程度のイオン注入が必
要である。ポリシリコン抵抗体３５はＰ型不純物を導入
したポリシリコン膜でも実現でき、その場合はＰ型不純
物として例えばボロンを導入すればよい。
【００６７】少なくともＰ＋ポリＰＭＯＳ用のＰ＋ポリ
ゲート電極の形成領域のノンドープポリシリコン膜５５
上及びポリシリコン抵抗体３５上を覆うように、例えば
ＣＶＤ酸化膜５７を形成する。ＣＶＤ酸化膜５７は例え
ば約９００℃の温度条件でのＣＶＤ法により形成する。
ＣＶＤ酸化膜５７をマスクにして、Ｎ型不純物、例えば
リンをノンドープポリシリコン膜５５に高濃度に導入し
て低抵抗ポリシリコン膜５９を形成する。ここではＰＨ
3を原料ガスとして熱拡散法によりリンを導入する。た
だし、低抵抗ポリシリコン膜５９を形成するための不純
物導入法はこれに限定されるものではなく、例えばフォ
トレジストパターンをマスクにしたイオン注入法により
不純物を導入してもよい。
ゲート電極の形成領域のノンドープポリシリコン膜５５
上及びポリシリコン抵抗体３５上を覆うように、例えば
ＣＶＤ酸化膜５７を形成する。ＣＶＤ酸化膜５７は例え
ば約９００℃の温度条件でのＣＶＤ法により形成する。
ＣＶＤ酸化膜５７をマスクにして、Ｎ型不純物、例えば
リンをノンドープポリシリコン膜５５に高濃度に導入し
て低抵抗ポリシリコン膜５９を形成する。ここではＰＨ
3を原料ガスとして熱拡散法によりリンを導入する。た
だし、低抵抗ポリシリコン膜５９を形成するための不純
物導入法はこれに限定されるものではなく、例えばフォ
トレジストパターンをマスクにしたイオン注入法により
不純物を導入してもよい。
【００６８】図２（Ｂ）に示すように、リンで汚染した
ＣＶＤ酸化膜５７を除去した後、Ｐ＋ポリＰＭＯＳ用の
Ｐ＋ポリゲート電極の形成領域に、フォトレジストを用
いて選択的に、イオン注入法によりＰ型不純物を高濃度
に導入する。このＰ＋ポリゲート電極用のポリシリコン
膜へのＰ型不純物導入は、後に述べるＰ＋拡散層２５を
形成するためのＰ型不純物導入と兼ねることが可能であ
る。その場合はフォトリソグラフィー工程を省略するこ
とができるので、コスト的に有利である。
ＣＶＤ酸化膜５７を除去した後、Ｐ＋ポリＰＭＯＳ用の
Ｐ＋ポリゲート電極の形成領域に、フォトレジストを用
いて選択的に、イオン注入法によりＰ型不純物を高濃度
に導入する。このＰ＋ポリゲート電極用のポリシリコン
膜へのＰ型不純物導入は、後に述べるＰ＋拡散層２５を
形成するためのＰ型不純物導入と兼ねることが可能であ
る。その場合はフォトリソグラフィー工程を省略するこ
とができるので、コスト的に有利である。
【００６９】Ｐ型不純物が導入されたＰ＋ポリゲート電
極用のポリシリコン膜、ポリシリコン抵抗体３５及び低
抵抗ポリシリコン膜５９を所望の形状にエッチングによ
りパターニングし、Ｎ＋ポリゲート電極１３及びＰ＋ポ
リゲート電極１５、並びにポリシリコン抵抗体３５及び
低抵抗領ポリシリコン膜３７からなる抵抗素子３３を形
成する。
極用のポリシリコン膜、ポリシリコン抵抗体３５及び低
抵抗ポリシリコン膜５９を所望の形状にエッチングによ
りパターニングし、Ｎ＋ポリゲート電極１３及びＰ＋ポ
リゲート電極１５、並びにポリシリコン抵抗体３５及び
低抵抗領ポリシリコン膜３７からなる抵抗素子３３を形
成する。
【００７０】イオン注入法により、Ｐウエル３のＮ＋ポ
リＮＭＯＳのＮ−拡散層形成領域にＮ＋ポリゲート電極
１３に対して自己整合的にＮ型不純物を導入し、Ｎウエ
ル５のＮ＋ポリＰＭＯＳのＰ−拡散層形成領域にＮ＋ポ
リゲート電極１３に対して自己整合的にＰ型不純物を導
入し、Ｎウエル７のＰ＋ポリＰＭＯＳのＰ−拡散層形成
領域にＰ＋ポリゲート電極１５に対して自己整合的にＰ
型不純物を導入する。その後、不純物を活性化するため
の熱処理を行ない、Ｎー拡散層１９とＰ−拡散層２３を
形成する。
リＮＭＯＳのＮ−拡散層形成領域にＮ＋ポリゲート電極
１３に対して自己整合的にＮ型不純物を導入し、Ｎウエ
ル５のＮ＋ポリＰＭＯＳのＰ−拡散層形成領域にＮ＋ポ
リゲート電極１３に対して自己整合的にＰ型不純物を導
入し、Ｎウエル７のＰ＋ポリＰＭＯＳのＰ−拡散層形成
領域にＰ＋ポリゲート電極１５に対して自己整合的にＰ
型不純物を導入する。その後、不純物を活性化するため
の熱処理を行ない、Ｎー拡散層１９とＰ−拡散層２３を
形成する。
【００７１】ＣＶＤ法とエッチバック技術により、ＣＶ
Ｄ酸化膜からなるサイドウォール１７をゲート電極１
３，１５及びゲート酸化膜１１の側壁に形成する。イオ
ン注入法により、Ｎ＋ポリＮＭＯＳのＮ＋拡散層形成領
域にＮ＋ポリゲート電極１３に対して自己整合的にヒ素
などのＮ型不純物を高濃度に導入してＮ＋拡散層２１を
形成する。
Ｄ酸化膜からなるサイドウォール１７をゲート電極１
３，１５及びゲート酸化膜１１の側壁に形成する。イオ
ン注入法により、Ｎ＋ポリＮＭＯＳのＮ＋拡散層形成領
域にＮ＋ポリゲート電極１３に対して自己整合的にヒ素
などのＮ型不純物を高濃度に導入してＮ＋拡散層２１を
形成する。
【００７２】Ｎ＋拡散層２１に導入したＮ型不純物の活
性化を兼ねて、ドライ酸化雰囲気により熱酸化膜３９を
５〜８０ｎｍの厚さでＮ＋ポリＮＭＯＳ２７の形成領
域、Ｎ＋ポリＰＭＯＳ２９の形成領域、Ｐ＋ポリＰＭＯ
Ｓ３１の形成領域及び抵抗素子３３を覆うように形成す
る。ここで重要なのは、熱酸化膜３９はＣＶＤ法などで
形成したポーラスな酸化膜ではなく、稠密な熱酸化膜で
あることである。また、酸化雰囲気は水蒸気を含まない
ドライ酸化が好ましい。水蒸気を含むウェット酸化で
は、ＮＭＯＳのホットキャリア耐性の劣化が早くなるこ
とが確認されているからである。
性化を兼ねて、ドライ酸化雰囲気により熱酸化膜３９を
５〜８０ｎｍの厚さでＮ＋ポリＮＭＯＳ２７の形成領
域、Ｎ＋ポリＰＭＯＳ２９の形成領域、Ｐ＋ポリＰＭＯ
Ｓ３１の形成領域及び抵抗素子３３を覆うように形成す
る。ここで重要なのは、熱酸化膜３９はＣＶＤ法などで
形成したポーラスな酸化膜ではなく、稠密な熱酸化膜で
あることである。また、酸化雰囲気は水蒸気を含まない
ドライ酸化が好ましい。水蒸気を含むウェット酸化で
は、ＮＭＯＳのホットキャリア耐性の劣化が早くなるこ
とが確認されているからである。
【００７３】シリコン基板１上全面に水素遮へい用のシ
リコン窒化膜４１を形成する。シリコン窒化膜４１の膜
厚は、例えば５〜３０ｎｍである。シリコン窒化膜４１
の膜厚は、特にＮ＋ポリＮＭＯＳ２７のホットキャリア
耐性の劣化防止及びポリシリコン抵抗体３５の抵抗値制
御性及び抵抗値安定性の向上に寄与する。シリコン窒化
膜４１の膜厚が薄すぎると水素遮へい能力が低下し、厚
すぎると応力増大によるポリシリコン抵抗体３５の抵抗
値安定性の低下につながる。シリコン窒化膜４１の形成
方法として、例えばＳｉＨ2Ｃｌ2及びＮＨ3を原料ガス
とした約７００℃程度の温度条件での減圧ＣＶＤ法を挙
げることができる。例えば約４００℃程度でのプラズマ
ＣＶＤ法によって形成したシリコン窒化膜は、膜中に水
素を多量に含むためしきい値電圧及び抵抗値制御性及び
抵抗値安定性が確保できないので好ましくない。
リコン窒化膜４１を形成する。シリコン窒化膜４１の膜
厚は、例えば５〜３０ｎｍである。シリコン窒化膜４１
の膜厚は、特にＮ＋ポリＮＭＯＳ２７のホットキャリア
耐性の劣化防止及びポリシリコン抵抗体３５の抵抗値制
御性及び抵抗値安定性の向上に寄与する。シリコン窒化
膜４１の膜厚が薄すぎると水素遮へい能力が低下し、厚
すぎると応力増大によるポリシリコン抵抗体３５の抵抗
値安定性の低下につながる。シリコン窒化膜４１の形成
方法として、例えばＳｉＨ2Ｃｌ2及びＮＨ3を原料ガス
とした約７００℃程度の温度条件での減圧ＣＶＤ法を挙
げることができる。例えば約４００℃程度でのプラズマ
ＣＶＤ法によって形成したシリコン窒化膜は、膜中に水
素を多量に含むためしきい値電圧及び抵抗値制御性及び
抵抗値安定性が確保できないので好ましくない。
【００７４】図２（Ｃ）に示すように、Ｎ＋ポリＰＭＯ
Ｓ２９の形成領域及びＰ＋ポリＰＭＯＳ３１の形成領域
に開口部をもつフォトレジストパターンをマスクにし
て、エッチング技術により、Ｎ＋ポリＰＭＯＳ２９の形
成領域及びＰ＋ポリＰＭＯＳ３１の形成領域のシリコン
窒化膜４１を選択的に除去する。続けて、そのフォトレ
ジストパターンをマスクにして、イオン注入法により、
Ｐ＋拡散層形成領域にボロンなどのＰ型不純物を高濃度
導入し、Ｐ＋拡散層２５を形成する。この製造方法で
は、ＰＭＯＳ２９，３１上のシリコン窒化膜４１を選択
的に除去するためのフォトレジストパターン、及びＰ＋
拡散層２５を形成する際に用いるフォトレジストパター
ンとして、同一のフォトレジストパターンを用いている
ので、コスト的に大きな効果がある。
Ｓ２９の形成領域及びＰ＋ポリＰＭＯＳ３１の形成領域
に開口部をもつフォトレジストパターンをマスクにし
て、エッチング技術により、Ｎ＋ポリＰＭＯＳ２９の形
成領域及びＰ＋ポリＰＭＯＳ３１の形成領域のシリコン
窒化膜４１を選択的に除去する。続けて、そのフォトレ
ジストパターンをマスクにして、イオン注入法により、
Ｐ＋拡散層形成領域にボロンなどのＰ型不純物を高濃度
導入し、Ｐ＋拡散層２５を形成する。この製造方法で
は、ＰＭＯＳ２９，３１上のシリコン窒化膜４１を選択
的に除去するためのフォトレジストパターン、及びＰ＋
拡散層２５を形成する際に用いるフォトレジストパター
ンとして、同一のフォトレジストパターンを用いている
ので、コスト的に大きな効果がある。
【００７５】ここで、Ｐ＋拡散層２５を形成するための
Ｐ型不純物導入は、Ｐ＋ポリゲート電極１５への不純物
導入を兼ねてもよい。その場合、熱酸化膜３９の膜厚を
５〜２５ｎｍ程度で形成することが好ましい。これによ
り、Ｐ＋ポリゲート電極１５及びＰ＋拡散層２５を形成
するためのイオン注入時の加速電圧を抑えることができ
都合がよい。
Ｐ型不純物導入は、Ｐ＋ポリゲート電極１５への不純物
導入を兼ねてもよい。その場合、熱酸化膜３９の膜厚を
５〜２５ｎｍ程度で形成することが好ましい。これによ
り、Ｐ＋ポリゲート電極１５及びＰ＋拡散層２５を形成
するためのイオン注入時の加速電圧を抑えることができ
都合がよい。
【００７６】フォトレジストパターンを除去した後、図
１に示すように、例えば常圧ＣＶＤ法により、シリコン
窒化膜４１及び熱酸化膜３９上にＮＳＧ膜４３を約３０
０ｎｍ程度の膜厚に堆積し、さらにその上にＢＰＳＧ膜
４５を約５００ｎｍ程度の膜厚に堆積する。その後、８
００〜９００℃の温度条件で加熱処理を施し、ＢＰＳＧ
膜４５を平坦化する。ここで、平坦性を向上させるため
に、ＢＰＳＧ膜４５上にさらにＳＯＧ膜などを塗布する
ようにしてもよい。
１に示すように、例えば常圧ＣＶＤ法により、シリコン
窒化膜４１及び熱酸化膜３９上にＮＳＧ膜４３を約３０
０ｎｍ程度の膜厚に堆積し、さらにその上にＢＰＳＧ膜
４５を約５００ｎｍ程度の膜厚に堆積する。その後、８
００〜９００℃の温度条件で加熱処理を施し、ＢＰＳＧ
膜４５を平坦化する。ここで、平坦性を向上させるため
に、ＢＰＳＧ膜４５上にさらにＳＯＧ膜などを塗布する
ようにしてもよい。
【００７７】Ｎ＋ポリゲート電極１３上、Ｐ＋ポリゲー
ト電極１５上、Ｎ＋拡散層２１、Ｐ＋拡散層２５、及び
低抵抗ポリシリコン膜３７上の絶縁膜に、電気的に接続
するためのコンタクトホールを選択的に形成する。ＢＰ
ＳＧ膜４５上及びコンタクトホール内に、下層側から順
に、膜厚が約４０ｎｍ程度のチタンなどのバリアメタ
ル、膜厚４００ｎｍ以上のＣｕなどを含むアルミニウム
合金、膜厚３０ｎｍ程度の窒化チタンをスパッタ法によ
り堆積し、それらの金属膜をパターニングして第１配線
層４７を形成する。
ト電極１５上、Ｎ＋拡散層２１、Ｐ＋拡散層２５、及び
低抵抗ポリシリコン膜３７上の絶縁膜に、電気的に接続
するためのコンタクトホールを選択的に形成する。ＢＰ
ＳＧ膜４５上及びコンタクトホール内に、下層側から順
に、膜厚が約４０ｎｍ程度のチタンなどのバリアメタ
ル、膜厚４００ｎｍ以上のＣｕなどを含むアルミニウム
合金、膜厚３０ｎｍ程度の窒化チタンをスパッタ法によ
り堆積し、それらの金属膜をパターニングして第１配線
層４７を形成する。
【００７８】第１配線層４７の形成後、約４２０℃の温
度により水素雰囲気中でメタルアロイを行なう。このと
き、シリコン窒化膜４１の作用効果により、Ｎ＋ポリＮ
ＭＯＳ２７及び抵抗素子３３への水素の拡散を防止する
ことができ、Ｎ＋ポリＮＭＯＳ２７のホットキャリア耐
性の劣化防止及びポリシリコン抵抗体３５の抵抗値制御
性及び抵抗値安定性の低下の防止を図ることができる。
度により水素雰囲気中でメタルアロイを行なう。このと
き、シリコン窒化膜４１の作用効果により、Ｎ＋ポリＮ
ＭＯＳ２７及び抵抗素子３３への水素の拡散を防止する
ことができ、Ｎ＋ポリＮＭＯＳ２７のホットキャリア耐
性の劣化防止及びポリシリコン抵抗体３５の抵抗値制御
性及び抵抗値安定性の低下の防止を図ることができる。
【００７９】第１配線層４７の一部は、抵抗素子３３の
ポリシリコン抵抗体３５上全体を覆うように配置され
る。第１配線層４７はポリシリコン抵抗体３５に対する
シリコン窒化膜４１の応力緩和が目的であるので、ある
程度の膜厚が必要であり、例えば４００ｎｍ以上である
ことが好ましい。ポリシリコン抵抗体３５の上層に配置
された第１配線層４７の存在が、シリコン窒化膜４１に
より応力変動に対して敏感になったポリシリコン抵抗体
３５の抵抗値安定性の確保に効果を発揮する。
ポリシリコン抵抗体３５上全体を覆うように配置され
る。第１配線層４７はポリシリコン抵抗体３５に対する
シリコン窒化膜４１の応力緩和が目的であるので、ある
程度の膜厚が必要であり、例えば４００ｎｍ以上である
ことが好ましい。ポリシリコン抵抗体３５の上層に配置
された第１配線層４７の存在が、シリコン窒化膜４１に
より応力変動に対して敏感になったポリシリコン抵抗体
３５の抵抗値安定性の確保に効果を発揮する。
【００８０】ＢＰＳＧ膜４５上及び第１配線層４７上
に、例えばプラズマＣＶＤ法によりＴＥＯＳ膜を堆積
し、ＳＯＧ膜などで平坦化して第２層間絶縁膜４９を形
成する。第１配線層４７上の第２層間絶縁膜４９にスル
ーホールを選択的に形成する。その後、スパッタ法によ
りＣｕなどを含むアルミニウム合金を約９００ｎｍ程度
の膜厚に堆積し、エッチング技術により選択的に第２配
線層５１を形成する。ここで、第２配線層５１は、ポリ
シリコン抵抗体３５上には存在しないように配置される
ことが好ましい。配置した場合は、ポリシリコン抵抗体
３５の抵抗値制御性が若干ながら低下する。
に、例えばプラズマＣＶＤ法によりＴＥＯＳ膜を堆積
し、ＳＯＧ膜などで平坦化して第２層間絶縁膜４９を形
成する。第１配線層４７上の第２層間絶縁膜４９にスル
ーホールを選択的に形成する。その後、スパッタ法によ
りＣｕなどを含むアルミニウム合金を約９００ｎｍ程度
の膜厚に堆積し、エッチング技術により選択的に第２配
線層５１を形成する。ここで、第２配線層５１は、ポリ
シリコン抵抗体３５上には存在しないように配置される
ことが好ましい。配置した場合は、ポリシリコン抵抗体
３５の抵抗値制御性が若干ながら低下する。
【００８１】最後に、パッシベーション保護膜として、
例えばプラズマＣＶＤ法により、約１０００ｎｍ程度の
プラズマ窒化膜５３を形成する。このとき、シリコン窒
化膜４１の作用効果により、Ｎ＋ポリＮＭＯＳ２７及び
抵抗素子３３への水素の拡散を防止することができ、Ｎ
＋ポリＮＭＯＳ２７のホットキャリア耐性の劣化防止及
びポリシリコン抵抗体３５の抵抗値制御性及び抵抗値安
定性の低下の防止を図ることができる。
例えばプラズマＣＶＤ法により、約１０００ｎｍ程度の
プラズマ窒化膜５３を形成する。このとき、シリコン窒
化膜４１の作用効果により、Ｎ＋ポリＮＭＯＳ２７及び
抵抗素子３３への水素の拡散を防止することができ、Ｎ
＋ポリＮＭＯＳ２７のホットキャリア耐性の劣化防止及
びポリシリコン抵抗体３５の抵抗値制御性及び抵抗値安
定性の低下の防止を図ることができる。
【００８２】第１の実施例は、Ｐ＋ポリＰＭＯＳのしき
い値電圧制御性を重視したデバイス構造である。図３は
Ｐ＋ポリＰＭＯＳのしきい値電圧のウエハ面内バラツキ
を示す図であり、（Ａ）は従来の半導体装置（従来技
術）、（Ｂ）は第１の実施例、（Ｃ）は後述する第３の
実施例を示す。横軸はしきい値電圧（Ｖ（ボルト））を
示し、縦軸は度数（％）を示す。ここではＰ＋ポリＰＭ
ＯＳ上の酸化膜は、第１の実施例及び第３の実施例では
膜厚が２５ｎｍの熱酸化膜であり、従来技術では膜厚が
１５０ｎｍのＣＶＤ酸化膜である。従来技術及び第３の
実施例では熱酸化膜上に膜厚が１０ｎｍのシリコン窒化
膜が形成されている。第１の実施例（Ｂ）では、従来の
半導体装置（Ａ）に比べ、しきい値電圧のウエハ面内バ
ラツキが低減され、Ｐ＋ポリＰＭＯＳのしきい値電圧制
御性が改善されているのがわかる。
い値電圧制御性を重視したデバイス構造である。図３は
Ｐ＋ポリＰＭＯＳのしきい値電圧のウエハ面内バラツキ
を示す図であり、（Ａ）は従来の半導体装置（従来技
術）、（Ｂ）は第１の実施例、（Ｃ）は後述する第３の
実施例を示す。横軸はしきい値電圧（Ｖ（ボルト））を
示し、縦軸は度数（％）を示す。ここではＰ＋ポリＰＭ
ＯＳ上の酸化膜は、第１の実施例及び第３の実施例では
膜厚が２５ｎｍの熱酸化膜であり、従来技術では膜厚が
１５０ｎｍのＣＶＤ酸化膜である。従来技術及び第３の
実施例では熱酸化膜上に膜厚が１０ｎｍのシリコン窒化
膜が形成されている。第１の実施例（Ｂ）では、従来の
半導体装置（Ａ）に比べ、しきい値電圧のウエハ面内バ
ラツキが低減され、Ｐ＋ポリＰＭＯＳのしきい値電圧制
御性が改善されているのがわかる。
【００８３】第１の実施例において、熱酸化膜３９の膜
厚は、特にＮ＋ポリＮＭＯＳ２７のしきい値電圧安定性
と抵抗素子３３のポリシリコン抵抗体３５の抵抗値安定
性に大きく関与する。なお、ポリシリコン抵抗体３５上
に熱酸化膜３９を形成しないでシリコン窒化膜４１を直
接形成すると、シリコン窒化膜４１の形成時にポリシリ
コン抵抗体３５がグレインの異常成長を起こし、その結
果、ポリシリコン抵抗体３５の抵抗値制御性が著しく低
下するので、好ましくない。
厚は、特にＮ＋ポリＮＭＯＳ２７のしきい値電圧安定性
と抵抗素子３３のポリシリコン抵抗体３５の抵抗値安定
性に大きく関与する。なお、ポリシリコン抵抗体３５上
に熱酸化膜３９を形成しないでシリコン窒化膜４１を直
接形成すると、シリコン窒化膜４１の形成時にポリシリ
コン抵抗体３５がグレインの異常成長を起こし、その結
果、ポリシリコン抵抗体３５の抵抗値制御性が著しく低
下するので、好ましくない。
【００８４】図４は、Ｎ＋ポリＮＭＯＳ上の酸化膜の膜
質及び膜厚に起因するＮ＋ポリＮＭＯＳのしきい値電圧
のドリフトについて測定した結果を示す図であり、実線
は熱酸化膜（第１の実施例）を用いた場合を示し、破線
はＣＶＤ酸化膜（従来の半導体装置）を用いた場合を示
す。横軸はＮ＋ポリＮＭＯＳ上の酸化膜厚（ｎｍ）、縦
軸はしきい値電圧ドリフト（ｍＶ）を示す。
質及び膜厚に起因するＮ＋ポリＮＭＯＳのしきい値電圧
のドリフトについて測定した結果を示す図であり、実線
は熱酸化膜（第１の実施例）を用いた場合を示し、破線
はＣＶＤ酸化膜（従来の半導体装置）を用いた場合を示
す。横軸はＮ＋ポリＮＭＯＳ上の酸化膜厚（ｎｍ）、縦
軸はしきい値電圧ドリフト（ｍＶ）を示す。
【００８５】熱酸化膜（実線）は、ＣＶＤ酸化膜（破
線）に比べ、しきい値電圧のドリフト量が小さく、Ｎ＋
ポリＮＭＯＳのしきい値電圧安定性を向上させることが
できる。特に、膜厚を５〜８０ｎｍとすることでドリフ
ト量を５ｍＶ以下に抑制することができる。
線）に比べ、しきい値電圧のドリフト量が小さく、Ｎ＋
ポリＮＭＯＳのしきい値電圧安定性を向上させることが
できる。特に、膜厚を５〜８０ｎｍとすることでドリフ
ト量を５ｍＶ以下に抑制することができる。
【００８６】図５は、ポリシリコン抵抗体上の酸化膜の
膜質及び膜厚に起因するポリシリコン抵抗体の抵抗値安
定性を測定した結果を示す図であり、実線は熱酸化膜
（第１の実施例）を用いた場合を示し、破線はＣＶＤ酸
化膜（従来の半導体装置）を用いた場合を示す。横軸は
ポリシリコン抵抗体上の酸化膜厚（ｎｍ）、縦軸は抵抗
値ドリフト（％）を示す。熱酸化膜（実線）は、ＣＶＤ
酸化膜（破線）に比べ、抵抗値のドリフト量が小さく、
ポリシリコン抵抗体の抵抗値安定性を向上させることが
できる。特に、熱酸化膜厚を５〜８０ｎｍとすること
で、ドリフト量を−０.２％以下にすることができる。
膜質及び膜厚に起因するポリシリコン抵抗体の抵抗値安
定性を測定した結果を示す図であり、実線は熱酸化膜
（第１の実施例）を用いた場合を示し、破線はＣＶＤ酸
化膜（従来の半導体装置）を用いた場合を示す。横軸は
ポリシリコン抵抗体上の酸化膜厚（ｎｍ）、縦軸は抵抗
値ドリフト（％）を示す。熱酸化膜（実線）は、ＣＶＤ
酸化膜（破線）に比べ、抵抗値のドリフト量が小さく、
ポリシリコン抵抗体の抵抗値安定性を向上させることが
できる。特に、熱酸化膜厚を５〜８０ｎｍとすること
で、ドリフト量を−０.２％以下にすることができる。
【００８７】図６は、シリコン窒化膜厚に対するＮ＋ポ
リＮＭＯＳのホットキャリア寿命の変化を測定した結果
を示す図である。横軸はシリコン窒化膜厚（ｎｍ）を示
し、縦軸はホットキャリア寿命（秒）を示す。ここでは
Ｎ＋ポリＮＭＯＳ、シリコン窒化膜厚間の酸化膜として
膜厚が２５ｎｍの熱酸化膜を用いた。シリコン窒化膜厚
が１０ｎｍでＮ＋ポリＮＭＯＳのホットキャリア寿命は
最大となっている。
リＮＭＯＳのホットキャリア寿命の変化を測定した結果
を示す図である。横軸はシリコン窒化膜厚（ｎｍ）を示
し、縦軸はホットキャリア寿命（秒）を示す。ここでは
Ｎ＋ポリＮＭＯＳ、シリコン窒化膜厚間の酸化膜として
膜厚が２５ｎｍの熱酸化膜を用いた。シリコン窒化膜厚
が１０ｎｍでＮ＋ポリＮＭＯＳのホットキャリア寿命は
最大となっている。
【００８８】図７は、シリコン窒化膜厚に対するポリシ
リコン抵抗体の抵抗値変化（実線）とドリフト変化（破
線）を測定した結果を示す図である。横軸はシリコン窒
化膜厚（ｎｍ）を示し、左縦軸は抵抗値（Ω）を示し、
右縦軸は抵抗値ドリフト（％）を示す。ここではＮ＋ポ
リＮＭＯＳ、シリコン窒化膜厚間の酸化膜として膜厚が
２５ｎｍの熱酸化膜を用いた。
リコン抵抗体の抵抗値変化（実線）とドリフト変化（破
線）を測定した結果を示す図である。横軸はシリコン窒
化膜厚（ｎｍ）を示し、左縦軸は抵抗値（Ω）を示し、
右縦軸は抵抗値ドリフト（％）を示す。ここではＮ＋ポ
リＮＭＯＳ、シリコン窒化膜厚間の酸化膜として膜厚が
２５ｎｍの熱酸化膜を用いた。
【００８９】シリコン窒化膜厚が３ｎｍ以下で抵抗値
（実線）の低下が見られる。また、シリコン窒化膜厚が
３０ｎｍよりも大きい膜厚ではドリフトが−０.２％よ
りも大きくなることがわかる。図６及び図７の結果か
ら、シリコン窒化膜厚は５〜３０ｎｍが好ましいことが
わかる。
（実線）の低下が見られる。また、シリコン窒化膜厚が
３０ｎｍよりも大きい膜厚ではドリフトが−０.２％よ
りも大きくなることがわかる。図６及び図７の結果か
ら、シリコン窒化膜厚は５〜３０ｎｍが好ましいことが
わかる。
【００９０】図８に第２の実施例を示す。この実施例は
第１の態様の他の実施例である。図１に示した第１の実
施例と同じ部分には同じ符号を付し、その部分の詳細な
説明は省略する。図１に示した第１の実施例と比べて、
抵抗素子３３のポリシリコン抵抗体３５の上層を第１配
線層４７が覆っていない点が異なっている。
第１の態様の他の実施例である。図１に示した第１の実
施例と同じ部分には同じ符号を付し、その部分の詳細な
説明は省略する。図１に示した第１の実施例と比べて、
抵抗素子３３のポリシリコン抵抗体３５の上層を第１配
線層４７が覆っていない点が異なっている。
【００９１】このような抵抗素子３３は、アナログ回路
のフィードバック系に用いられることが多く、高速性が
求められる場合に有利である。第１配線層４７をポリシ
リコン抵抗体３５の上層に配置した場合、ポリシリコン
抵抗体３５と第１配線層４７の間に大きな寄生容量が発
生し、回路動作の高速性を損なう場合があるからであ
る。そのような場合は、第１配線層４７をポリシリコン
抵抗体３５の上層に配置することができず、熱酸化膜３
９の膜質及び膜厚改善の効果しか期待できなくなる。そ
こで、さらに検証を加えた結果、抵抗値の安定性は初期
設定の抵抗値に大きく依存することを発見した。
のフィードバック系に用いられることが多く、高速性が
求められる場合に有利である。第１配線層４７をポリシ
リコン抵抗体３５の上層に配置した場合、ポリシリコン
抵抗体３５と第１配線層４７の間に大きな寄生容量が発
生し、回路動作の高速性を損なう場合があるからであ
る。そのような場合は、第１配線層４７をポリシリコン
抵抗体３５の上層に配置することができず、熱酸化膜３
９の膜質及び膜厚改善の効果しか期待できなくなる。そ
こで、さらに検証を加えた結果、抵抗値の安定性は初期
設定の抵抗値に大きく依存することを発見した。
【００９２】図９に、ポリシリコン抵抗体の上層に第１
配線層が存在する場合と存在しない場合について、ポリ
シリコン抵抗体の抵抗値に対するドリフト変化を測定し
た結果を示す。実線はポリシリコン抵抗体の上層に第１
配線層が存在しない場合（配線無し）を示し、破線は存
在する場合（配線有り）を示す。横軸は抵抗値（Ω／
□）を示し、縦軸は抵抗値ドリフト（％）を示す。
配線層が存在する場合と存在しない場合について、ポリ
シリコン抵抗体の抵抗値に対するドリフト変化を測定し
た結果を示す。実線はポリシリコン抵抗体の上層に第１
配線層が存在しない場合（配線無し）を示し、破線は存
在する場合（配線有り）を示す。横軸は抵抗値（Ω／
□）を示し、縦軸は抵抗値ドリフト（％）を示す。
【００９３】第１配線層４７によりポリシリコン抵抗体
３５を覆わない場合（実線）であっても、抵抗値を３０
００Ω／□以下にすれば、第１配線層４７でポリシリコ
ン抵抗体３５を覆う場合（破線）と同等の抵抗値安定性
が得られることが明らかになった。また、ポリシリコン
抵抗体３５の上層を第１配線４７で覆った場合（破線）
には、シリコン窒化膜４１の応力を緩和して、２０ｋΩ
まで、抵抗値のドリフトを抑制することができる。
３５を覆わない場合（実線）であっても、抵抗値を３０
００Ω／□以下にすれば、第１配線層４７でポリシリコ
ン抵抗体３５を覆う場合（破線）と同等の抵抗値安定性
が得られることが明らかになった。また、ポリシリコン
抵抗体３５の上層を第１配線４７で覆った場合（破線）
には、シリコン窒化膜４１の応力を緩和して、２０ｋΩ
まで、抵抗値のドリフトを抑制することができる。
【００９４】図８に示した第２の実施例において、第１
配線層のみならず、すべての配線層がポリシリコン抵抗
体３５の上層に存在しないようにレイアウトすることが
好ましい。配線層の有無がポリシリコン抵抗体３５の微
妙な抵抗値変動を起こし、抵抗値制御性が損なわれるか
らである。
配線層のみならず、すべての配線層がポリシリコン抵抗
体３５の上層に存在しないようにレイアウトすることが
好ましい。配線層の有無がポリシリコン抵抗体３５の微
妙な抵抗値変動を起こし、抵抗値制御性が損なわれるか
らである。
【００９５】図１０に第３の実施例を示す。この実施例
は第２の態様の一実施例である。図１に示した第１の実
施例と同じ部分には同じ符号を付し、その部分の詳細な
説明は省略する。第１の実施形態と比べて、Ｎ＋ポリＰ
ＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１もシリコン窒化膜
４１により覆われている点が異なっている。
は第２の態様の一実施例である。図１に示した第１の実
施例と同じ部分には同じ符号を付し、その部分の詳細な
説明は省略する。第１の実施形態と比べて、Ｎ＋ポリＰ
ＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１もシリコン窒化膜
４１により覆われている点が異なっている。
【００９６】ゲート電極に高電圧が長時間印可されるよ
うなアナログ回路の場合、スロートラップなどによるし
きい値電圧のドリフトを抑制する（安定性を高める）方
が制御性よりも重要となる。スロートラップとは、負バ
イアス電圧下でのＢＴ（Bias-Temperature）処理で正に
帯電するようなトラップであり、ＰＭＯＳのしきい値電
圧ドリフトの大きな要因であると考えられている。シリ
コン−シリコン酸化膜界面におけるＳｉ−Ｏ結合の変化
に起因しており、水素の影響を多分に受ける。
うなアナログ回路の場合、スロートラップなどによるし
きい値電圧のドリフトを抑制する（安定性を高める）方
が制御性よりも重要となる。スロートラップとは、負バ
イアス電圧下でのＢＴ（Bias-Temperature）処理で正に
帯電するようなトラップであり、ＰＭＯＳのしきい値電
圧ドリフトの大きな要因であると考えられている。シリ
コン−シリコン酸化膜界面におけるＳｉ−Ｏ結合の変化
に起因しており、水素の影響を多分に受ける。
【００９７】第３の実施例では、Ｎ＋ポリＰＭＯＳ２９
及びＰ＋ポリＰＭＯＳ３１の上層にもシリコン窒化膜４
１を形成しているので、水素によるＮ＋ポリＰＭＯＳ２
９及びＰ＋ポリＰＭＯＳ３１のしきい値電圧ドリフトを
抑制することができる。例えば図１に示した第１の実施
例のように、Ｐ＋ポリＰＭＯＳ３１の上層にシリコン窒
化膜４１が無い場合のドリフト量が１５ｍＶであるのに
対して、第３の実施例のようにシリコン窒化膜４１があ
る場合のドリフト量は４ｍＶの実験結果が得られてお
り、しきい値電圧安定性を重視するアナログ回路系に好
適である。
及びＰ＋ポリＰＭＯＳ３１の上層にもシリコン窒化膜４
１を形成しているので、水素によるＮ＋ポリＰＭＯＳ２
９及びＰ＋ポリＰＭＯＳ３１のしきい値電圧ドリフトを
抑制することができる。例えば図１に示した第１の実施
例のように、Ｐ＋ポリＰＭＯＳ３１の上層にシリコン窒
化膜４１が無い場合のドリフト量が１５ｍＶであるのに
対して、第３の実施例のようにシリコン窒化膜４１があ
る場合のドリフト量は４ｍＶの実験結果が得られてお
り、しきい値電圧安定性を重視するアナログ回路系に好
適である。
【００９８】図３（Ｃ）は、第３の実施例のＰ＋ポリＰ
ＭＯＳのしきい値電圧のウエハ面内バラツキを示す図で
あり、図３（Ｂ）に示す第１の実施例の場合に比べて若
干ながらしきい値電圧制御性に劣る。しかし、図３
（Ａ）の従来技術に比べて、Ｐ＋ポリＰＭＯＳのしきい
値電圧制御性が改善されているのがわかる。これは、Ｎ
＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１の上に熱
酸化膜３９を形成しているためであり、従来技術で問題
になっていたＰＭＯＳのしきい値電圧制御性を改善する
ことができ、実使用には十分耐える特性にすることがで
きる。
ＭＯＳのしきい値電圧のウエハ面内バラツキを示す図で
あり、図３（Ｂ）に示す第１の実施例の場合に比べて若
干ながらしきい値電圧制御性に劣る。しかし、図３
（Ａ）の従来技術に比べて、Ｐ＋ポリＰＭＯＳのしきい
値電圧制御性が改善されているのがわかる。これは、Ｎ
＋ポリＰＭＯＳ２９及びＰ＋ポリＰＭＯＳ３１の上に熱
酸化膜３９を形成しているためであり、従来技術で問題
になっていたＰＭＯＳのしきい値電圧制御性を改善する
ことができ、実使用には十分耐える特性にすることがで
きる。
【００９９】第３の実施例において、図１に示した第１
の実施例と比べて、製造工程的にはシリコン窒化膜４１
を選択的に除去する工程を行なわないだけである。ただ
し、しきい値電圧は１５０ｍＶシフトするので、第１の
実施例と第３の実施例で、Ｎ＋ポリＰＭＯＳ２９及びＰ
＋ポリＰＭＯＳ３１について同じしきい値電圧を得るた
めにはＮウエル５，７の不純物濃度の調整が必要であ
る。
の実施例と比べて、製造工程的にはシリコン窒化膜４１
を選択的に除去する工程を行なわないだけである。ただ
し、しきい値電圧は１５０ｍＶシフトするので、第１の
実施例と第３の実施例で、Ｎ＋ポリＰＭＯＳ２９及びＰ
＋ポリＰＭＯＳ３１について同じしきい値電圧を得るた
めにはＮウエル５，７の不純物濃度の調整が必要であ
る。
【０１００】図１１に第４の実施例を示す。この実施例
は第３の態様の一実施例である。図１に示した第１の実
施例と同じ部分には同じ符号を付し、その部分の詳細な
説明は省略する。第１の実施例と比べて、Ｐ＋ポリＰＭ
ＯＳ３１の上層にシリコン窒化膜４１が形成されている
点が異なっている。第３の実施例では、ＰＭＯＳに関し
て、上層にシリコン窒化膜４１が存在するＰ＋ポリＰＭ
ＯＳ３１と、上層にシリコン窒化膜４１が存在しないＮ
＋ポリＰＭＯＳ２９が混載されている。
は第３の態様の一実施例である。図１に示した第１の実
施例と同じ部分には同じ符号を付し、その部分の詳細な
説明は省略する。第１の実施例と比べて、Ｐ＋ポリＰＭ
ＯＳ３１の上層にシリコン窒化膜４１が形成されている
点が異なっている。第３の実施例では、ＰＭＯＳに関し
て、上層にシリコン窒化膜４１が存在するＰ＋ポリＰＭ
ＯＳ３１と、上層にシリコン窒化膜４１が存在しないＮ
＋ポリＰＭＯＳ２９が混載されている。
【０１０１】第４の実施例によれば、しきい値電圧制御
性を求める回路系と安定性を求める回路系に、各々適当
なデバイスを提供できる。ただし、この実施例の製造工
程において、シリコン窒化膜を選択的に除去する際に用
いるフォトレジストパターンと、Ｐ＋拡散層２５の形成
時に用いるフォトレジストパターンを共用することがで
きないので、それぞれフォトレジストパターンを形成す
る必要がある。またＰ＋ポリＰＭＯＳ３１について、シ
リコン窒化膜４１により覆われているので、第１の実施
例のＰ＋ポリＰＭＯＳ３１と同一のしきい値電圧を得る
ためにはＮウエル７の不純物濃度の調整が必要である。
性を求める回路系と安定性を求める回路系に、各々適当
なデバイスを提供できる。ただし、この実施例の製造工
程において、シリコン窒化膜を選択的に除去する際に用
いるフォトレジストパターンと、Ｐ＋拡散層２５の形成
時に用いるフォトレジストパターンを共用することがで
きないので、それぞれフォトレジストパターンを形成す
る必要がある。またＰ＋ポリＰＭＯＳ３１について、シ
リコン窒化膜４１により覆われているので、第１の実施
例のＰ＋ポリＰＭＯＳ３１と同一のしきい値電圧を得る
ためにはＮウエル７の不純物濃度の調整が必要である。
【０１０２】第４の実施例では、Ｐ＋ポリＰＭＯＳ３１
の上層をシリコン窒化膜４１で覆い、Ｎ＋ポリＰＭＯＳ
２９の上層はシリコン窒化膜４１で覆わない構成として
いるが、本発明の第３の態様はこれに限定されるもので
はなく、Ｐ＋ポリＰＭＯＳ３１の上層はシリコン窒化膜
４１で覆わず、Ｎ＋ポリＰＭＯＳ２９の上層をシリコン
窒化膜４１で覆う構成としてもよいし、Ｎ＋ポリＰＭＯ
Ｓ２９及びＰ＋ポリＰＭＯＳ３１について、上層をシリ
コン窒化膜４１で覆われているものと覆われていないも
のがそれぞれ混載されていてもよい。
の上層をシリコン窒化膜４１で覆い、Ｎ＋ポリＰＭＯＳ
２９の上層はシリコン窒化膜４１で覆わない構成として
いるが、本発明の第３の態様はこれに限定されるもので
はなく、Ｐ＋ポリＰＭＯＳ３１の上層はシリコン窒化膜
４１で覆わず、Ｎ＋ポリＰＭＯＳ２９の上層をシリコン
窒化膜４１で覆う構成としてもよいし、Ｎ＋ポリＰＭＯ
Ｓ２９及びＰ＋ポリＰＭＯＳ３１について、上層をシリ
コン窒化膜４１で覆われているものと覆われていないも
のがそれぞれ混載されていてもよい。
【０１０３】第１から第４の実施例では、２層配線層構
造を想定しているが、本発明はこれに限定されるもので
はなく、１層配線層構造又は３層以上の多層配線層にも
適用が可能であることは言うまでもない。また、第１か
ら第４の実施例では、ＭＯＳトランジスタとして、サイ
ドウォール１７を備えた２重拡散構造のＭＯＳトランジ
スタを用いているが、本発明で用いるＭＯＳトランジス
タはこれに限定されるものではなく、サイドウォールの
無いＭＯＳトランジスタ構造など、他の構造のＭＯＳト
ランジスタを用いた場合でも同様の効果を得ることがで
きる。
造を想定しているが、本発明はこれに限定されるもので
はなく、１層配線層構造又は３層以上の多層配線層にも
適用が可能であることは言うまでもない。また、第１か
ら第４の実施例では、ＭＯＳトランジスタとして、サイ
ドウォール１７を備えた２重拡散構造のＭＯＳトランジ
スタを用いているが、本発明で用いるＭＯＳトランジス
タはこれに限定されるものではなく、サイドウォールの
無いＭＯＳトランジスタ構造など、他の構造のＭＯＳト
ランジスタを用いた場合でも同様の効果を得ることがで
きる。
【０１０４】図１２は、アナログ集積回路である定電圧
発生回路を備えた半導体装置の一実施例を示す回路図で
ある。直流電源６１からの電源を負荷６３に安定して供
給すべく、定電圧発生回路６５が設けられている。定電
圧発生回路６５は、直流電源６１が接続される入力端子
（Ｖbat）６７、基準電圧源としての基準電圧発生回路
（Ｖref）６９、差動増幅回路７１、出力ドライバを構
成するＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）７
３、分圧抵抗Ｒ１，Ｒ２及び出力端子（Ｖout）７５を
備えている。
発生回路を備えた半導体装置の一実施例を示す回路図で
ある。直流電源６１からの電源を負荷６３に安定して供
給すべく、定電圧発生回路６５が設けられている。定電
圧発生回路６５は、直流電源６１が接続される入力端子
（Ｖbat）６７、基準電圧源としての基準電圧発生回路
（Ｖref）６９、差動増幅回路７１、出力ドライバを構
成するＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）７
３、分圧抵抗Ｒ１，Ｒ２及び出力端子（Ｖout）７５を
備えている。
【０１０５】定電圧発生回路６５の差動増幅回路７１で
は、出力端子がＰＭＯＳ７３のゲート電極に接続され、
反転入力端子に基準電圧発生回路６９から基準電圧Ｖre
fが印加され、非反転入力端子に出力電圧Ｖoutを分圧抵
抗Ｒ１とＲ２で分圧した電圧が印加され、分圧抵抗Ｒ
１，Ｒ２からの分圧電圧が基準電圧Ｖrefに等しくなる
ように制御される。
は、出力端子がＰＭＯＳ７３のゲート電極に接続され、
反転入力端子に基準電圧発生回路６９から基準電圧Ｖre
fが印加され、非反転入力端子に出力電圧Ｖoutを分圧抵
抗Ｒ１とＲ２で分圧した電圧が印加され、分圧抵抗Ｒ
１，Ｒ２からの分圧電圧が基準電圧Ｖrefに等しくなる
ように制御される。
【０１０６】定電圧発生回路６５において、分圧抵抗Ｒ
１，Ｒ２を構成する抵抗素子としては、本発明の半導体
装置を構成するポリシリコン抵抗体が用いられる。本発
明の半導体装置を構成するポリシリコン抵抗体は、抵抗
値制御性及び抵抗値安定性を向上させることができるの
で、分圧抵抗Ｒ１，Ｒ２からの分圧電圧の精度を向上さ
せることができ、ひいては定電圧発生回路６５の精度を
向上させることができる。
１，Ｒ２を構成する抵抗素子としては、本発明の半導体
装置を構成するポリシリコン抵抗体が用いられる。本発
明の半導体装置を構成するポリシリコン抵抗体は、抵抗
値制御性及び抵抗値安定性を向上させることができるの
で、分圧抵抗Ｒ１，Ｒ２からの分圧電圧の精度を向上さ
せることができ、ひいては定電圧発生回路６５の精度を
向上させることができる。
【０１０７】さらに、基準電圧発生回路６９及び演算増
幅回路７１は本発明の半導体装置を構成するＰＭＯＳ及
びＮＭＯＳにより構成される。本発明の半導体装置を構
成するＰＭＯＳ及びＮＭＯＳはしきい値電圧制御性及び
しきい値電圧安定性を向上させることができるので、基
準電圧発生回路６９及び演算増幅回路７１の出力の精度
を向上させることができ、ひいては定電圧発生回路６５
の精度を向上させることができる。
幅回路７１は本発明の半導体装置を構成するＰＭＯＳ及
びＮＭＯＳにより構成される。本発明の半導体装置を構
成するＰＭＯＳ及びＮＭＯＳはしきい値電圧制御性及び
しきい値電圧安定性を向上させることができるので、基
準電圧発生回路６９及び演算増幅回路７１の出力の精度
を向上させることができ、ひいては定電圧発生回路６５
の精度を向上させることができる。
【０１０８】図１３は、アナログ集積回路である電圧検
出回路を備えた半導体装置の一実施例を示す回路図であ
る。７１は差動増幅回路で、その反転入力端子に基準電
圧発生回路６９が接続され、基準電圧Ｖrefが印加され
る。入力端子（Ｖsens）７７から入力される測定すべき
端子の電圧が分圧抵抗Ｒ１とＲ２によって分圧されて差
動増幅回路７１の非反転入力端子に入力される。差動増
幅回路７１の出力は出力端子（Ｖout）７９を介して外
部に出力される。
出回路を備えた半導体装置の一実施例を示す回路図であ
る。７１は差動増幅回路で、その反転入力端子に基準電
圧発生回路６９が接続され、基準電圧Ｖrefが印加され
る。入力端子（Ｖsens）７７から入力される測定すべき
端子の電圧が分圧抵抗Ｒ１とＲ２によって分圧されて差
動増幅回路７１の非反転入力端子に入力される。差動増
幅回路７１の出力は出力端子（Ｖout）７９を介して外
部に出力される。
【０１０９】電圧検出回路８１において、測定すべき端
子の電圧が高く、分圧抵抗Ｒ１とＲ２により分圧された
電圧が基準電圧Ｖrefよりも高いときは差動増幅回路７
１の出力がＨを維持し、測定すべき端子の電圧が降下し
てきて分圧抵抗Ｒ１とＲ２により分圧された電圧が基準
電圧Ｖref以下になってくると差動増幅回路７１の出力
がＬになる。
子の電圧が高く、分圧抵抗Ｒ１とＲ２により分圧された
電圧が基準電圧Ｖrefよりも高いときは差動増幅回路７
１の出力がＨを維持し、測定すべき端子の電圧が降下し
てきて分圧抵抗Ｒ１とＲ２により分圧された電圧が基準
電圧Ｖref以下になってくると差動増幅回路７１の出力
がＬになる。
【０１１０】電圧検出回路８１において、分圧抵抗Ｒ
１，Ｒ２を構成する抵抗素子として、本発明の半導体装
置を構成するポリシリコン抵抗体が用いられる。本発明
の半導体装置を構成するポリシリコン抵抗体は抵抗値制
御性及び抵抗値安定性を向上させることができるので、
分圧抵抗Ｒ１，Ｒ２からの分圧電圧の精度を向上させる
ことができ、ひいては電圧検出回路８１の精度を向上さ
せることができる。
１，Ｒ２を構成する抵抗素子として、本発明の半導体装
置を構成するポリシリコン抵抗体が用いられる。本発明
の半導体装置を構成するポリシリコン抵抗体は抵抗値制
御性及び抵抗値安定性を向上させることができるので、
分圧抵抗Ｒ１，Ｒ２からの分圧電圧の精度を向上させる
ことができ、ひいては電圧検出回路８１の精度を向上さ
せることができる。
【０１１１】さらに、基準電圧発生回路６９及び演算増
幅回路７１は本発明の半導体装置を構成するＰＭＯＳ及
びＮＭＯＳにより構成される。本発明の半導体装置を構
成するＰＭＯＳ及びＮＭＯＳはしきい値電圧制御性及び
しきい値電圧安定性を向上させることができるので、基
準電圧発生回路６９及び演算増幅回路７１の出力の精度
を向上させることができ、ひいては電圧検出回路８１の
精度を向上させることができる。
幅回路７１は本発明の半導体装置を構成するＰＭＯＳ及
びＮＭＯＳにより構成される。本発明の半導体装置を構
成するＰＭＯＳ及びＮＭＯＳはしきい値電圧制御性及び
しきい値電圧安定性を向上させることができるので、基
準電圧発生回路６９及び演算増幅回路７１の出力の精度
を向上させることができ、ひいては電圧検出回路８１の
精度を向上させることができる。
【０１１２】以上、本発明の実施例を説明したが、本発
明はこれに限定されるものではなく、特許請求の範囲に
記載された本発明の範囲内で種々の変更が可能である。
明はこれに限定されるものではなく、特許請求の範囲に
記載された本発明の範囲内で種々の変更が可能である。
【０１１３】
【発明の効果】請求項１に記載の半導体装置では、ＰＭ
ＯＳ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリ
コン抵抗体を備えた半導体装置において、上記ＮＭＯＳ
上及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎ
ｍの熱酸化膜を介してシリコン窒化膜が形成されてお
り、上記ＰＭＯＳ上にはシリコン窒化膜が形成されてい
ないようにしたので、シリコン窒化膜によりＮＭＯＳ及
びポリシリコン抵抗体への水素の拡散を防止して、ＮＭ
ＯＳのホットキャリア耐性の劣化を抑制することがで
き、ポリシリコン抵抗体の抵抗値制御性を向上させるこ
とができ、ＰＭＯＳ上にはシリコン窒化膜が存在してい
ないので、ＰＭＯＳのしきい値電圧制御性を低下させる
ことは無い。さらに、シリコン窒化膜下の酸化膜として
熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍと
することにより、ＮＭＯＳのしきい値電圧安定性の向上
とポリシリコン抵抗体の抵抗値安定性の向上を図ること
ができる。さらに、ＰＭＯＳ上にも熱酸化膜が形成され
るために、ＰＭＯＳのしきい値電圧安定性の向上を図る
ことができる。
ＯＳ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリ
コン抵抗体を備えた半導体装置において、上記ＮＭＯＳ
上及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎ
ｍの熱酸化膜を介してシリコン窒化膜が形成されてお
り、上記ＰＭＯＳ上にはシリコン窒化膜が形成されてい
ないようにしたので、シリコン窒化膜によりＮＭＯＳ及
びポリシリコン抵抗体への水素の拡散を防止して、ＮＭ
ＯＳのホットキャリア耐性の劣化を抑制することがで
き、ポリシリコン抵抗体の抵抗値制御性を向上させるこ
とができ、ＰＭＯＳ上にはシリコン窒化膜が存在してい
ないので、ＰＭＯＳのしきい値電圧制御性を低下させる
ことは無い。さらに、シリコン窒化膜下の酸化膜として
熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎｍと
することにより、ＮＭＯＳのしきい値電圧安定性の向上
とポリシリコン抵抗体の抵抗値安定性の向上を図ること
ができる。さらに、ＰＭＯＳ上にも熱酸化膜が形成され
るために、ＰＭＯＳのしきい値電圧安定性の向上を図る
ことができる。
【０１１４】請求項２に記載の半導体装置では、ＰＭＯ
Ｓ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリコ
ン抵抗体を備えた半導体装置において、上記ＰＭＯＳ
上、上記ＮＭＯＳ上及び上記ポリシリコン抵抗体上に、
膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜
が形成されているようにしたので、ＮＭＯＳとポリシリ
コン抵抗体上を熱酸化膜を介してシリコン窒化膜で覆う
ことにより、ＮＭＯＳのホットキャリア耐性の劣化を抑
制することができ、ポリシリコン抵抗体の抵抗値制御性
を向上させることができる。さらに、ＰＭＯＳを熱酸化
膜を介してシリコン窒化膜で覆うことにより、ＰＭＯＳ
への水素の拡散を防止することができ、ＰＭＯＳのしき
い値電圧安定性のさらなる向上を図ることができる。さ
らに、シリコン窒化膜下の酸化膜として熱酸化膜を用
い、その熱酸化膜の膜厚を５〜８０ｎｍとすることによ
り、ＮＭＯＳのしきい値電圧安定性の向上とポリシリコ
ン抵抗体の抵抗値安定性の向上を図ることができる。
Ｓ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリコ
ン抵抗体を備えた半導体装置において、上記ＰＭＯＳ
上、上記ＮＭＯＳ上及び上記ポリシリコン抵抗体上に、
膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜
が形成されているようにしたので、ＮＭＯＳとポリシリ
コン抵抗体上を熱酸化膜を介してシリコン窒化膜で覆う
ことにより、ＮＭＯＳのホットキャリア耐性の劣化を抑
制することができ、ポリシリコン抵抗体の抵抗値制御性
を向上させることができる。さらに、ＰＭＯＳを熱酸化
膜を介してシリコン窒化膜で覆うことにより、ＰＭＯＳ
への水素の拡散を防止することができ、ＰＭＯＳのしき
い値電圧安定性のさらなる向上を図ることができる。さ
らに、シリコン窒化膜下の酸化膜として熱酸化膜を用
い、その熱酸化膜の膜厚を５〜８０ｎｍとすることによ
り、ＮＭＯＳのしきい値電圧安定性の向上とポリシリコ
ン抵抗体の抵抗値安定性の向上を図ることができる。
【０１１５】請求項３に記載の半導体装置では、ＰＭＯ
Ｓ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリコ
ン抵抗体を備えた半導体装置において、上記ＮＭＯＳ上
及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍ
の熱酸化膜を介してシリコン窒化膜が形成されており、
上記ＰＭＯＳとして、上層に膜厚が５〜８０ｎｍの熱酸
化膜を介してシリコン窒化膜が形成されているものと、
上層にシリコン窒化膜が形成されていないものが混載さ
れているようにしたので、上層に熱酸化膜を介して窒化
膜が形成され、しきい値電圧安定性に優れているＰＭＯ
Ｓと、上層に窒化膜が形成されず、しきい値電圧制御性
に優れているＰＭＯＳとを同一半導体基板上に形成する
ことができ、しきい値電圧制御性を優先する回路としき
い値電圧安定性を優先する回路が同一半導体基板上に同
時に存在する半導体装置について、優れた製品をより実
現しやすくなる。さらに、シリコン窒化膜下の酸化膜と
して熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎ
ｍとすることにより、ＮＭＯＳのしきい値電圧安定性の
向上とポリシリコン抵抗体の抵抗値安定性の向上を図る
ことができる。
Ｓ及びＮＭＯＳを備えたＣＭＯＳデバイスとポリシリコ
ン抵抗体を備えた半導体装置において、上記ＮＭＯＳ上
及び上記ポリシリコン抵抗体上に、膜厚が５〜８０ｎｍ
の熱酸化膜を介してシリコン窒化膜が形成されており、
上記ＰＭＯＳとして、上層に膜厚が５〜８０ｎｍの熱酸
化膜を介してシリコン窒化膜が形成されているものと、
上層にシリコン窒化膜が形成されていないものが混載さ
れているようにしたので、上層に熱酸化膜を介して窒化
膜が形成され、しきい値電圧安定性に優れているＰＭＯ
Ｓと、上層に窒化膜が形成されず、しきい値電圧制御性
に優れているＰＭＯＳとを同一半導体基板上に形成する
ことができ、しきい値電圧制御性を優先する回路としき
い値電圧安定性を優先する回路が同一半導体基板上に同
時に存在する半導体装置について、優れた製品をより実
現しやすくなる。さらに、シリコン窒化膜下の酸化膜と
して熱酸化膜を用い、その熱酸化膜の膜厚を５〜８０ｎ
ｍとすることにより、ＮＭＯＳのしきい値電圧安定性の
向上とポリシリコン抵抗体の抵抗値安定性の向上を図る
ことができる。
【０１１６】請求項４に記載の半導体装置では、上記シ
リコン窒化膜の膜厚は５〜３０ｎｍであるようにしたの
で、ＮＭＯＳのホットキャリア耐性の向上とポリシリコ
ン抵抗体の抵抗値安定性の向上を図ることができる。
リコン窒化膜の膜厚は５〜３０ｎｍであるようにしたの
で、ＮＭＯＳのホットキャリア耐性の向上とポリシリコ
ン抵抗体の抵抗値安定性の向上を図ることができる。
【０１１７】請求項５に記載の半導体装置では、上記Ｐ
ＭＯＳとして、Ｐ型不純物が導入されたポリシリコン膜
からなるゲート電極を備えたＰ＋ポリＰＭＯＳを含むよ
うにしたので、しきい値電圧制御性及びしきい値電圧安
定性について水素の影響を特に受けるＰ＋ポリＰＭＯＳ
について、しきい値電圧制御性及びしきい値電圧安定性
の低下を抑制することができる。
ＭＯＳとして、Ｐ型不純物が導入されたポリシリコン膜
からなるゲート電極を備えたＰ＋ポリＰＭＯＳを含むよ
うにしたので、しきい値電圧制御性及びしきい値電圧安
定性について水素の影響を特に受けるＰ＋ポリＰＭＯＳ
について、しきい値電圧制御性及びしきい値電圧安定性
の低下を抑制することができる。
【０１１８】請求項６に記載の半導体装置では、上記ポ
リシリコン抵抗体の形成領域において、上記シリコン窒
化膜上に、不純物が導入されていないノンドープ酸化膜
が形成されており、上記ポリシリコン抵抗体は、上記ノ
ンドープ酸化膜上に形成された層間絶縁膜を介して、ア
ルミニウムを含む金属材料からなり、膜厚は４００ｎｍ
以上である金属配線層で覆われているようにしたので、
ポリシリコン抵抗体に対するシリコン窒化膜の応力を緩
和することができ、ポリシリコン抵抗体の抵抗値のドリ
フトを低減することができ、抵抗値安定性を向上させる
ことができる。さらに、シリコン窒化膜上にノンドープ
酸化膜を備えているので、ノンドープ酸化膜の上層に形
成される層間絶縁膜からのポリシリコン抵抗体への不純
物拡散を防止することができ、抵抗値安定性を向上させ
ることができる。さらに、上記金属配線層の材料として
アルミニウムを含む金属材料を用い、その膜厚は４００
ｎｍ以上であるようにしているので、ポリシリコン抵抗
体に対するシリコン窒化膜の応力緩和の効果を有効に得
ることができる。
リシリコン抵抗体の形成領域において、上記シリコン窒
化膜上に、不純物が導入されていないノンドープ酸化膜
が形成されており、上記ポリシリコン抵抗体は、上記ノ
ンドープ酸化膜上に形成された層間絶縁膜を介して、ア
ルミニウムを含む金属材料からなり、膜厚は４００ｎｍ
以上である金属配線層で覆われているようにしたので、
ポリシリコン抵抗体に対するシリコン窒化膜の応力を緩
和することができ、ポリシリコン抵抗体の抵抗値のドリ
フトを低減することができ、抵抗値安定性を向上させる
ことができる。さらに、シリコン窒化膜上にノンドープ
酸化膜を備えているので、ノンドープ酸化膜の上層に形
成される層間絶縁膜からのポリシリコン抵抗体への不純
物拡散を防止することができ、抵抗値安定性を向上させ
ることができる。さらに、上記金属配線層の材料として
アルミニウムを含む金属材料を用い、その膜厚は４００
ｎｍ以上であるようにしているので、ポリシリコン抵抗
体に対するシリコン窒化膜の応力緩和の効果を有効に得
ることができる。
【０１１９】請求項７に記載の半導体装置では、上記ポ
リシリコン抵抗体の形成領域において、上記金属配線層
の上層には他の金属配線層が形成されていないようにし
たので、上層膜に起因する抵抗値のバラツキ要因を排除
することができ、抵抗値制御性を向上させることができ
る。
リシリコン抵抗体の形成領域において、上記金属配線層
の上層には他の金属配線層が形成されていないようにし
たので、上層膜に起因する抵抗値のバラツキ要因を排除
することができ、抵抗値制御性を向上させることができ
る。
【０１２０】請求項８に記載の半導体装置では、上記ポ
リシリコン抵抗体の形成領域において、上記ポリシリコ
ン抵抗体は３０００Ω／□以下のシート抵抗値をもち、
上記シリコン窒化膜上に、不純物が導入されていないノ
ンドープ酸化膜が形成されており、上記ポリシリコン抵
抗体の上層には金属配線層が形成されていないようにし
たので、ポリシリコン抵抗体の上層に応力緩和用の金属
配線層を形成しなくても抵抗値安定性の高いポリシリコ
ン抵抗体を得ることができ、上層の金属配線層との間に
形成される容量を低減して、高速動作を要求される回路
系に用いることが可能となる。
リシリコン抵抗体の形成領域において、上記ポリシリコ
ン抵抗体は３０００Ω／□以下のシート抵抗値をもち、
上記シリコン窒化膜上に、不純物が導入されていないノ
ンドープ酸化膜が形成されており、上記ポリシリコン抵
抗体の上層には金属配線層が形成されていないようにし
たので、ポリシリコン抵抗体の上層に応力緩和用の金属
配線層を形成しなくても抵抗値安定性の高いポリシリコ
ン抵抗体を得ることができ、上層の金属配線層との間に
形成される容量を低減して、高速動作を要求される回路
系に用いることが可能となる。
【０１２１】請求項９に記載の半導体装置では、検出す
べき電圧を分圧して分圧電圧を供給するための分圧抵抗
と、基準電圧を供給するための基準電圧源と、上記分圧
抵抗からの分圧電圧と上記基準電圧源からの基準電圧を
比較するための比較回路を備えたアナログ集積回路を備
えている半導体装置において、上記基準電圧源及び上記
比較回路のうち少なくとも一方に本発明を構成するＣＭ
ＯＳデバイスを適用するようにしたので、上記基準電圧
源もしくは上記比較回路又はその両方の出力の精度を向
上させることができ、ひいては上記アナログ回路の出力
の精度を向上させることができる。さらに、上記分圧抵
抗に本発明を構成するポリシリコン膜を適用するように
したので、分圧抵抗からの分圧電圧の精度を向上させる
ことができ、ひいては上記アナログ回路の精度を向上さ
せることができる。
べき電圧を分圧して分圧電圧を供給するための分圧抵抗
と、基準電圧を供給するための基準電圧源と、上記分圧
抵抗からの分圧電圧と上記基準電圧源からの基準電圧を
比較するための比較回路を備えたアナログ集積回路を備
えている半導体装置において、上記基準電圧源及び上記
比較回路のうち少なくとも一方に本発明を構成するＣＭ
ＯＳデバイスを適用するようにしたので、上記基準電圧
源もしくは上記比較回路又はその両方の出力の精度を向
上させることができ、ひいては上記アナログ回路の出力
の精度を向上させることができる。さらに、上記分圧抵
抗に本発明を構成するポリシリコン膜を適用するように
したので、分圧抵抗からの分圧電圧の精度を向上させる
ことができ、ひいては上記アナログ回路の精度を向上さ
せることができる。
【図１】第１の実施例を示す断面図である。
【図２】同実施例の製造工程を示す工程断面図である。
【図３】Ｐ＋ポリＰＭＯＳのしきい値電圧のウエハ面内
バラツキを示す図であり、（Ａ）は従来の半導体装置
（従来技術）、（Ｂ）は第１の実施例、（Ｃ）は第３の
実施例を示す。
バラツキを示す図であり、（Ａ）は従来の半導体装置
（従来技術）、（Ｂ）は第１の実施例、（Ｃ）は第３の
実施例を示す。
【図４】Ｎ＋ポリＮＭＯＳ上の酸化膜の膜質及び膜厚に
起因するＮ＋ポリＮＭＯＳのしきい値電圧のドリフトに
ついて測定した結果を示す図であり、実線は熱酸化膜を
用いた場合を示し、破線はＣＶＤ酸化膜を用いた場合を
示す。
起因するＮ＋ポリＮＭＯＳのしきい値電圧のドリフトに
ついて測定した結果を示す図であり、実線は熱酸化膜を
用いた場合を示し、破線はＣＶＤ酸化膜を用いた場合を
示す。
【図５】ポリシリコン抵抗体上の酸化膜の膜質及び膜厚
に起因するポリシリコン抵抗体の抵抗値安定性を測定し
た結果を示す図であり、実線は熱酸化膜を用いた場合を
示し、破線はＣＶＤ酸化膜を用いた場合を示す。
に起因するポリシリコン抵抗体の抵抗値安定性を測定し
た結果を示す図であり、実線は熱酸化膜を用いた場合を
示し、破線はＣＶＤ酸化膜を用いた場合を示す。
【図６】シリコン窒化膜厚に対するＮ＋ポリＮＭＯＳの
ホットキャリア寿命の変化を測定した結果を示す図であ
る。
ホットキャリア寿命の変化を測定した結果を示す図であ
る。
【図７】シリコン窒化膜厚に対するポリシリコン抵抗体
の抵抗値変化（実線）とドリフト変化（破線）を測定し
た結果を示す図である。
の抵抗値変化（実線）とドリフト変化（破線）を測定し
た結果を示す図である。
【図８】第２の実施例を示す断面図である。
【図９】ポリシリコン抵抗体の上層に第１配線層が存在
する場合と存在しない場合について、ポリシリコン抵抗
体の抵抗値に対するドリフト変化を測定した結果を示す
図である。
する場合と存在しない場合について、ポリシリコン抵抗
体の抵抗値に対するドリフト変化を測定した結果を示す
図である。
【図１０】第３の実施例を示す断面図である。
【図１１】第４の実施例を示す断面図である。
【図１２】アナログ集積回路である定電圧発生回路を備
えた半導体装置の一実施例を示す回路図である。
えた半導体装置の一実施例を示す回路図である。
【図１３】アナログ集積回路である電圧検出回路を備え
た半導体装置の一実施例を示す回路図である
た半導体装置の一実施例を示す回路図である
【図１４】水素遮へい用のシリコン窒化膜を備えたアナ
ログ用ＣＭＯＳを搭載した従来の半導体装置を示す断面
図である。
ログ用ＣＭＯＳを搭載した従来の半導体装置を示す断面
図である。
１ 半導体基板
３ Ｐウエル
５，７ Ｎウエル
９ 素子分離領域
１１ ゲート酸化膜
１３ Ｎ＋ポリゲート電極
１５ Ｐ＋ポリゲート電極
１７ サイドウォール
１９ Ｎ−拡散層
２１ Ｎ＋拡散層
２３ Ｐ−拡散層
２５ Ｐ＋拡散層
２７ Ｎ＋ポリＮＭＯＳ
２９ Ｎ＋ポリＰＭＯＳ
３１ Ｐ＋ポリＰＭＯＳ
３３ 抵抗素子
３５ ポリシリコン抵抗体
３７ 低抵抗ポリシリコン膜
３９ 熱酸化膜
４１ シリコン窒化膜
４３ ＮＳＧ膜
４５ ＢＰＳＧ膜
４７ 第１配線層
４９ 第２層間絶縁膜
５１ 第２配線層
５３ プラズマ窒化膜
８３ ＣＶＤ酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04
27/06
27/092
Ｆターム(参考） 5F033 HH04 HH09 HH18 HH33 JJ09
JJ18 JJ33 KK01 KK04 KK09
KK18 KK33 LL04 MM08 NN06
NN07 PP15 QQ09 QQ37 QQ59
QQ65 QQ73 QQ74 QQ75 QQ76
RR04 RR06 RR09 RR13 SS01
SS02 SS04 SS12 SS13 SS15
SS25 SS27 TT02 XX19 XX28
5F038 AR09 AR13 DF12 EZ16 EZ20
5F048 AA07 AB08 AB10 AC03 AC10
BA01 BB06 BB07 BB14 BC06
BE03 BF02 BF03 BF12 BF16
BG12 DA25
5F058 BA20 BD01 BD04 BD10 BF02
Claims (9)
- 【請求項１】 ＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを備えたＣＭＯＳデバイスと
ポリシリコン抵抗体を備えた半導体装置において、 前記ＮチャネルＭＯＳトランジスタ上及び前記ポリシリ
コン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介し
てシリコン窒化膜が形成されており、 前記ＰチャネルＭＯＳトランジスタ上にはシリコン窒化
膜が形成されていないことを特徴とする半導体装置。 - 【請求項２】 ＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを備えたＣＭＯＳデバイスと
ポリシリコン抵抗体を備えた半導体装置において、 前記ＰチャネルＭＯＳトランジスタ上、前記Ｎチャネル
ＭＯＳトランジスタ及び前記ポリシリコン抵抗体上に、
膜厚が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜
が形成されていることを特徴とする半導体装置。 - 【請求項３】 ＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを備えたＣＭＯＳデバイスと
ポリシリコン抵抗体を備えた半導体装置において、 前記ＮチャネルＭＯＳトランジスタ上及び前記ポリシリ
コン抵抗体上に、膜厚が５〜８０ｎｍの熱酸化膜を介し
てシリコン窒化膜が形成されており、 前記ＰチャネルＭＯＳトランジスタとして、上層に膜厚
が５〜８０ｎｍの熱酸化膜を介してシリコン窒化膜が形
成されているものと、上層にシリコン窒化膜が形成され
ていないものが混載されていることを特徴とする半導体
装置。 - 【請求項４】 前記シリコン窒化膜の膜厚は５〜３０ｎ
ｍである請求項１、２又は３のいずれかに記載の半導体
装置。 - 【請求項５】 前記ＰチャネルＭＯＳトランジスタは、
Ｐ型不純物が導入されたポリシリコン膜からなるゲート
電極を備えた表面チャネル型ＰチャネルＭＯＳトランジ
スタを含む請求項１から４のいずれかに記載の半導体装
置。 - 【請求項６】 前記ポリシリコン抵抗体の形成領域にお
いて、前記シリコン窒化膜上に、不純物が導入されてい
ないノンドープ酸化膜が形成されており、前記ポリシリ
コン抵抗体は、前記ノンドープ酸化膜上に形成された層
間絶縁膜を介して、アルミニウムを含む金属材料からな
り、膜厚は４００ｎｍ以上である金属配線層で覆われて
いる請求項１から５のいずれかに記載の半導体装置。 - 【請求項７】 前記ポリシリコン抵抗体の形成領域にお
いて、前記金属配線層の上層には他の金属配線層が形成
されていない請求項６に記載の半導体装置。 - 【請求項８】 前記ポリシリコン抵抗体の形成領域にお
いて、前記ポリシリコン抵抗体は３０００Ω／□以下の
シート抵抗値をもち、前記シリコン窒化膜上に、不純物
が導入されていないノンドープ酸化膜が形成されてお
り、前記ポリシリコン抵抗体の上層には金属配線層が形
成されていない請求項１から５のいずれかに記載の半導
体装置。 - 【請求項９】 検出すべき電圧を分圧して分圧電圧を供
給するための分圧抵抗と、基準電圧を供給するための基
準電圧源と、前記分圧抵抗からの分圧電圧と前記基準電
圧源からの基準電圧を比較するための比較回路を備えた
アナログ集積回路を備え、 前記基準電圧源及び前記比較回路のうち少なくとも一方
が請求項１から８のいずれかに記載のＣＭＯＳデバイス
を備え、前記分圧抵抗を構成する抵抗回路は請求項１か
ら８のいずれかに記載のポリシリコン抵抗体を備えてい
ることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001347121A JP3737045B2 (ja) | 2001-11-13 | 2001-11-13 | 半導体装置 |
| DE60227475T DE60227475D1 (de) | 2001-11-13 | 2002-11-13 | Halbleiterbauelement |
| EP02025514A EP1310998B1 (en) | 2001-11-13 | 2002-11-13 | Semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001347121A JP3737045B2 (ja) | 2001-11-13 | 2001-11-13 | 半導体装置 |
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|---|---|
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|---|---|---|---|
| JP2001347121A Expired - Fee Related JP3737045B2 (ja) | 2001-11-13 | 2001-11-13 | 半導体装置 |
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| EP (1) | EP1310998B1 (ja) |
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| DE (1) | DE60227475D1 (ja) |
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