[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2002335136A - 高周波半導体装置 - Google Patents

高周波半導体装置

Info

Publication number
JP2002335136A
JP2002335136A JP2001141304A JP2001141304A JP2002335136A JP 2002335136 A JP2002335136 A JP 2002335136A JP 2001141304 A JP2001141304 A JP 2001141304A JP 2001141304 A JP2001141304 A JP 2001141304A JP 2002335136 A JP2002335136 A JP 2002335136A
Authority
JP
Japan
Prior art keywords
dielectric substrate
transmission lines
input
output
transmission line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001141304A
Other languages
English (en)
Other versions
JP3735270B2 (ja
Inventor
Masahiro Maeda
昌宏 前田
Shigeru Morimoto
森本　　滋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001141304A priority Critical patent/JP3735270B2/ja
Priority to US10/142,599 priority patent/US6741144B2/en
Publication of JP2002335136A publication Critical patent/JP2002335136A/ja
Priority to US10/805,072 priority patent/US7030715B2/en
Application granted granted Critical
Publication of JP3735270B2 publication Critical patent/JP3735270B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/38—Impedance-matching networks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microwave Amplifiers (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】 【課題】 異常発振を抑制できる高性能な高周波ＧａＡ
ｓパワーＦＥＴ素子を提供する。 【解決手段】 入力側誘電体基板２および出力側誘電体
基板３の表面に形成され、ＦＥＴチップ１ａ、１ｂと電
気的に接続された複数の伝送線路６ａと６ｂ、６ｃと６
ｄ、および７ａと７ｂ、７ｃと７ｄの間に、電気的に接
続された薄膜抵抗１８、２０を設けた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯で用
いられる電界効果トランジスタ（Field Effect Transis
tor、以下「ＦＥＴ」と記す）に関し、特に内部整合回
路を有するＧａＡｓパワーＦＥＴ素子に関する。
【０００２】
【従来の技術】ガリウム砒素（ＧａＡｓ）ＦＥＴは、そ
の優れた高周波特性により、携帯電話をはじめとする移
動体通信機器用のデバイスとして大幅に需要を拡大して
いる。なかでもＧａＡｓパワーＦＥＴは、送信用電力増
幅器として携帯電話の端末のみならず基地局にも応用さ
れており、高出力と高効率の特性から基地局の小型化と
省電力化に貢献している。なお、パワーＦＥＴ、ローノ
イズＦＥＴ、ミキサーなど種々の高周波デバイスを以下
では高周波半導体装置と総称する。
【０００３】以下、従来の高周波半導体装置について説
明する。
【０００４】図１２は、従来の内部整合回路を有するＧ
ａＡｓパワーＦＥＴ素子の概略図である。図１２（ａ）
はＦＥＴ素子内部の平面図、図１２（ｂ）は、図１２
（ａ）の線分Ｅ−Ｅ’に沿った断面図である。
【０００５】図１２において、パッケージ１７は、銅を
主成分とする底面部１３にセラミックからなるフレーム
１６がロウ付けされて成る。底面部１３上には金メッキ
が施されている。パッケージ１７のほぼ中央部にＦＥＴ
チップ１ａと１ｂが実装されている。ＦＥＴチップ１
ａ、１ｂの入力側には、セラミックからなる入力側誘電
体基板９１が実装されている。入力側誘電体基板９１の
表面には、入力側分布定数線路９３が形成されている。
ＦＥＴチップ１ａ、１ｂの出力側には、出力側誘電体基
板９２が実装されている。出力側誘電体基板９２の表面
には、出力側分布定数線路９４が形成されている。入力
端子１０と入力側分布定数線路９３はボンディングワイ
ヤー１９で電気的に接続されている。同様に、入力側分
布定数線路９３とＦＥＴチップ１ａ、１ｂ、ＦＥＴチッ
プ１ａ、１ｂと出力側分布定数線路９４、出力側分布定
数線路９４と出力端子１２は、それぞれ、ボンディング
ワイヤー１９で接続されている。
【０００６】パワーＦＥＴから高周波電力を得るには、
高周波電力の反射を低減するために、パワーＦＥＴの外
部に、入力インピーダンス整合回路と出力インピーダン
ス整合回路を形成する必要がある。
【０００７】ＦＥＴチップ１ａ、１ｂの総ゲート幅は非
常に大きいので、その入力および出力インピーダンスは
それぞれ１Ω以下と非常に低い。このようにインピーダ
ンスが低い状態で、直接インピーダンス整合回路を得よ
うとすると、最適な整合条件が得られないばかりか、電
力損失が極めて大きくなる。そこで、ＦＥＴの電力を効
率良く引出すには、ＦＥＴのインピーダンスをいったん
１０Ω程度に高く変換することが重要である。一般に、
入力側分布定数線路９３と出力側分布定数線路９４は、
内部整合回路とも呼ばれており、これらのインピーダン
ス変換を実現するよう設計されている。
【０００８】
【発明が解決しようとする課題】パワーＦＥＴを使用す
る上で大きな問題となる異常発振について、以下に説明
する。
【０００９】図１２のＦＥＴ素子において、ＦＥＴチッ
プ１ａの領域Ｍと領域Ｎで、しきい値（Ｖth）や相互コ
ンダクタンス（ｇｍ）にバラツキがある場合を考える。
例えば、ＦＥＴチップ１ａのＭ領域から出力される高周
波電力が、Ｎ領域から出力される高周波電力よりも大き
い場合、出力側分布定数線路９４上で回り込み電力９６
が生じる。この回り込み電力９６はＮ領域への反射電力
となり、Ｎ領域から見た出力側のインピーダンスが変化
する。すなわち、領域Ｍと領域Ｎとでは、出力側のイン
ピーダンスに差異を生じる。この結果、電力のアンバラ
ンスはさらに大きくなり、最終的に異常発振が引き起こ
される。実測によれば、領域Ｍと領域Ｎでしきい値電圧
に０．２Ｖの違いがあるとき、最大出力付近で異常発振
を生じた。
【００１０】次に、ＦＥＴチップ１ａと１ｂで、Ｖthや
ｇｍにバラツキがある場合を考える。例えば、ＦＥＴチ
ップ１ａから出力される高周波電力が、ＦＥＴチップ１
ｂから出力される高周波電力よりも大きい場合、出力側
分布定数線路９４上で回り込み電力９７が生じる。この
回り込み電力９７が生じると、ＦＥＴチップ１ｂへの反
射電力が増加し、１ｂから見た出力側のインピーダンス
が変化する。すなわち、ＦＥＴチップ１ａと１ｂでは、
出力側のインピーダンスが異なることになり、出力され
る高周波電力の差異はさらに大きくなる。電力のアンバ
ランスが大きくなり、最終的に異常発振が引き起こされ
る。
【００１１】異常発振が生じる原因はＦＥＴチップ１
ａ、１ｂのバラツキだけではなく、電源のオン時など過
渡的な条件や瞬時的に不要な信号が入力された時など、
ＦＥＴチップ１ａ、１ｂの動作にアンバランスが生じ易
いときに起こり得る。異常発振が生じると、妨害波によ
る無線通信への悪影響が出るばかりか、ＦＥＴ素子が破
壊に至る場合があり、信頼性に大きな問題となってい
た。
【００１２】本発明は、上記問題点を解決するためにな
されたものであり、その目的は、異常発振を抑制できる
高性能な高周波ＧａＡｓパワーＦＥＴ素子を提供するこ
とにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の高周波半導体装置は、増幅素子
と、増幅素子の入力側もしくは出力側に設けられた誘電
体基板と、誘電体基板の表面に形成され、増幅素子と電
気的に接続されている複数の伝送線路と、誘電体基板の
表面に形成され、複数の伝送線路の間に電気的に接続さ
れている抵抗とを備えたことを特徴とする。
【００１４】第１の高周波半導体装置において、伝送線
路は動作周波数に対してほぼλ／４の電気長を有し、抵
抗は高周波電力の進行方向に伝送線路と同じ長さを有す
ることが好ましい。
【００１５】前記の目的を達成するため、本発明に係る
第２の高周波半導体装置は、第１および第２の増幅素子
と、第１および第２の増幅素子の入力側もしくは出力側
に設けられた誘電体基板と、誘電体基板の表面に形成さ
れ、第１の増幅素子と電気的に接続されている第１の伝
送線路と、誘電体基板の表面に形成され、第２の増幅素
子と電気的に接続されている第２の伝送線路と、誘電体
基板の表面に形成され、第１および第２の伝送線路の間
に電気的に接続されている抵抗とを備えたことを特徴と
する。
【００１６】第２の高周波半導体装置において、第１お
よび第２の伝送線路は動作周波数に対してほぼλ／４の
電気長を有し、抵抗は高周波電力の進行方向に第１およ
び第２の伝送線路と同じ長さを有することが好ましい。
【００１７】前記の目的を達成するため、本発明に係る
第３の高周波半導体装置は、第１および第２の増幅素子
と、第１および第２の増幅素子の入力側もしくは出力側
に設けられた誘電体基板と、誘電体基板の表面に形成さ
れ、第１の増幅素子と電気的に接続されている第１の伝
送線路と、誘電体基板の表面に形成され、第２の増幅素
子と電気的に接続されている第２の伝送線路と、誘電体
基板の表面に形成され、第１および第２の伝送線路の間
に電気的に接続されている抵抗および第３の伝送線路と
を備えたことを特徴とする。
【００１８】第３の高周波半導体装置において、第１か
ら第３の伝送線路は動作周波数に対してほぼλ／４の電
気長を有し、抵抗は高周波電力の進行方向に第１から第
３の伝送線路と同じ長さを有することが好ましい。
【００１９】また、第３の高周波半導体装置において、
第１および第２の伝送線路の間に、第１の抵抗と第３の
伝送線路と第２の抵抗とが順次接続されていることが好
ましい。
【００２０】また、第３の高周波半導体装置において、
第３の伝送線路の幅を、第１および第２の増幅素子側で
広く他側で狭くすることが好ましい。
【００２１】前記の目的を達成するため、本発明に係る
第４の高周波半導体装置は、第１および第２の増幅素子
と、第１および第２の増幅素子の入力側もしくは出力側
に設けられた誘電体基板と、誘電体基板の表面に形成さ
れ、第１の増幅素子と電気的に接続されている第１およ
び第２の伝送線路と、誘電体基板の表面に形成され、第
２の増幅素子と電気的に接続されている第３および第４
の伝送線路と、第１および第２の伝送線路の間に接続さ
れた第１の抵抗と、第２および第３の伝送線路の間に接
続された第２の抵抗と、第３および第４の伝送線路の間
に接続された第３の抵抗とを備えたことを特徴とする。
【００２２】前記の目的を達成するため、本発明に係る
第５の高周波半導体装置は、第１および第２の増幅素子
と、第１および第２の増幅素子の入力側もしくは出力側
に設けられた誘電体基板と、誘電体基板の表面に形成さ
れ、第１の増幅素子と電気的に接続されている第１およ
び第２の伝送線路と、誘電体基板の表面に形成され、第
２の増幅素子と電気的に接続されている第３および第４
の伝送線路と、第１および第２の伝送線路の間に接続さ
れた第１の抵抗と、第２および第３の伝送線路の間に接
続された第２の抵抗および第５の伝送線路と、第３およ
び第４の伝送線路の間に接続された第３の抵抗とを備え
たことを特徴とする。
【００２３】前記の目的を達成するため、本発明に係る
第６の高周波半導体装置は、第１および第２の増幅素子
と、第１および第２の増幅素子の入力側もしくは出力側
に設けられた誘電体基板と、誘電体基板の表面に形成さ
れ、第１の増幅素子と電気的に接続されている第１およ
び第２の伝送線路と、誘電体基板の表面に形成され、第
２の増幅素子と電気的に接続されている第３および第４
の伝送線路と、第１および第２の伝送線路の間に接続さ
れた第１の抵抗と、第３および第４の伝送線路の間に接
続された第２の抵抗と、第２の伝送線路の、第３の伝送
線路との対向端に接続された第３の抵抗と、第３の伝送
線路の、第２の伝送線路との対向端に接続された第４の
抵抗と、第３および第４の抵抗を電気的に接続する手段
とを備えたことを特徴とする。
【００２４】第４、第５および第６の高周波半導体装置
において、伝送線路は動作周波数に対してほぼλ／４の
電気長を有し、抵抗は高周波電力の進行方向に伝送線路
と同じ長さを有することが好ましい。
【００２５】前記の目的を達成するため、本発明に係る
第７の高周波半導体装置は、第１および第２の増幅素子
と、第１および第２の増幅素子の出力側もしくは入力側
に設けられた誘電体基板と、誘電体基板の表面に形成さ
れ、第１の増幅素子と電気的に接続されている第１およ
び第２の伝送線路と、誘電体基板の表面に形成され、第
２の増幅素子と電気的に接続されている第３および第４
の伝送線路と、第１および第２の伝送線路の間に接続さ
れた第１の抵抗と、第３および第４の伝送線路の間に接
続された第２の抵抗と、第１および第２の伝送線路の、
第１の増幅素子が接続された側とは反対側と電気的に接
続された電力合成回路上の第１の入力端子もしくは出力
端子と、第３および第４の伝送線路の、第２の増幅素子
が接続された側とは反対側と電気的に接続された電力合
成回路上の第２の入力端子もしくは出力端子と、第１お
よび第２の入力端子もしくは出力端子の間に接続された
第３の抵抗とを備えたことを特徴とする。
【００２６】前記の目的を達成するため、本発明に係る
第８の高周波半導体装置は、第１および第２の増幅素子
と、第１および第２の増幅素子の出力側もしくは入力側
に設けられた誘電体基板と、誘電体基板の表面に形成さ
れ、第１の増幅素子と電気的に接続されている第１およ
び第２の伝送線路と、誘電体基板の表面に形成され、第
２の増幅素子と電気的に接続されている第３および第４
の伝送線路と、第１および第２の伝送線路の間に接続さ
れた第１の抵抗と、第２および第３の伝送線路の間に接
続された第２の抵抗および第５の伝送線路と、第３およ
び第４の伝送線路の間に接続された第２の抵抗と、第１
および第２の伝送線路の、第１の増幅素子が接続された
側とは反対側と電気的に接続された電力合成回路上の第
１の入力端子もしくは出力端子と、第３および第４の伝
送線路の、第２の増幅素子が接続された側とは反対側と
電気的に接続された電力合成回路上の第２の入力端子も
しくは出力端子とを備えたことを特徴とする。
【００２７】第１、第２および第３の高周波半導体装置
において、伝送線路の幅を、増幅素子側で広く、他側で
狭くすることが好ましい。
【００２８】前記の目的を達成するため、本発明に係る
第９の高周波半導体装置は、増幅素子と、増幅素子の入
力側に設けられた入力側誘電体基板と、増幅素子の出力
側に設けられた出力側誘電体基板と、入力側誘電体基板
の表面に形成され、増幅素子と電気的に接続されている
入力側伝送線路と、出力側誘電体基板の表面に形成さ
れ、増幅素子と電気的に接続されている出力側伝送線路
とを備え、入力側誘電体基板と出力側誘電体基板の厚さ
が異なることを特徴とする。
【００２９】第９の高周波半導体装置において、入力側
伝送線路もしくは出力側伝送線路のいずれかは複数あ
り、該複数の伝送線路の間に接続された抵抗を備えるこ
とが好ましい。
【００３０】また、第９の高周波半導体装置において、
入力側伝送線路と出力側伝送線路の幅が等しいことが好
ましい。
【００３１】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。なお、図面を
通じて同じ参照符号は同じ構成要素を示す。
【００３２】（実施の形態１）図１は、本発明の実施の
形態１による、内部整合回路を有するＧａＡｓパワーＦ
ＥＴ素子の概略図である。図１（ａ）はＦＥＴ素子内部
の平面図、図１（ｂ）は、図１（ａ）の線分Ａ−Ａ’に
沿った断面図である。
【００３３】本実施の形態によるＦＥＴ素子と、図１２
の従来のＦＥＴ素子との相違点は、入力側分布定数線路
を６ａと６ｂに分割し、入力側分布定数線路６ａと６ｂ
との間に薄膜抵抗１８を挿入している点と、出力側分布
定数線路を７ａと７ｂに分割し、出力側分布定数線路７
ａと７ｂとの間に薄膜抵抗１９を挿入している点にあ
る。
【００３４】図１において、パッケージ１７は、銅を主
成分とする底面部１３にセラミックからなるフレーム１
６がロウ付けされて成り、底面部１３上には金メッキが
施されている。パッケージ１７のほぼ中央部にＦＥＴチ
ップ１ａと１ｂが実装されている。
【００３５】ＦＥＴチップ１ａ、１ｂの入力側には、チ
タン酸バリウム等のセラミックからなる入力側誘電体基
板２が実装されている。入力側誘電体基板２の表面に
は、所望の特性インピーダンスＺ01または容量値を有す
る入力側分布定数線路６ａ、６ｂ、６ｃ、６ｄが金メッ
キ法により形成されている。入力側分布定数線路６ａと
６ｂの間には、所望の抵抗値Ｒ18を有する薄膜抵抗１８
が形成されている。
【００３６】また、ＦＥＴチップ１ａ、１ｂの出力側に
は、出力側誘電体基板３が実装されている。出力側誘電
体基板３の表面には、所望の特性インピーダンスＺ02ま
たは容量値を有する出力側分布定数線路７ａ、７ｂ、７
ｃ、７ｄが形成されている。出力側分布定数線路７ａと
７ｂの間には所望の抵抗値Ｒ20を有する薄膜抵抗２０が
形成されている。
【００３７】入力端子１０と入力側誘電体基板２の間に
は、セラミックを主成分とする電力分配基板４が実装さ
れており、電力分配基板４の表面には電力分配回路８が
形成されている。
【００３８】出力端子１２と出力側誘電体基板３の間に
は、電力合成基板５が実装されており、電力合成基板５
の表面には電力合成回路９が形成されている。
【００３９】入力端子１０と電力分配回路８はボンディ
ングワイヤー１９で電気的に接続されている。同様に、
電力分配回路８と入力側分布定数線路６ａ、６ｂ、６
ｃ、６ｄ、入力側分布定数線路６ａ、６ｂとＦＥＴチッ
プ１ａ、入力側分布定数線路６ｃ、６ｄとＦＥＴチップ
１ｂ、ＦＥＴチップ１ａと出力側分布定数線路７ａ、７
ｂ、ＦＥＴチップ１ｂと出力側分布定数線路７ｃ、７
ｄ、出力側分布定数線路７ａ、７ｂ、７ｃ、７ｄと電力
合成回路９、電力合成回路９と出力端子１２は、それぞ
れ、ボンディングワイヤー１９で接続されている。
【００４０】ＦＥＴチップ１ａ、１ｂはＧａＡｓを主成
分とする基板上に形成されており、フィンガー長は５０
０μｍ、フィンガー本数は２００本、総ゲート幅は１０
０ｍｍである。チップサイズは１．５ｍｍ×４．２ｍｍ
である。ＦＥＴチップ１ａと１ｂは、それぞれ、電源電
圧１２Ｖ、周波数１．９ＧＨｚの動作条件で最大３０Ｗ
を出力する。ＦＥＴ素子としては、電力分配回路８と電
力合成回路９を用いて、高周波電力を分配・合成するこ
とで、最大６０Ｗの電力を出力することができる。
【００４１】入力側誘電体基板２は、４ｍｍ×１０ｍｍ
のサイズ、０．２５ｍｍの厚さを有する。入力側分布定
数線路６ａ、６ｂ、６ｃ、６ｄは、３ｍｍ×２ｍｍのサ
イズを有し、その特性インピーダンスＺ01は３Ωであ
る。薄膜抵抗１８は、窒化タンタルを主成分とする材料
で形成されており、その大きさは３ｍｍ×０．２ｍｍ、
抵抗値Ｒ18は５Ωである。
【００４２】一方、出力側誘電体基板３は、４ｍｍ×１
０ｍｍのサイズ、０．２５ｍｍの厚さを有する。出力側
分布定数線路７ａ、７ｂ、７ｃ、７ｄは、３ｍｍ×１．
５ｍｍのサイズを有し、その特性インピーダンスＺ02は
５Ωである。また、薄膜抵抗２０は、窒化タンタルを主
成分とする材料で形成されており、その大きさは３ｍｍ
×０．２ｍｍ、抵抗値Ｒ20は５Ωである。
【００４３】ここで、入力側分布定数線路６ａ、６ｂ、
６ｃ、６ｄおよび出力側分布定数線路７ａ、７ｂ、７
ｃ、７ｄの役割について説明する。
【００４４】ＦＥＴ素子を動作させて高周波電力を得る
には、高周波電力の反射を低減するために、ＦＥＴ素子
の外部に入力整合回路と出力整合回路を形成する必要が
ある。ＦＥＴチップ１ａ、１ｂの総ゲート幅は１００ｍ
ｍと大きいので、その入力および出力インピーダンスは
それぞれ１Ω以下と非常に低い。インピーダンスが１Ω
以下の整合回路を精度よく形成することは難しいことか
ら、このような低インピーダンスのＦＥＴ素子では最適
な整合条件が得られない。さらには、このような低イン
ピーダンスのままで素子外部に電力を引き出そうとする
と、配線部の抵抗成分の影響を大きく受け、電力損失が
極めて大きくなる。
【００４５】そこで、ＦＥＴ素子から電力を効率良く引
出すには、ＦＥＴ素子のインピーダンスをいったん１０
Ω程度に高く変換することが重要である。この役割を担
っているのが、入力側分布定数線路６ａ、６ｂ、６ｃ、
６ｄと出力側分布定数線路７ａ、７ｂ、７ｃ、７ｄであ
る。
【００４６】ＦＥＴチップ１ａの入力インピーダンスを
Ｚ１、電力分配回路８上の点ＰからＦＥＴチップ１ａ側
を見たインピーダンスをＺ２、入力端子１０からＦＥＴ
チップ１ａ側を見たインピーダンスをＺ３とする。図２
に、インピーダンス変換の概略を表わすスミスチャート
を示す。図２から、Ｚ１＝０．５Ω、Ｚ２＝２５Ω、Ｚ
３＝１２．５Ωと変換されているのが分かる。
【００４７】次に、薄膜抵抗１８、１９による、異常発
振に対する抑制効果について説明する。
【００４８】図３は、内部整合回路に薄膜抵抗を用いな
いＦＥＴ素子内部の平面図である。今、ＦＥＴチップ１
ａの領域Ｍと領域Ｎで、しきい値電圧（Ｖth）や相互コ
ンダクタンス（ｇｍ）にバラツキがある場合を考える。
例えば、Ｍ領域から出力される高周波電力が、Ｎ領域か
ら出力される高周波電力より大きい場合、出力側分布定
数線路７で回り込み電力９８が生じ、Ｎ領域への反射電
力が増加する。このため、Ｎ領域から見た出力側のイン
ピーダンスが変化する。すなわち、領域Ｍと領域Ｎとで
は、ＦＥＴチップ１ａから見た出力側のインピーダンス
が異なることになり、出力される高周波電力の差異はさ
らに大きくなる。電力のアンバランスが大きくなり、結
果的に異常発振が引き起こされる。実測によれば、領域
Ｍと領域Ｎでしきい値電圧に０．２Ｖ程度の違いがある
とき、最大出力付近で異常発振が生じた。
【００４９】一方、図１で示したＦＥＴ素子において、
薄膜抵抗１９を設けることにより異常発振を抑制できる
理由について説明する。Ｍ領域とＮ領域から出力される
電力に違いがある場合、出力側分布定数線路７ａと７ｂ
を伝送する電力に差異が生じる。このとき、出力側分布
定数線路７ａと７ｂの間に電位差が発生する。その電位
差により薄膜抵抗１９に電流が流れることで、アンバラ
ンスな電力が消費される。このように、電力の差異が薄
膜抵抗１９を介して解消されることで、異常発振が抑制
される。領域Ｍと領域Ｎでしきい値電圧に０．５Ｖの違
いがあるときにも異常発振を抑制することができた。ま
た、過渡的な条件や瞬時的な信号が入力された時などに
も異常発振を生じることがなくなった。
【００５０】次に、薄膜抵抗２０の抵抗値Ｒ20と、異常
発振に対する安定性に関して詳細に検討した。ＦＥＴチ
ップ１ａの出力インピーダンスにおける抵抗成分をＲ
４、電力合成回路９上の点ＱからＦＥＴチップ１ａ側を
見たインピーダンスにおける抵抗成分をＲ５と定義す
る。検討の結果、Ｒ20がＲ４からＲ５の間にあるときに
有効であることが分かった。具体的には、Ｒ４＝０．８
Ω、Ｒ５＝２０Ωである場合には、Ｒ20を０．８Ωから
２０Ωの間に設計することが好ましい。
【００５１】次に、図１の入力側分布定数線路６ａと６
ｂの間に設けた薄膜抵抗１８の効果について説明する。
【００５２】図３に示すＦＥＴ素子において、ＦＥＴチ
ップ１ａの領域Ｍと領域ＮでＶthやｇｍにバラツキがあ
ると、ＦＥＴチップ１ａの領域Ｍと領域Ｎとで、入力さ
れる電力に違いが生じる。例えば、Ｍ領域への入力が小
さい場合、入力されずに反射された電力の一部が回り込
み電力９９となりＮ領域へ入力される。すなわち、領域
Ｍと領域Ｎとで入力される高周波電力のアンバランスは
さらに大きくなり、最終的に異常発振が引き起こされ
る。
【００５３】一方、図１に示したＦＥＴ素子において、
不要な回り込み電力は薄膜抵抗１９により消費されるの
で、異常発振を抑制できることができる。薄膜抵抗１８
の抵抗値Ｒ18と、異常発振に対する安定性に関して詳細
に検討した。ＦＥＴチップ１ａの入力インピーダンスに
おける抵抗成分をＲ６、電力分配回路８上の点ＰからＦ
ＥＴチップ１ａ側を見たインピーダンスにおける抵抗成
分をＲ７と定義する。検討の結果、Ｒ18がＲ６からＲ７
の間にあるときに有効であることが分かった。具体的に
は、Ｒ４＝０．５Ω、Ｒ５＝１５Ωである場合には、Ｒ
19を０．５Ωから１５Ωの間に設計することが好まし
い。
【００５４】なお、本実施の形態では、１８および２０
に薄膜抵抗を使用したが、これらは抵抗素子であっても
構わない。また、本実施の形態では、ＦＥＴチップ１ａ
のＭ領域とＮ領域について議論したが、Ｍ領域とＮ領域
は別のＦＥＴチップと考えても良い。また、ＦＥＴチッ
プ１ａ、１ｂにＧａＡｓＦＥＴを用いて説明したが、ト
ランジスタであれば材料は問わない。
【００５５】以上の結果から、表１に、入力側誘電体基
板２または出力側誘電体基板３の表面に形成された薄膜
抵抗１８または２０の有無と異常発振に対する安定性に
ついてまとめた。
【００５６】 （表１） 薄膜抵抗１８ 薄膜抵抗２０ 異常発振に対する安定性 有 有 ○ 有 無 △ 無 有 △ 無 無 ×
【００５７】（実施の形態２）図４は、本発明の実施の
形態２による、内部整合回路を有するＧａＡｓパワーＦ
ＥＴ素子の概略図である。図４（ａ）はＦＥＴ素子内部
の平面図、図４（ｂ）は、図４（ａ）の線分Ｂ−Ｂ’に
沿った断面図である。
【００５８】実施の形態２と実施の形態１との違いは、
電力分配回路８上の端子３１ａと３１ｂの間に薄膜抵抗
３３が形成されており、さらに電力合成回路９上の端子
３２ａと３２ｂの間に薄膜抵抗３４が形成されている点
にある。
【００５９】今、ＦＥＴチップ１ａと１ｂで、Ｖthやｇ
ｍにバラツキがある場合を考える。例えば、ＦＥＴチッ
プ１ａから出力される高周波電力が、ＦＥＴチップ１ｂ
から出力される高周波電力より大きい場合、電力合成回
路９の入力端９ａと９ｂに伝達される電力に差異が生じ
る。薄膜抵抗３４が形成されていない場合には、９ａか
ら９ｂに向けて回り込み電力１０１が生じ、異常発振の
原因になっていた。実測によれば、ＦＥＴチップ１ａと
１ｂで、しきい値電圧に０．３Ｖの違いがあるとき最大
出力付近で異常発振を生じた。
【００６０】しかし、薄膜抵抗３４を設けることによ
り、電力合成回路９上の端子３２ａと３２ｂに伝送され
る電力に差異が生じた場合にも異常発振が抑制された。
これらの端子３２ａと３２ｂの間に生じた電位差により
薄膜抵抗１９に電流が流れることで、アンバランスな電
力が消費されるからである。実測によれば、ＦＥＴチッ
プ１ａと１ｂで、しきい値電圧に０．５Ｖの違いがある
ときにも異常発振を抑制することができた。
【００６１】次に、入力側について考える。ＦＥＴチッ
プ１ａと１ｂで、Ｖthやｇｍにバラツキがある場合に
は、ＦＥＴチップ１ａと１ｂに入力される電力に違いが
生じる。薄膜抵抗３３が形成されていない場合には、電
力分配回路８に回り込み電力が生じ、異常発振の原因に
なっていた。これに対して、薄膜抵抗３３を設けること
により、ここを通過する回り込み電力が消費されるので
異常発振が抑制された。
【００６２】薄膜抵抗３３、３４の抵抗値Ｒ33、Ｒ
34と、異常発振に対する安定性について検討した。その
結果、端子８ａ（または８ｂ）からＦＥＴチップ１ａ
（または１ｂ）側を見たインピーダンスの抵抗成分と等
しくなるようにＲ33の値を設定することで最も大きな効
果が得られた。また、端子９ａ（または９ｂ）からＦＥ
Ｔチップ１ａ（または１ｂ）側を見たインピーダンスの
抵抗成分と等しくなるようにＲ34を設定することで最も
大きな効果が得られた。
【００６３】以上をまとめると、電力分配回路８の出力
端子８ａと８ｂの間、および電力分配回路９の入力端子
９ａと９ｂの間に抵抗を挿入することにより、ＦＥＴチ
ップ１ａと１ｂ間のバラツキに起因する異常発振を抑制
することができた。
【００６４】（実施の形態３）図５は、本発明の実施の
形態３による、内部整合回路を有するＧａＡｓパワーＦ
ＥＴ素子内部の平面図である。実施の形態３と実施の形
態１との違いは、入力側分布定数線路６ｂと６ｃの間に
薄膜抵抗４３が形成されており、さらに出力側分布定数
線路７ｂと７ｃの間に薄膜抵抗４４が形成されている点
にある。
【００６５】次に、実施の形態３と実施の形態２との機
能面での違いについて説明する。実施の形態２では、電
力分配回路８（または電力合成回路９）に設けた薄膜抵
抗３３（または３４）を用いて、ＦＥＴチップ１ａと１
ｂのばらつきに起因する電力のアンバランスを解消し
た。しかしながら、薄膜抵抗３３および３４が集中定数
として与えられており、電力のアンバランスを解消でき
るポイントがこれらのみに限られていたので、発振抑制
効果についても十分といえない点があった。
【００６６】実施の形態３では、この電力のアンバラン
スを解消するために、薄膜抵抗４３および４４を設けて
いる。入力側分布定数線路６および出力側分布定数線路
７は、使用周波に対してλ／４（λは波長）の長さを有
している。入力側分布定数線路６ｂと６ｃの間に薄膜抵
抗４３を分布定数的に配設することにより、電力のアン
バランスをより効果的に吸収することが可能になった。
また、出力側分布定数線路７についても同様の結果が得
られた。薄膜抵抗４３および４４の抵抗値を検討した結
果、両者とも５Ωから２０Ωの間に設定することで十分
な効果が得られた。
【００６７】次に、入力側誘電体基板２について詳述す
る。入力側誘電体基板２の大きさは４ｍｍ×１１ｍｍ、
その厚さは０．２５ｍｍである。入力側分布定数線路６
ａ〜６ｄの大きさは３ｍｍ（長さ）×２ｍｍ（幅）、そ
の特性インピーダンスは３Ωである。
【００６８】薄膜抵抗１８は、シート抵抗７５Ω／□の
窒化タンタルを主成分とする材料で形成されており、そ
の大きさは３ｍｍ×０．２ｍｍ、その抵抗値は５Ωであ
る。ＦＥＴチップ１ａと、２本の入力側分布定数線路６
ａと６ｂをボンディングワイヤーで接続する都合上、薄
膜抵抗１８の幅は０．２ｍｍより広く設定できない。
【００６９】薄膜抵抗４３は、シート抵抗２０Ω／□の
材料で形成されており、その大きさは３ｍｍ×１．５ｍ
ｍ、その抵抗値は１０Ωである。薄膜抵抗４３の幅を
１．５ｍｍに設定したのは、ＦＥＴチップ１ａ、１ｂの
放熱性を考慮してのことである。また、放熱のために、
ＦＥＴチップ１ａと１ｂの間隔は１．５ｍｍ程度離すこ
とが好ましい。
【００７０】以上をまとめると、入力側分布定数線路６
ｂと６ｃの間に薄膜抵抗４３を分布定数的に配設するこ
とにより、電力のアンバランスをより効果的に吸収する
ことが可能になった。また、出力側分布定数線路７につ
いても同様の結果が得られた。実施の形態２と比較し
て、異常発振の抑制効果をより向上させることができ
た。この理由として、アンバランスな電力を解消するた
めの薄膜抵抗が、実施の形態２では電力分配（合成）回
路に集中定数として設けられているのに対し、本実施の
形態では分布定数として設けられているからである。な
お、本実施の形態では、４３および４４に薄膜抵抗を使
用したが、これらは抵抗素子であっても構わない。
【００７１】（実施の形態４）実施の形態４について述
べる前に、実施の形態３の問題点を明らかにする。入力
側誘電体基板２の作製について言及すれば、薄膜抵抗１
８と４３のシート抵抗が異なることから、これらの作製
を別々の工程で行う必要があり製造コストが高くなる。
【００７２】次に、薄膜抵抗１８と４３のシート抵抗を
同じにできないことの理由を具体的に説明する。薄膜抵
抗１８のシート抵抗を薄膜抵抗４３にあわせて２０Ω／
□に設定すると、５Ωの抵抗値を得るためには、薄膜抵
抗１８の幅を０．７５ｍｍにする必要があり、ボンディ
ングワイヤーの形状が不適当になる。逆に、薄膜抵抗４
３のシート抵抗を薄膜抵抗１８にあわせて７５Ω／□に
設定すると、１０Ωの抵抗値を得るためには、薄膜抵抗
４３の幅を０．４ｍｍにする必要があり、ＦＥＴチップ
１ａと１ｂの間隔が狭くなり放熱に悪影響を与える。
【００７３】図６は、本発明の実施の形態４による、内
部整合回路を有するＧａＡｓパワーＦＥＴ素子内部の平
面図である。実施の形態４と実施の形態３との違いは、
入力側分布定数線路６ｂと６ｃの間に、薄膜抵抗４３
ａ、導体線路４５、薄膜抵抗４３ｂが順次形成されてお
り、さらに、出力側分布定数線路７ｂと７ｃの間に、薄
膜抵抗４４ａ、導体線路４６、薄膜抵抗４４ｂが順次形
成されている点にある。
【００７４】導体線路４５は、入力側分布定数線路６と
同じ材料で形成されており、その幅は１．１ｍｍであ
る。薄膜抵抗４３ａと４３ｂは、シート抵抗７５Ω／□
の材料で形成されており、その幅はそれぞれ０．２ｍ
ｍ、その抵抗値はそれぞれ５Ωである。薄膜抵抗１８も
またシート抵抗７５Ω／□の材料で形成されており、そ
の幅は０．２ｍｍ、その抵抗値は５Ωである。
【００７５】このように導体線路４５を設けることで、
薄膜抵抗１８と４３ａ、４３ｂのシート抵抗を同一にし
ながら、入力側分布定数線路６ｂと６ｃの間隔と抵抗値
を、それぞれ１．５ｍｍと１０Ωに設定することが可能
になった。出力側についても同様に、導体線路４６を設
けることで、薄膜抵抗２０と４４ａ、４４ｂのシート抵
抗を同一にしながら、出力側分布定数線路６ｂと６ｃの
間隔と抵抗値を、最適に設計することが可能になった。
【００７６】なお、本実施の形態では、入力側分布定数
線路６ｂと６ｃの間に、薄膜抵抗と導体線路と薄膜抵抗
が順次挿入されているが、薄膜抵抗と導体線路のみが順
次挿入されている構成でも構わない。
【００７７】（実施の形態５）図７は、本発明の実施の
形態５による、内部整合回路を有するＧａＡｓパワーＦ
ＥＴ素子の平面図である。簡略のために、入力側誘電体
基板２の部分についてのみ説明を加える。実施の形態５
と実施の形態４との違いは、導体線路４５、４６を設け
ないで、ボンディングワイヤー４７、４８を用いて、そ
れぞれ、薄膜抵抗４３ａと４３ｂ、薄膜抵抗４４ａと４
４ｂを接続している点にある。実施の形態４と比較する
と、ボンディングワイヤーの持つインダクタンスの影響
により異常発振の抑制効果はやや低くなる。
【００７８】しかしながら一方で、導体線路４５、４６
を誘電体基板２、３上に形成する必要がないので、誘電
体基板２、３を小型化することができ、低コスト化でき
る。また、ＦＥＴチップ１ａと１ｂの間隔を変化させた
場合でも、ボンディングワイヤーの長さを調整すること
により、同一の誘電体基板２、３を使用することが可能
であり、設計および実装の柔軟性を増すことができる。
【００７９】（実施の形態６）図８は、本発明の実施の
形態６による、内部整合回路を有するＧａＡｓパワーＦ
ＥＴ素子の平面図である。簡略のために、入力側誘電体
基板２の部分についてのみ説明を加える。実施の形態６
と実施の形態４との違いは、導体線路４９、５０の形状
がＴ字型となっている点にある。
【００８０】実施の形態１で図２を用いて説明したよう
に、入力側分布定数線路６ｂにおいて各ポイントからＦ
ＥＴチップ１ａを見たインピーダンスは、点Ｒで最も低
く矢印に沿って点Ｓに近くなると高くなる。このため、
入力側分布定数線路６ｂと６ｃの間の抵抗分布を、ｔ−
ｔ’の間で低くし、ｕ−ｕ’の間で高くなるように設計
することで、アンバランスな電力を薄膜抵抗４３ａ、４
３ｂで解消しやすくなる。導体線路４９、５０の形状を
Ｔ字型とし、ＦＥＴチップ１ａ、１ｂ側でその幅を広く
し、電力分配回路８側で細くすることにより、ｔ−ｔ’
間の抵抗が低くなり、ｕ−ｕ’間の抵抗が高くなる。こ
の結果、異常発振の抑制効果がいっそう高まる。
【００８１】（実施の形態７）図９は、本発明の実施の
形態７による、内部整合回路を有するＧａＡｓパワーＦ
ＥＴ素子の平面図である。簡略のために、入力側誘電体
基板２の部分についてのみ説明を加える。実施の形態７
と実施の形態４との違いは、入力側分布定数線路７７
ａ、７７ｂ、７７ｃ、７７ｄが台形状に形成されている
点にある。
【００８２】入力側分布定数線路７７ｂにおいて、点Ｒ
から点Ｓに向かうにしたがって、線路７７ｂの特性イン
ピーダンスが徐々に高くなる。ＦＥＴチップ１ａの入力
インピーダンスをＺ１、点ＰからＦＥＴチップ１ａ側を
見たインピーダンスをＺ２とする。Ｚ１＝０．５Ω、Ｚ
２＝２５Ωで与えられるとき、入力側分布定数線路７７
によるインピーダンス変換を図示すると、図１０の実線
矢印のようになる。一方で、入力側分布定数線路が長方
形の場合、インピーダンス変換は点線矢印のようにな
る。本実施の形態による実線矢印で与えられるインピー
ダンス変換は点線矢印と比較して、スミスチャート上で
Ｑ値の低い領域に収まっている。すなわち、入力側分布
定数線路７７ａ、７７ｂ、７７ｃ、７７ｄを台形状にす
ることで、より広い帯域を実現することができる。
【００８３】次に、入力側分布定数線路７７ａ、７７
ｂ、７７ｃ、７７ｄ上の高周波の伝搬経路を考える。例
えば、入力側分布定数線路７７ｂを伝搬する高周波につ
いて考えると、薄膜抵抗１８側を通過する高周波と、薄
膜抵抗４３ａ側を通過する高周波との伝送差を小さくす
ることができる。すなわち、入力側分布定数線路７７ｂ
を台形状にすることで高周波の位相差による悪影響を少
なくすることができる。
【００８４】さらに、入力側分布定数線路７７ｂと７７
ｃの間の抵抗分布をｔ−ｔ’の間で低く、ｕ−ｕ’の間
で高くなるように連続的に切り換えることができるの
で、異常発振の抑制効果がいっそう高まる。
【００８５】以上をまとめると、入力側分布定数線路７
７ａ、７７ｂ、７７ｃ、７７ｄを台形状に形成すること
により、広い帯域を実現することができ、高周波の
位相差による悪影響を少なくすることができ、異常発
振の抑制効果をいっそう高めることができる。
【００８６】（実施の形態８）通常、入力側と出力側の
分布定数線路は、求められるインピーダンス変換の違い
から特性インピーダンスが異なる。実施の形態１のＦＥ
Ｔ素子では、入力側分布定数線路６ａ〜６ｄの特性イン
ピーダンスが３Ωであるのに対し、出力側分布定数線路
７ａ〜７ｃの特性インピーダンスは５Ωに設計されてい
る。また、同じＦＥＴチップを用いた場合でも、ＦＥＴ
素子に求められる出力電力等の仕様に応じて分布定数線
路の特性インピーダンスは異なってくる。
【００８７】従来のＦＥＴ素子では、分布定数線路の太
さを調整することにより、その特性インピーダンスを制
御していた。このため、入力側と出力側とで分布定数線
路の太さを含むパターンの形状が異なっていた。また、
求められる仕様に応じてパターンの形状を変更していた
ため、パターン形成用のマスクを数多く必要としてい
た。また、微妙な特性インピーダンスの変更に際して
も、マスク作製から製造工程を始める必要があり、設計
に多くの時間を要していた。
【００８８】本発明の実施の形態８は、上記の問題点を
解決するものである。
【００８９】図１１は、本発明の実施の形態８による、
内部整合回路を有するＧａＡｓパワーＦＥＴ素子の概略
図である。図１１（ａ）はＦＥＴ素子内部の平面図、図
１１（ｂ）は、図１１（ａ）の線分Ｃ−Ｃ’に沿った断
面図である。
【００９０】実施の形態８と実施の形態４との違いは、
入力側誘電体基板２と出力側誘電体基板３とで厚さが異
なっており、かつ両者の表面に形成されたパターンが同
じ点にある。入力側誘電体基板２の厚さは０．２５ｍ
ｍ、出力側誘電体基板３の厚さは０．４ｍｍである。入
力側分布定数線路６と出力側分布定数線路７の幅は両者
ともに２ｍｍであるが、基板厚さの違いから両者の特性
インピーダンスは、それぞれ３Ωと５Ωである。
【００９１】誘電体基板の厚さを入力側と出力側とで変
えることにより、同じマスクパターンで異なる特性イン
ピーダンスを有する分布定数線路を作製することが可能
になった。また、微妙な特性インピーダンスの変更に対
しては、あらかじめパターンを形成しておき、その後に
厚さを微妙に変化することで対応できることから、設計
時間の大幅な短縮が可能になった。さらには、同じパタ
ーンの分布定数線路で種々の特性インピーダンスを実現
できるので、生産設備の設定を変更することなく、要望
される特性に応じた多品種の生産に対応することができ
るようになった。
【００９２】
【発明の効果】以上説明したように、本発明によれば、
内部整合回路を有する高周波ＧａＡｓパワーＦＥＴ素子
において、少なくとも以下の効果が得られる。
【００９３】（１）入力側（出力側）分布定数線路に生
じるアンバランスな電力を薄膜抵抗により解消できるの
で、異常発振を抑制でき、ＦＥＴ素子の信頼性が向上す
る。
【００９４】（２）電力分配（合成）回路に生じるアン
バランスな電力を薄膜抵抗により解消できるので、異常
発振を抑制でき、ＦＥＴ素子の信頼性が向上する。
【００９５】（３）同じパターンの分布定数線路で種々
の特性インピーダンスを実現できるので、生産設備の設
定を変更することなく、要望される特性に応じた多品種
の生産に対応することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による、内部整合回路
を有するＧａＡｓパワーＦＥＴ素子内部の平面図
（ａ）、および線分Ａ−Ａ’に沿った断面図（ｂ）
【図２】 本発明の実施の形態１における分布定数線路
によるインピーダンス整合を示すスミスチャート
【図３】 本発明の実施の形態１の利点である不要な電
力の回り込みを解消できる理由を説明するための比較図
【図４】 本発明の実施の形態２による、内部整合回路
を有するＧａＡｓパワーＦＥＴ素子内部の平面図
（ａ）、および線分Ｂ−Ｂ’に沿った断面図（ｂ）
【図５】 本発明の実施の形態３による、内部整合回路
を有するＧａＡｓパワーＦＥＴ素子の平面図
【図６】 本発明の実施の形態４による、内部整合回路
を有するＧａＡｓパワーＦＥＴ素子の平面図
【図７】 本発明の実施の形態５による、内部整合回路
を有するＧａＡｓパワーＦＥＴ素子の平面図
【図８】 本発明の実施の形態６による、内部整合回路
を有するＧａＡｓパワーＦＥＴ素子の平面図
【図９】 本発明の実施の形態７による、内部整合回路
を有するＧａＡｓパワーＦＥＴ素子の平面図
【図１０】 本発明の実施の形態７における分布定数線
路によるインピーダンス整合を示すスミスチャート
【図１１】 本発明の実施の形態８による、内部整合回
路を有するＧａＡｓパワーＦＥＴ素子内部の平面図
（ａ）、および線分Ｃ−Ｃ’に沿った断面図（ｂ）
【図１２】 従来の内部整合回路を有するＧａＡｓパワ
ーＦＥＴ素子内部の平面図（ａ）、および線分Ｅ−Ｅ’
に沿った断面図（ｂ）
【符号の説明】
１ａ、１ｂ ＦＥＴチップ ２ 入力側誘電体基板 ３ 出力側誘電体基板 ４ 電力分配基板 ５ 電力合成基板 ６ａ、６ｂ、６ｃ、６ｄ、７７ａ、７７ｂ、７７ｃ、７
７ｄ 入力側分布定数線路 ７ａ、７ｂ、７ｃ、７ｄ 出力側分布定数線路 ８ 電力分配回路 ９ 電力合成回路 １０ 入力端子 １２ 出力端子 １３ 底面部 １６ フレーム １７ パッケージ １８、２０、３３、３４、４３、４３ａ、４３ｂ、４
４、４４ａ、４４ｂ薄膜抵抗 １９ ボンディングワイヤー ４５、４６、４９、５０ 導体線路 ４７、４８ ボンディングワイヤー
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J067 AA01 AA04 AA41 CA54 FA20 HA09 HA24 HA25 KA00 KA29 KA66 KA68 KS01 KS11 LS01 QA04 QS02 SA14 TA05 5J069 AA01 AA04 AA41 CA54 FA16 HA09 HA24 HA25 KA29 KA66 KA68 KC03 KC06 KC07 QA04 SA14 TA05

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 増幅素子と、 前記増幅素子の入力側もしくは出力側に設けられた誘電
    体基板と、 前記誘電体基板の表面に形成され、前記増幅素子と電気
    的に接続されている複数の伝送線路と、 前記誘電体基板の表面に形成され、前記複数の伝送線路
    の間に電気的に接続されている抵抗とを備えたことを特
    徴とする高周波半導体装置。
  2. 【請求項２】 前記伝送線路は動作周波数に対してほぼ
    λ／４の電気長を有し、前記抵抗は高周波電力の進行方
    向に前記伝送線路と同じ長さを有することを特徴とする
    請求項１記載の高周波半導体装置。
  3. 【請求項３】 第１および第２の増幅素子と、 前記第１および第２の増幅素子の入力側もしくは出力側
    に設けられた誘電体基板と、 前記誘電体基板の表面に形成され、前記第１の増幅素子
    と電気的に接続されている第１の伝送線路と、 前記誘電体基板の表面に形成され、前記第２の増幅素子
    と電気的に接続されている第２の伝送線路と、 前記誘電体基板の表面に形成され、前記第１および第２
    の伝送線路の間に電気的に接続されている抵抗とを備え
    たことを特徴とする高周波半導体装置。
  4. 【請求項４】 前記第１および第２の伝送線路は動作周
    波数に対してほぼλ／４の電気長を有し、前記抵抗は高
    周波電力の進行方向に前記第１および第２の伝送線路と
    同じ長さを有することを特徴とする請求項３記載の高周
    波半導体装置。
  5. 【請求項５】 第１および第２の増幅素子と、 前記第１および第２の増幅素子の入力側もしくは出力側
    に設けられた誘電体基板と、 前記誘電体基板の表面に形成され、前記第１の増幅素子
    と電気的に接続されている第１の伝送線路と、 前記誘電体基板の表面に形成され、前記第２の増幅素子
    と電気的に接続されている第２の伝送線路と、 前記誘電体基板の表面に形成され、前記第１および第２
    の伝送線路の間に電気的に接続されている抵抗および第
    ３の伝送線路とを備えたことを特徴とする高周波半導体
    装置。
  6. 【請求項６】 前記第１から第３の伝送線路は動作周波
    数に対してほぼλ／４の電気長を有し、前記抵抗は高周
    波電力の進行方向に前記第１から第３の伝送線路と同じ
    長さを有することを特徴とする請求項５記載の高周波半
    導体装置。
  7. 【請求項７】 前記第１および第２の伝送線路の間に、
    第１の抵抗と前記第３の伝送線路と第２の抵抗とが順次
    接続されていることを特徴とする請求項５記載の高周波
    半導体装置。
  8. 【請求項８】 前記第３の伝送線路の幅を、前記第１お
    よび第２の増幅素子側で広く、他側で狭くしたことを特
    徴とする請求項５に記載の高周波半導体装置。
  9. 【請求項９】 第１および第２の増幅素子と、 前記第１および第２の増幅素子の入力側もしくは出力側
    に設けられた誘電体基板と、 前記誘電体基板の表面に形成され、前記第１の増幅素子
    と電気的に接続されている第１および第２の伝送線路
    と、 前記誘電体基板の表面に形成され、前記第２の増幅素子
    と電気的に接続されている第３および第４の伝送線路
    と、 前記第１および第２の伝送線路の間に接続された第１の
    抵抗と、 前記第２および第３の伝送線路の間に接続された第２の
    抵抗と、 前記第３および第４の伝送線路の間に接続された第３の
    抵抗とを備えたことを特徴とする高周波半導体装置。
  10. 【請求項１０】 第１および第２の増幅素子と、 前記第１および第２の増幅素子の入力側もしくは出力側
    に設けられた誘電体基板と、 前記誘電体基板の表面に形成され、前記第１の増幅素子
    と電気的に接続されている第１および第２の伝送線路
    と、 前記誘電体基板の表面に形成され、前記第２の増幅素子
    と電気的に接続されている第３および第４の伝送線路
    と、 前記第１および第２の伝送線路の間に接続された第１の
    抵抗と、 前記第２および第３の伝送線路の間に接続された第２の
    抵抗および第５の伝送線路と、 前記第３および第４の伝送線路の間に接続された第３の
    抵抗とを備えたことを特徴とする高周波半導体装置。
  11. 【請求項１１】 第１および第２の増幅素子と、 前記第１および第２の増幅素子の入力側もしくは出力側
    に設けられた誘電体基板と、 前記誘電体基板の表面に形成され、前記第１の増幅素子
    と電気的に接続されている第１および第２の伝送線路
    と、 前記誘電体基板の表面に形成され、前記第２の増幅素子
    と電気的に接続されている第３および第４の伝送線路
    と、 前記第１および第２の伝送線路の間に接続された第１の
    抵抗と、 前記第３および第４の伝送線路の間に接続された第２の
    抵抗と、 前記第２の伝送線路の、前記第３の伝送線路との対向端
    に接続された第３の抵抗と、 前記第３の伝送線路の、前記第２の伝送線路との対向端
    に接続された第４の抵抗と、 前記第３および第４の抵抗を電気的に接続する手段とを
    備えたことを特徴とする高周波半導体装置。
  12. 【請求項１２】 前記伝送線路は動作周波数に対してほ
    ぼλ／４の電気長を有し、前記抵抗は高周波電力の進行
    方向に前記伝送線路と同じ長さを有することを特徴とす
    る請求項９から１１のいずれか一項記載の高周波半導体
    装置。
  13. 【請求項１３】 第１および第２の増幅素子と、 前記第１および第２の増幅素子の出力側もしくは入力側
    に設けられた誘電体基板と、 前記誘電体基板の表面に形成され、前記第１の増幅素子
    と電気的に接続されている第１および第２の伝送線路
    と、 前記誘電体基板の表面に形成され、前記第２の増幅素子
    と電気的に接続されている第３および第４の伝送線路
    と、 前記第１および第２の伝送線路の間に接続された第１の
    抵抗と、 前記第３および第４の伝送線路の間に接続された第２の
    抵抗と、 前記第１および第２の伝送線路の、前記第１の増幅素子
    が接続された側とは反対側と電気的に接続された電力合
    成回路上の第１の入力端子もしくは出力端子と、 前記第３および第４の伝送線路の、前記第２の増幅素子
    が接続された側とは反対側と電気的に接続された前記電
    力合成回路上の第２の入力端子もしくは出力端子と、 前記第１および第２の入力端子もしくは出力端子の間に
    接続された第３の抵抗とを備えたことを特徴とする高周
    波半導体装置。
  14. 【請求項１４】 第１および第２の増幅素子と、 前記第１および第２の増幅素子の出力側もしくは入力側
    に設けられた誘電体基板と、 前記誘電体基板の表面に形成され、前記第１の増幅素子
    と電気的に接続されている第１および第２の伝送線路
    と、 前記誘電体基板の表面に形成され、前記第２の増幅素子
    と電気的に接続されている第３および第４の伝送線路
    と、 前記第１および第２の伝送線路の間に接続された第１の
    抵抗と、 前記第２および第３の伝送線路の間に接続された第２の
    抵抗および第５の伝送線路と、 前記第３および第４の伝送線路の間に接続された第２の
    抵抗と、 前記第１および第２の伝送線路の、前記第１の増幅素子
    が接続された側とは反対側と電気的に接続された電力合
    成回路上の第１の入力端子もしくは出力端子と、 前記第３および第４の伝送線路の、前記第２の増幅素子
    が接続された側とは反対側と電気的に接続された前記電
    力合成回路上の第２の入力端子もしくは出力端子とを備
    えたことを特徴とする高周波半導体装置。
  15. 【請求項１５】 前記伝送線路の幅を、前記増幅素子側
    で広く、他側で狭くしたことを特徴とする請求項１、３
    または５記載の高周波半導体装置。
  16. 【請求項１６】 増幅素子と、 前記増幅素子の入力側に設けられた入力側誘電体基板
    と、 前記増幅素子の出力側に設けられた出力側誘電体基板
    と、 前記入力側誘電体基板の表面に形成され、前記増幅素子
    と電気的に接続されている入力側伝送線路と、 前記出力側誘電体基板の表面に形成され、前記増幅素子
    と電気的に接続されている出力側伝送線路とを備え、 前記入力側誘電体基板と前記出力側誘電体基板の厚さが
    異なることを特徴とする高周波半導体装置。
  17. 【請求項１７】 前記入力側伝送線路もしくは前記出力
    側伝送線路のいずれかは複数あり、該複数の伝送線路の
    間に接続された抵抗を備えたことを特徴とする請求項１
    ６に記載の高周波半導体装置。
  18. 【請求項１８】 前記入力側伝送線路と前記出力側伝送
    線路の幅が等しいことを特徴とする請求項１６記載の高
    周波半導体装置。
JP2001141304A 2001-05-11 2001-05-11 高周波半導体装置 Expired - Fee Related JP3735270B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001141304A JP3735270B2 (ja) 2001-05-11 2001-05-11 高周波半導体装置
US10/142,599 US6741144B2 (en) 2001-05-11 2002-05-10 High-frequency semiconductor device
US10/805,072 US7030715B2 (en) 2001-05-11 2004-03-19 High-frequency semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001141304A JP3735270B2 (ja) 2001-05-11 2001-05-11 高周波半導体装置

Publications (2)

Publication Number Publication Date
JP2002335136A true JP2002335136A (ja) 2002-11-22
JP3735270B2 JP3735270B2 (ja) 2006-01-18

Family

ID=18987786

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001141304A Expired - Fee Related JP3735270B2 (ja) 2001-05-11 2001-05-11 高周波半導体装置

Country Status (2)

Country Link
US (2) US6741144B2 (ja)
JP (1) JP3735270B2 (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190712A (ja) * 2004-12-28 2006-07-20 Toshiba Corp 半導体装置
JP2008160449A (ja) * 2006-12-22 2008-07-10 Toshiba Corp 高周波電力増幅器
JP2010135722A (ja) * 2008-11-05 2010-06-17 Toshiba Corp 半導体装置
JP2010153925A (ja) * 2010-04-02 2010-07-08 Toshiba Corp 半導体装置
JP2010226487A (ja) * 2009-03-24 2010-10-07 Mitsubishi Electric Corp マイクロ波半導体装置
JP2010272918A (ja) * 2009-05-19 2010-12-02 Nippon Telegr & Teleph Corp <Ntt> 差動分布回路ｉｃパッケージ
JP2011254439A (ja) * 2010-06-04 2011-12-15 Toshiba Corp 高周波回路
JP2012500583A (ja) * 2008-08-19 2012-01-05 クリー インコーポレイテッド 異なるターンオンパワーレベルを有するトランジスタ増幅器の並列な組を有する集積回路
JP2012039160A (ja) * 2011-11-21 2012-02-23 Toshiba Corp 半導体装置
JP2012156362A (ja) * 2011-01-27 2012-08-16 Fujitsu Ltd 伝送線路、集積回路搭載装置および通信機モジュール
JP2014045337A (ja) * 2012-08-27 2014-03-13 Toshiba Corp 電力増幅装置及び送信機
JP2014512135A (ja) * 2011-04-07 2014-05-19 ダイアモンド・マイクロウェイブ・デバイセズ・リミテッド ワイドバンドギャップパワートランジスタ用の改良されたマッチング技術
US9071199B2 (en) 2013-03-13 2015-06-30 Mitsubishi Electric Corporation High frequency power amplifier
JP2015195274A (ja) * 2014-03-31 2015-11-05 株式会社東芝 高周波半導体装置
JP2016225636A (ja) * 2016-07-25 2016-12-28 富士通株式会社 集積回路搭載装置および通信機モジュール
JP2017054892A (ja) * 2015-09-08 2017-03-16 株式会社東芝 高周波半導体装置
JP6274358B1 (ja) * 2016-12-29 2018-02-07 三菱電機株式会社 半導体装置
WO2021200963A1 (ja) * 2020-03-30 2021-10-07 住友電工デバイス・イノベーション株式会社 増幅装置、及び整合回路基板

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228989A (ja) * 2003-01-23 2004-08-12 Renesas Technology Corp 半導体装置
US7292121B1 (en) * 2005-12-01 2007-11-06 Nortel Networks Limited RF combining device and method
JP4982596B2 (ja) * 2009-09-08 2012-07-25 株式会社東芝 モジュールの接続構造
GB201323159D0 (en) * 2013-12-31 2014-02-12 Diamond Microwave Devices Ltd Improved matching techniques for wide-bandgap power transistors
JP6488720B2 (ja) * 2015-01-23 2019-03-27 三菱電機株式会社 半導体装置
JP6451605B2 (ja) * 2015-11-18 2019-01-16 株式会社村田製作所 高周波モジュール及び通信装置
US10615510B1 (en) 2018-09-24 2020-04-07 Nxp Usa, Inc. Feed structure, electrical component including the feed structure, and module

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57138421U (ja) * 1981-02-25 1982-08-30
JPS62292007A (ja) * 1986-06-11 1987-12-18 Nec Corp 高周波増幅器
JPH066151A (ja) * 1992-06-17 1994-01-14 Fujitsu Ltd 高周波半導体装置
JPH07263634A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 伝送線路及び半導体装置
JPH07283668A (ja) * 1994-04-04 1995-10-27 Mitsubishi Electric Corp 高周波増幅器
JPH07307626A (ja) * 1994-05-12 1995-11-21 Mitsubishi Electric Corp マイクロ波高出力増幅器
JPH09139639A (ja) * 1995-11-13 1997-05-27 Mitsubishi Electric Corp 高周波半導体増幅器
JPH10163772A (ja) * 1996-10-04 1998-06-19 Sanyo Electric Co Ltd 電力増幅器およびチップキャリヤ
JPH11355015A (ja) * 1998-06-05 1999-12-24 Mitsubishi Electric Corp 電力分配回路、電力合成回路及び増幅器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3593174A (en) * 1969-06-05 1971-07-13 Westinghouse Electric Corp Solid state amplifier for microwave frequency signals
JPS57138421A (en) 1981-02-17 1982-08-26 Daikiyoo Bebasuto Kk Removable construction of sun roof
JPS60229502A (ja) * 1984-04-27 1985-11-14 Mitsubishi Electric Corp 電力分配回路
US4835496A (en) * 1986-05-28 1989-05-30 Hughes Aircraft Company Power divider/combiner circuit
US4721929A (en) * 1986-10-17 1988-01-26 Ball Corporation Multi-stage power divider
US5010588A (en) * 1988-03-10 1991-04-23 Bell Communications Research, Inc. Ultrawide-bandwidth low-noise optical receiver
US4875024A (en) * 1988-12-05 1989-10-17 Ford Aerospace Corporation Low loss power splitter
JP2665251B2 (ja) * 1989-02-15 1997-10-22 富士通株式会社 マイクロ波増幅器
JP2579371B2 (ja) * 1989-10-20 1997-02-05 富士通株式会社 高周波信号用の電力分配／合成器
US5616539A (en) * 1993-05-28 1997-04-01 Superconductor Technologies, Inc. High temperature superconductor lumped element band-reject filters
JPH06349676A (ja) 1993-06-04 1994-12-22 Nec Yamagata Ltd マイクロチップコンデンサ
JP2752883B2 (ja) * 1993-06-11 1998-05-18 日本電気株式会社 高周波増幅器
US6005442A (en) * 1996-03-26 1999-12-21 Matsushita Electric Industrial Co., Ltd. Divider/combiner
US5917385A (en) * 1996-06-05 1999-06-29 Trw Inc. Attenuator control circuit having a plurality of branches
US6529081B1 (en) * 2000-06-08 2003-03-04 Zeta, Division Of Sierra Tech Inc. Method of operating a solid state power amplifying device
US6498535B1 (en) * 2000-06-28 2002-12-24 Trw Inc. High dynamic range low noise amplifier

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57138421U (ja) * 1981-02-25 1982-08-30
JPS62292007A (ja) * 1986-06-11 1987-12-18 Nec Corp 高周波増幅器
JPH066151A (ja) * 1992-06-17 1994-01-14 Fujitsu Ltd 高周波半導体装置
JPH07263634A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 伝送線路及び半導体装置
JPH07283668A (ja) * 1994-04-04 1995-10-27 Mitsubishi Electric Corp 高周波増幅器
JPH07307626A (ja) * 1994-05-12 1995-11-21 Mitsubishi Electric Corp マイクロ波高出力増幅器
JPH09139639A (ja) * 1995-11-13 1997-05-27 Mitsubishi Electric Corp 高周波半導体増幅器
JPH10163772A (ja) * 1996-10-04 1998-06-19 Sanyo Electric Co Ltd 電力増幅器およびチップキャリヤ
JPH11355015A (ja) * 1998-06-05 1999-12-24 Mitsubishi Electric Corp 電力分配回路、電力合成回路及び増幅器

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4519637B2 (ja) * 2004-12-28 2010-08-04 株式会社東芝 半導体装置
JP2006190712A (ja) * 2004-12-28 2006-07-20 Toshiba Corp 半導体装置
JP2008160449A (ja) * 2006-12-22 2008-07-10 Toshiba Corp 高周波電力増幅器
JP2012500583A (ja) * 2008-08-19 2012-01-05 クリー インコーポレイテッド 異なるターンオンパワーレベルを有するトランジスタ増幅器の並列な組を有する集積回路
JP2010135722A (ja) * 2008-11-05 2010-06-17 Toshiba Corp 半導体装置
JP2010226487A (ja) * 2009-03-24 2010-10-07 Mitsubishi Electric Corp マイクロ波半導体装置
JP2010272918A (ja) * 2009-05-19 2010-12-02 Nippon Telegr & Teleph Corp <Ntt> 差動分布回路ｉｃパッケージ
JP2010153925A (ja) * 2010-04-02 2010-07-08 Toshiba Corp 半導体装置
US8542077B2 (en) 2010-06-04 2013-09-24 Kabushiki Kaisha Toshiba High-frequency circuit
JP2011254439A (ja) * 2010-06-04 2011-12-15 Toshiba Corp 高周波回路
US9007152B2 (en) 2011-01-27 2015-04-14 Fujitsu Limited Transmission line, impedance transformer, integrated circuit mounted device, and communication device module
JP2012156362A (ja) * 2011-01-27 2012-08-16 Fujitsu Ltd 伝送線路、集積回路搭載装置および通信機モジュール
JP2014512135A (ja) * 2011-04-07 2014-05-19 ダイアモンド・マイクロウェイブ・デバイセズ・リミテッド ワイドバンドギャップパワートランジスタ用の改良されたマッチング技術
US9799599B2 (en) 2011-04-07 2017-10-24 Diamond Microwave Devices Limited Matching techniques for wide-bandgap power transistors
JP2012039160A (ja) * 2011-11-21 2012-02-23 Toshiba Corp 半導体装置
JP2014045337A (ja) * 2012-08-27 2014-03-13 Toshiba Corp 電力増幅装置及び送信機
US9172340B2 (en) 2012-08-27 2015-10-27 Kabushiki Kaisha Toshiba Power amplifying apparatus for amplifying power and transmitter for transmitting signal by amplifying power
US9071199B2 (en) 2013-03-13 2015-06-30 Mitsubishi Electric Corporation High frequency power amplifier
US9712142B2 (en) 2014-03-31 2017-07-18 Kabushiki Kaisha Toshiba High frequency semiconductor device
JP2015195274A (ja) * 2014-03-31 2015-11-05 株式会社東芝 高周波半導体装置
JP2017054892A (ja) * 2015-09-08 2017-03-16 株式会社東芝 高周波半導体装置
JP2016225636A (ja) * 2016-07-25 2016-12-28 富士通株式会社 集積回路搭載装置および通信機モジュール
JP6274358B1 (ja) * 2016-12-29 2018-02-07 三菱電機株式会社 半導体装置
WO2018123064A1 (ja) * 2016-12-29 2018-07-05 三菱電機株式会社 半導体装置
KR20190082956A (ko) * 2016-12-29 2019-07-10 미쓰비시덴키 가부시키가이샤 반도체 장치
KR102242617B1 (ko) 2016-12-29 2021-04-20 미쓰비시덴키 가부시키가이샤 반도체 장치
US11121099B2 (en) 2016-12-29 2021-09-14 Mitsubishi Electric Corporation Semiconductor device
DE112016007562B4 (de) 2016-12-29 2023-06-29 Mitsubishi Electric Corporation Halbleitervorrichtung
WO2021200963A1 (ja) * 2020-03-30 2021-10-07 住友電工デバイス・イノベーション株式会社 増幅装置、及び整合回路基板

Also Published As

Publication number Publication date
US20020186091A1 (en) 2002-12-12
US20040174231A1 (en) 2004-09-09
US6741144B2 (en) 2004-05-25
JP3735270B2 (ja) 2006-01-18
US7030715B2 (en) 2006-04-18

Similar Documents

Publication Publication Date Title
JP3735270B2 (ja) 高周波半導体装置
US8339204B2 (en) Semiconductor device
JP6074695B2 (ja) 高周波増幅回路
JP3290533B2 (ja) 電力増幅器
JP3504472B2 (ja) 半導体装置
JP5344736B2 (ja) 基材、通信モジュール、および通信装置
US6127894A (en) High frequency shunt feedback amplifier topology
JPH11238851A (ja) 集積回路装置およびそれを用いた通信機
US20240154575A1 (en) High frequency amplifier
US8421537B2 (en) Electronic circuit
US11296662B2 (en) High-frequency power amplifier
JPH11136011A (ja) マイクロストリップバランおよび高周波電力増幅器
JPH0352407A (ja) ハイブリツド増幅器
US7183873B1 (en) Tapered thickness broadband matching transformer
JP2000106501A (ja) 電力分配回路、電力合成回路
WO2002080355A1 (fr) Amplificateur haute frequence
JP3448833B2 (ja) 伝送線路及び半導体装置
JPS584483B2 (ja) 高周波高出力トランジスタ増幅器
WO2022180658A1 (ja) 電力増幅器
JPH11340709A (ja) 回路基板およびそれを用いた電子装置
JP2004349862A (ja) フィルタ装置並びにインピーダンス変換回路、平衡−不平衡分配回路及びプッシュプル増幅回路
JP2002064310A (ja) マイクロ波・ミリ波装置
JPH04322502A (ja) 分布定数型整合回路
JPH06196950A (ja) マイクロ波回路
JP2001237647A (ja) 高周波用電力増幅器

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051018

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051021

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091028

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091028

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101028

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111028

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121028

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131028

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees