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JP2002312043A - ボルテージレギュレータ - Google Patents

ボルテージレギュレータ

Info

Publication number
JP2002312043A
JP2002312043A JP2001111269A JP2001111269A JP2002312043A JP 2002312043 A JP2002312043 A JP 2002312043A JP 2001111269 A JP2001111269 A JP 2001111269A JP 2001111269 A JP2001111269 A JP 2001111269A JP 2002312043 A JP2002312043 A JP 2002312043A
Authority
JP
Japan
Prior art keywords
voltage
output
constant
operational amplifier
circuit unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001111269A
Other languages
English (en)
Inventor
Hideki Agari
英樹 上里
Koji Yoshii
宏治 吉井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
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Priority to PCT/JP2002/003497 priority patent/WO2002084426A2/en
Priority to EP02714539A priority patent/EP1377889B1/en
Priority to CNB028081161A priority patent/CN100351727C/zh
Priority to US10/469,642 priority patent/US7002329B2/en
Priority to DE60227932T priority patent/DE60227932D1/de
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor

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Abstract

(57)【要約】 【課題】 チップ面積を増大させることなく、負荷の状
態に応じて応答性を高速にしたり消費電流を抑制したり
することができるボルテージレギュレータを得る。 【解決手段】 通常動作モード時には、第１演算増幅器
４を動作させて、差動増幅回路部２１、増幅回路部２２
及び出力回路部６の３段の増幅段を備える高速応答性に
優れた構成になるようにし、低消費電流動作モード時に
は、第１演算増幅器４の動作を停止させて第２演算増幅
器５のみを動作させ、差動増幅回路部２７及び出力回路
部６の２段の増幅段を備える低消費電流で動作する構成
になるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ボルテージレギュ
レータに関し、特に高速動作モードと低消費電流動作モ
ードとの切り替え機能を備えたボルテージレギュレータ
に関する。
【０００２】
【従来の技術】従来、ボルテージレギュレータは、リッ
プル除去率（ＰＳＲＲ）や負荷過渡応答性を向上させる
ために消費電流が大きい回路構成を有するものと、高速
応答性を必要としないことから消費電流を抑制した回路
構成を有するものとがあった。携帯電話等のように、通
常の消費電流で動作する動作状態とスリープモード等の
ように低消費電流となる待機状態とを有する機器では、
高速応答性を有するボルテージレギュレータを使用する
と、高速応答性を必要としない待機状態ではボルテージ
レギュレータによる消費電流の無駄が大きかった。
【０００３】そこで、図７で示すように、消費電流は大
きいが高速応答性を有する高速動作用のボルテージレギ
ュレータ１０１と、消費電流を抑制した低速動作用のボ
ルテージレギュレータ１０２とを備え、各ボルテージレ
ギュレータ１０１，１０２を切り替えスイッチ１０３を
介して負荷１１０に接続していた。ボルテージレギュレ
ータ１０１と１０２は、出力トランジスタ１０５と１０
６のサイズが異なるが同じ構成をなしており、ボルテー
ジレギュレータ１０１の出力トランジスタ１０５には、
電流供給能力が大きいトランジスタを使用していた。
【０００４】切り替えスイッチ１０３は、外部の制御装
置１１１からの制御信号に応じて、ボルテージレギュレ
ータ１０１又は１０２を排他的に負荷１１０に接続する
ものである。すなわち、制御装置１１１は、負荷１１０
が通常の消費電流で動作する場合には、ボルテージレギ
ュレータ１０１の出力端に負荷１１０が接続されるよう
に切り替えスイッチ１０３を制御する。
【０００５】また、制御装置１１１は、負荷１１０が低
消費電流で動作する場合には、ボルテージレギュレータ
１０２の出力端に負荷１１０が接続されるように切り替
えスイッチ１０３を制御する。このようにすることによ
り、負荷１１０の消費電流に応じてボルテージレギュレ
ータ１０１と１０２を選択して使用することで、ボルテ
ージレギュレータで消費される電流を抑制することがで
きる。
【０００６】
【発明が解決しようとする課題】しかし、このような構
成では、各ボルテージレギュレータ１０１，１０２及び
切り替えスイッチ１０３を同じ１つの半導体チップ上に
形成する場合、出力トランジスタ１０５，１０６はそれ
ぞれ大きなチップ面積を必要とする。更に、切り替えス
イッチ１０３においても出力トランジスタ１０５，１０
６と同等の電流を流す能力が必要であることから、切り
替えスイッチ１０３を低抵抗にするために大きなチップ
面積を必要とした。これらのことから、各ボルテージレ
ギュレータ１０１，１０２及び切り替えスイッチ１０３
を１つの半導体チップ上に形成する場合、チップ面積が
増大してコストの増大を招いていた。
【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、チップ面積を増大させること
なく、負荷の状態に応じて応答性を高速にしたり消費電
流を抑制したりすることができるボルテージレギュレー
タを得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るボルテー
ジレギュレータは、あらかじめ設定された基準電圧を基
に所定の電圧を生成して出力するボルテージレギュレー
タにおいて、該生成して出力された電圧の検出を行い、
該検出した出力電圧に応じた電圧を生成して出力する検
出回路部と、該検出回路部の出力電圧と基準電圧との電
圧比較を行い該比較結果を示す電圧を出力する、外部か
らの制御信号によって動作制御される第１演算増幅器
と、検出回路部の出力電圧と基準電圧との電圧比較を行
い該比較結果を示す電圧を出力する、該第１演算増幅器
よりも消費電流の小さい第２演算増幅器と、第１演算増
幅器及び第２演算増幅器からの出力電圧に応じた電流を
出力する出力トランジスタを有する出力回路部とを備え
るものである。
【０００９】具体的には、上記第１演算増幅器は、外部
からの所定の制御信号が入力されると、電流消費を停止
して動作を停止するようにした。
【００１０】また、上記第１演算増幅器は、検出回路部
の出力電圧と基準電圧との差動増幅を行って出力する１
対のトランジスタを有する差動増幅回路及び該差動増幅
回路に対して所定のバイアス電流の供給を行う第１定電
流源で構成される差動増幅回路部と、該差動増幅回路部
からの出力電圧を増幅して出力トランジスタの動作制御
を行う増幅用トランジスタ及び該増幅用トランジスタに
電流供給を行う第２定電流源を有し差動増幅回路部の出
力電圧を増幅して出力回路部の出力トランジスタに出力
する増幅回路部と、外部からの制御信号に応じて該増幅
回路部における出力回路部への出力制御を行う出力制御
部と、外部からの制御信号に応じて第１定電流源及び第
２定電流源に対して電流供給動作を停止させる第１及び
第２定電流源制御部とを備えるようにした。
【００１１】この場合、上記第１定電流源及び第２定電
流源は、所定の定電圧を生成して出力する定電圧発生回
路部と、該定電圧発生回路部からの定電圧に応じて一定
の電流供給を行う対応するトランジスタとでそれぞれ構
成され、第１及び第２定電流源制御部は、外部からの制
御信号に応じて定電圧発生回路部からの定電圧の該各ト
ランジスタへの入力制御を行う。
【００１２】また、上記第２演算増幅器は、検出回路部
の出力電圧と基準電圧との差動増幅を行って出力回路部
の出力トランジスタの動作制御を行う１対のトランジス
タを有する差動増幅回路及び該差動増幅回路に対して所
定のバイアス電流の供給を行う第３定電流源からなる差
動増幅回路部で構成される。
【００１３】一方、上記第２演算増幅器は、外部からの
制御信号によって動作制御され、外部から所定の制御信
号が入力されると、電流消費を停止して動作を停止する
ようにしてもよい。
【００１４】また、上記第２演算増幅器は、検出回路部
の出力電圧と基準電圧との差動増幅を行って出力回路部
の出力トランジスタの動作制御を行う１対のトランジス
タを有する差動増幅回路及び該差動増幅回路に対して所
定のバイアス電流の供給を行う第３定電流源で構成され
る差動増幅回路部と、外部からの制御信号に応じて第３
定電流源に対して電流供給動作を停止させる第３定電流
源制御部とを備えるようにした。
【００１５】この場合、上記第３定電流源は、所定の定
電圧を生成して出力する定電圧発生回路部と、該定電圧
発生回路部からの定電圧に応じて一定の電流供給を行う
トランジスタとで構成され、上記第３定電流源制御部
は、外部からの制御信号に応じて定電圧発生回路部から
の定電圧の該トランジスタへの入力制御を行う。
【００１６】また、上記第１演算増幅器及び第２演算増
幅器は、動作を停止する際、他方の演算増幅器が動作を
開始して所定時間経過した後、動作が停止するように外
部からの制御信号が入力されるようにしてもよい。
【００１７】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるボルテージレギュレータの例を示した概略の構
成図である。
【００１８】図１において、ボルテージレギュレータ１
は、所定の基準電圧ＶＲＥＦを生成して出力する基準電
圧発生回路部２と、出力電圧ＶＯＵＴの検出を行い該検
出した出力電圧ＶＯＵＴに応じた電圧ＶＦＢを生成して
出力する検出回路部３と、基準電圧ＶＲＥＦと該検出回
路部３からの電圧ＶＦＢとの電圧比較を行って該比較結
果を出力する、消費電流は大きいが高速な動作を行うこ
とができる第１演算増幅器４と、同じく基準電圧ＶＲＥ
Ｆと電圧ＶＦＢとの電圧比較を行って該比較結果を出力
する、消費電流を抑制した第２演算増幅器５とを備えて
いる。
【００１９】更に、ボルテージレギュレータ１は、第１
演算増幅器４からの出力信号及び第２演算増幅器５から
の出力信号に応じた電流を出力して出力端子ＯＵＴから
出力される出力電圧ＶＯＵＴを一定にする出力回路部６
を備えている。また、検出回路部３は、出力電圧ＶＯＵ
Ｔと接地との間に接続された抵抗Ｒ１とＲ２との直列回
路で構成され、出力回路部６は、第１演算増幅器４及び
第２演算増幅器５からの出力電圧に応じた電流を出力す
るドライバトランジスタをなすＰチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１
で構成されている。
【００２０】基準電圧発生回路部２から出力された基準
電圧ＶＲＥＦは、第１演算増幅器４及び第２演算増幅器
５の各反転入力端にそれぞれ印加され、出力電圧ＶＯＵ
Ｔを抵抗Ｒ１とＲ２で分圧して得られた電圧ＶＦＢは、
第１演算増幅器４及び第２演算増幅器５の各非反転入力
端にそれぞれ印加されている。第１演算増幅器４及び第
２演算増幅器５の各出力電圧は、電源電圧ＶＤＤと出力
端子ＯＵＴとの間に接続されたＰＭＯＳトランジスタＱ
Ｐ１のゲートにそれぞれ印加されている。また、第１演
算増幅器４は、外部の制御装置１０から入力される制御
信号に応じて、動作制御される。すなわち、制御装置１
０は、通常の動作を行う場合は第１演算増幅器４を動作
させ、低消費電流での動作を行う場合は第１演算増幅器
４の電流消費を停止させて動作を停止させる。
【００２１】図２は、図１で示したボルテージレギュレ
ータ１の回路例を示した図である。図２において、第１
演算増幅器４は、基準電圧ＶＲＥＦと該検出回路部３か
らの電圧ＶＦＢとの電圧比較を行って該比較結果を出力
する差動増幅回路部２１と、該差動増幅回路部２１から
出力された上記比較結果を示す電圧を増幅して出力する
増幅回路部２２とを備えている。更に、第１演算増幅器
４は、制御装置１０からの制御信号に応じて増幅回路部
２２の動作を停止させる第１スイッチ２３と、制御装置
１０からの制御信号に応じて差動増幅回路部２１及び増
幅回路部２２に流れる電流を遮断する第２スイッチ２４
と、所定の定電圧ＶＡを生成して出力する定電圧発生回
路部２５を備えている。なお、第１スイッチ２３は出力
制御部をなす。
【００２２】また、差動増幅回路部２１は、カレントミ
ラー回路を形成するＰＭＯＳトランジスタＱＰ２，ＱＰ
３と、差動対をなすＮチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＮ１，ＱＮ２
と、定電流源をなすＮＭＯＳトランジスタＱＮ３とで構
成されている。また、増幅回路部２２は、ＰＭＯＳトラ
ンジスタＱＰ４と定電流源をなすＮＭＯＳトランジスタ
ＱＮ４とで構成されている。ＮＭＯＳトランジスタＱＮ
３，ＱＮ４の各ゲートには、定電圧発生回路部２５から
の定電圧ＶＡがそれぞれ印加されている。
【００２３】差動増幅回路部２１において、ＰＭＯＳト
ランジスタＱＰ２のゲート及びドレイン並びにＰＭＯＳ
トランジスタＱＰ３のゲートはそれぞれ接続され、ＰＭ
ＯＳトランジスタＱＰ２及びＱＰ３の各ソースはそれぞ
れ電源電圧ＶＤＤに接続されている。また、ＰＭＯＳト
ランジスタＱＰ２のドレインは、ＮＭＯＳトランジスタ
ＱＮ１のドレインに接続され、ＰＭＯＳトランジスタＱ
Ｐ３のドレインは、ＮＭＯＳトランジスタＱＮ２のドレ
インに接続されている。
【００２４】ＮＭＯＳトランジスタＱＮ１のゲートには
基準電圧発生回路部２からの基準電圧ＶＲＥＦが入力さ
れており、ＮＭＯＳトランジスタＱＮ２のゲートには、
出力電圧ＶＯＵＴを抵抗Ｒ１とＲ２で分圧して得られた
電圧ＶＦＢが入力されている。更に、ＮＭＯＳトランジ
スタＱＮ１及びＱＮ２の各ソースは接続され、該接続部
と接地との間にＮＭＯＳトランジスタＱＮ３が接続され
ている。ＮＭＯＳトランジスタＱＮ３のゲートには、第
２スイッチ２４を介して定電圧発生回路部２５からの定
電圧ＶＡが印加されていることから、ＮＭＯＳトランジ
スタＱＮ３は、定電圧発生回路部２５と共に定電流源と
して動作する。なお、ＮＭＯＳトランジスタＱＮ３及び
定電圧発生回路部２５は、第１定電流源をなす。
【００２５】次に、増幅回路部２２において、電源電圧
ＶＤＤと接地との間にＰＭＯＳトランジスタＱＰ４とＮ
ＭＯＳトランジスタＱＮ４が直列に接続されている。Ｐ
ＭＯＳトランジスタＱＰ４のゲートは、差動増幅回路部
２１におけるＰＭＯＳトランジスタＱＰ３とＮＭＯＳト
ランジスタＱＮ２との接続部に接続されている。更に、
ＰＭＯＳトランジスタＱＰ４のゲートと電源電圧ＶＤＤ
との間には第１スイッチ２３が接続されている。また、
ＮＭＯＳトランジスタＱＮ４のゲートには、第２スイッ
チ２４を介して定電圧発生回路部２５からの定電圧ＶＡ
が印加されていることから、ＮＭＯＳトランジスタＱＮ
４は、定電圧発生回路部２５と共に定電流源として動作
する。なお、ＮＭＯＳトランジスタＱＮ４及び定電圧発
生回路部２５は、第２定電流源をなし、第２スイッチ２
４は、第１及び第２定電流源制御部をなす。
【００２６】一方、出力回路部６のＰＭＯＳトランジス
タＱＰ１において、ゲートは、増幅回路部２２のＰＭＯ
ＳトランジスタＱＰ４とＮＭＯＳトランジスタＱＮ４と
の接続部に接続され、ソースは、電源電圧ＶＤＤに接続
されている。また、ＰＭＯＳトランジスタＱＰ１のドレ
インと接地との間には、検出回路部３の抵抗Ｒ１とＲ２
の直列回路が接続されている。また、ＰＭＯＳトランジ
スタＱＰ１のドレインがボルテージレギュレータ１の出
力端子ＯＵＴに接続され、該出力端子ＯＵＴと接地との
間に負荷（図示せず）が接続される。
【００２７】次に、第２演算増幅器５は、定電圧発生回
路部２５と、基準電圧ＶＲＥＦと該検出回路部３からの
電圧ＶＦＢとの電圧比較を行って該比較結果を出力する
差動増幅回路部２７とを備えている。このことから、定
電圧発生回路部２５は、第１演算増幅器４及び第２演算
増幅器５で共有されている。差動増幅回路部２７は、カ
レントミラー回路を形成するＰＭＯＳトランジスタＱＰ
１１，ＱＰ１２と、差動対をなすＮＭＯＳトランジスタ
ＱＮ１１，ＱＮ１２と、定電流源をなすＮＭＯＳトラン
ジスタＱＮ１３とで構成されている。
【００２８】差動増幅回路部２７において、ＰＭＯＳト
ランジスタＱＰ１１のゲート並びにＰＭＯＳトランジス
タＱＰ１２のゲート及びドレインはそれぞれ接続され、
ＰＭＯＳトランジスタＱＰ１１及びＱＰ１２の各ソース
はそれぞれ電源電圧ＶＤＤに接続されている。また、Ｐ
ＭＯＳトランジスタＱＰ１１のドレインは、ＮＭＯＳト
ランジスタＱＮ１１のドレインに接続され、該接続部は
出力回路部６のＰＭＯＳトランジスタＱＰ１のゲートに
接続されている。更に、ＰＭＯＳトランジスタＱＰ１２
のドレインは、ＮＭＯＳトランジスタＱＮ１２のドレイ
ンに接続されている。
【００２９】ＮＭＯＳトランジスタＱＮ１１のゲートに
は基準電圧発生回路部２からの基準電圧ＶＲＥＦが入力
されており、ＮＭＯＳトランジスタＱＮ１２のゲートに
は、電圧ＶＦＢが入力されている。更に、ＮＭＯＳトラ
ンジスタＱＮ１１及びＱＮ１２の各ソースは接続され、
該接続部と接地との間にＮＭＯＳトランジスタＱＮ１３
が接続されている。ＮＭＯＳトランジスタＱＮ１３のゲ
ートには、定電圧発生回路部２５からの定電圧ＶＡが印
加されていることから、ＮＭＯＳトランジスタＱＮ１３
は、定電圧発生回路部２５と共に定電流源として動作す
る。
【００３０】このような構成において、通常動作モード
時には、制御装置１０は、第１スイッチ２３をオフさせ
てＰＭＯＳトランジスタＱＰ４のゲートへの電源電圧Ｖ
ＤＤの印加を遮断すると共に、第２スイッチ２４に対し
て、ＮＭＯＳトランジスタＱＮ３及びＱＮ４の各ゲート
に定電圧ＶＡがそれぞれ印加されるようにスイッチング
させる。このように、通常動作モード時には、ボルテー
ジレギュレータ１は、第１演算増幅器４における差動増
幅回路部２１及び増幅回路部２２並びに出力回路部６と
いった３段の増幅段を備えたレギュレータをなし、ＮＭ
ＯＳトランジスタＱＮ３及びＱＮ４の各定電流源には合
わせて数十μＡの電流が流れ、高速な応答性を有する構
成となる。
【００３１】このため、通常動作モード時では、差動増
幅回路部２１において、基準電圧ＶＲＥＦと電圧ＶＦＢ
が釣り合っている状態から、何らかの原因で出力電圧Ｖ
ＯＵＴが低下した場合、ＮＭＯＳトランジスタＱＮ２の
ドレイン電流は、ＮＭＯＳトランジスタＱＮ１のドレイ
ン電流よりも低下する。このため、増幅回路部２２にお
けるＰＭＯＳトランジスタＱＰ４のゲート電圧は上昇
し、出力回路部６におけるＰＭＯＳトランジスタＱＰ１
のゲート電圧が低下してＰＭＯＳトランジスタＱＰ１の
電流駆動能力が大きくなり、出力電圧ＶＯＵＴを上昇さ
せることができる。
【００３２】次に、差動増幅回路部２１において、基準
電圧ＶＲＥＦと分圧電圧ＶＦＢが釣り合っている状態か
ら、何らかの原因で出力電圧ＶＯＵＴが上昇した場合、
ＮＭＯＳトランジスタＱＮ２のドレイン電流は、ＮＭＯ
ＳトランジスタＱＮ１のドレイン電流よりも増加する。
このため、増幅回路部２２におけるＰＭＯＳトランジス
タＱＰ４のゲート電圧は低下し、出力回路部６における
ＰＭＯＳトランジスタＱＰ１のゲート電圧が上昇してＰ
ＭＯＳトランジスタＱＰ１の電流駆動能力が小さくなる
ことにより、出力電圧ＶＯＵＴを低下させることができ
る。このようにして、ボルテージレギュレータ１は、出
力電圧ＶＯＵＴを所定の電圧で一定にすることができ
る。
【００３３】これに対して、低消費電流動作モード時に
は、制御装置１０は、第１スイッチ２３をオンさせてＰ
ＭＯＳトランジスタＱＰ４のゲートに電源電圧ＶＤＤを
印加させると共に、第２スイッチ２４に対して、ＮＭＯ
ＳトランジスタＱＮ３及びＱＮ４の各ゲートをそれぞれ
接地するようにスイッチングさせる。このように、低消
費電流動作モード時には、ボルテージレギュレータ１
は、第２演算増幅器５における差動増幅回路部２７及び
出力回路部６といった２段の増幅段を備えたレギュレー
タをなす。この場合、ＮＭＯＳトランジスタＱＮ１３の
ゲートサイズを調整することにより、定電流源をなすＮ
ＭＯＳトランジスタＱＮ１３に流れる電流を数μＡに抑
制することができ、ボルテージレギュレータ１の消費電
流を低下させることができる。
【００３４】このため、低消費電流動作モード時では、
差動増幅回路部２７において、基準電圧ＶＲＥＦと電圧
ＶＦＢが釣り合っている状態から、何らかの原因で出力
電圧ＶＯＵＴが低下した場合、ＮＭＯＳトランジスタＱ
Ｎ１２のドレイン電流は、ＮＭＯＳトランジスタＱＮ１
１のドレイン電流よりも低下する。このため、出力回路
部６におけるＰＭＯＳトランジスタＱＰ１のゲート電圧
は低下してＰＭＯＳトランジスタＱＰ１の電流駆動能力
が大きくなり、出力電圧ＶＯＵＴを上昇させることがで
きる。
【００３５】次に、差動増幅回路部２７において、基準
電圧ＶＲＥＦと分圧電圧ＶＦＢが釣り合っている状態か
ら、何らかの原因で出力電圧ＶＯＵＴが上昇した場合、
ＮＭＯＳトランジスタＱＮ１２のドレイン電流は、ＮＭ
ＯＳトランジスタＱＮ１１のドレイン電流よりも増加す
る。このため、出力回路部６におけるＰＭＯＳトランジ
スタＱＰ１のゲート電圧は上昇してＰＭＯＳトランジス
タＱＰ１の電流駆動能力が小さくなり、出力電圧ＶＯＵ
Ｔを低下させることができる。このようにして、ボルテ
ージレギュレータ１は、出力電圧ＶＯＵＴを所定の電圧
で一定にすることができる。
【００３６】ここで、第２演算増幅器５の差動増幅回路
部２７は、通常の動作を行う通常動作モードの場合及び
低消費電流での動作を行う低消費電流動作モードの場合
のいずれにおいても動作する。しかし、通常動作モード
時では、第１演算増幅器４が動作し、第１演算増幅器４
の方がＰＭＯＳトランジスタＱＰ１のゲートを駆動する
能力が高いため、第２演算増幅器５が動作することによ
る影響はほとんどない。また、通常動作モードから低消
費電流動作モードに切り替わる際に、第２演算増幅器５
が動作していないと応答性が悪いためリンギング波形が
出力されるが、第２演算増幅器５を常時動作させること
によって、該リンギング波形の出力を防止することがで
きる。
【００３７】なお、図２では、第１スイッチ２３を電源
電圧ＶＤＤとＰＭＯＳトランジスタＱＰ４のゲートとの
間に設けたが、図３のように、ＰＭＯＳトランジスタＱ
Ｐ４とＮＭＯＳトランジスタＱＮ４との接続部と、出力
回路部６のＰＭＯＳトランジスタＱＰ１のゲートとの間
に設けるようにしてもよい。この場合、制御装置１０
は、通常動作モード時には第１スイッチ２３をオンさせ
て導通状態にし、低消費電流動作モード時には第１スイ
ッチ２３をオフさせて遮断状態にする。
【００３８】更に、第１スイッチ２３を、図４のよう
に、電源電圧ＶＤＤとＰＭＯＳトランジスタＱＰ４のソ
ースとの間に設けるようにしてもよく、第１スイッチ２
３は、増幅回路部２２におけるＰＭＯＳトランジスタＱ
Ｐ１のゲートへの信号の出力を遮断できる位置に設ける
ようにすればよい。この場合においても、制御装置１０
は、通常動作モード時には第１スイッチ２３をオンさせ
て導通状態にし、低消費電流動作モード時には第１スイ
ッチ２３をオフさせて遮断状態にする。図３及び図４で
は、図２と異なる部分のみを示しており、その他の部分
は省略している。
【００３９】上記のように、本第１の実施の形態におけ
るボルテージレギュレータは、通常動作モード時には、
第１演算増幅器４を動作させて、差動増幅回路部２１、
増幅回路部２２及び出力回路部６の３段の増幅段を備え
る高速応答性に優れた構成をなし、低消費電流動作モー
ド時には、第１演算増幅器４の動作を停止させて第２演
算増幅器５のみを動作させ、差動増幅回路部２７及び出
力回路部６の２段の増幅段を備える低消費電流で動作す
る構成をなすようにした。このことから、負荷の状態に
応じて応答性を高速にしたり消費電流を抑制したりする
ことができると共に、チップ面積の増大を招く出力回路
部のドライバトランジスタを共有させることができるた
め、チップ面積を小さくしてコストの低減を図ることが
できる。
【００４０】なお、上記第１の実施の形態では、１段の
増幅回路部２２を設けた場合を例にして説明したが、こ
れは一例であり、複数段の増幅回路部を設けるようにし
て、該各増幅回路部は制御装置１０によって電流消費の
停止制御が行われるようにする。この場合、各増幅回路
部が増幅回路部２２と同様の構成であるならば、各増幅
回路部の定電流源をなすＮＭＯＳトランジスタのそれぞ
れのゲートは、第２スイッチ２４を介して定電圧ＶＡが
印加されるようにする。
【００４１】第２の実施の形態．上記第１の実施の形態
では、第２演算増幅器５は常に動作するようにしたが、
更に低消費電流化を行うために通常動作モード時には第
２演算増幅器５の動作を停止させて電流を消費しないよ
うにしてもよく、このようにしたものを本発明の第２の
実施の形態とする。図５は、本発明の第２の実施の形態
におけるボルテージレギュレータの例を示した概略の構
成図である。なお、図５では、図１と同じものは同じ符
号で示しており、ここではその説明を省略すると共に図
１との相違点のみ説明する。
【００４２】図５における図１との相違点は、通常動作
モード時には、図１の第２演算増幅器５が制御装置１０
からの制御信号によって動作を停止して電流を消費しな
いようにしたことにあり、これに伴って、図１の第２演
算増幅器５を第２演算増幅器５ａにし、図１のボルテー
ジレギュレータ１をボルテージレギュレータ１ａにし
た。図５において、ボルテージレギュレータ１ａは、基
準電圧発生回路部２と、検出回路部３と、第１演算増幅
器４と、基準電圧ＶＲＥＦと電圧ＶＦＢとの電圧比較を
行って該比較結果を出力する、消費電流を抑制した第２
演算増幅器５ａと、出力回路部６とを備えている。
【００４３】基準電圧発生回路部２から出力された基準
電圧ＶＲＥＦは、第２演算増幅器５ａの反転入力端に印
加され、電圧ＶＦＢは、第２演算増幅器５ａの非反転入
力端に印加されている。更に、第２演算増幅器５ａの出
力電圧は、出力回路部６におけるＰＭＯＳトランジスタ
ＱＰ１のゲートに印加されている。また、第２演算増幅
器５ａは、外部の制御装置１０から入力される制御信号
に応じて、動作制御される。すなわち、制御装置１０
は、通常の動作を行う場合は第２演算増幅器５ａの動作
を停止させて第２演算増幅器５ａが電流を消費しないよ
うにし、低消費電流での動作を行う場合は第２演算増幅
器５ａを動作させる。
【００４４】この際、制御装置１０は、低消費電流動作
から通常動作に移行させる場合、第２演算増幅器５ａの
動作を直ちに停止させるのではなく、第１演算増幅器４
を動作させてから所定の時間、例えば数μｓｅｃから数
十μｓｅｃ経過した後に、第２演算増幅器５ａの動作を
停止させる。更に、制御装置１０は、通常動作から低消
費電流動作に移行させる場合、第１演算増幅器４の動作
を直ちに停止させるのではなく、第２演算増幅器５ａを
動作させてから所定の時間、例えば数μｓｅｃから数十
μｓｅｃ経過した後に、第１演算増幅器４の動作を停止
させる。このようにすることにより、動作モードを切り
替える際に、リンギング波形が出力されることを防止で
きる。
【００４５】図６は、図１で示したボルテージレギュレ
ータ１ａの回路例を示した図である。なお、図６では、
図２と同じものは同じ符号で示しており、ここではその
説明を省略すると共に図２との相違点のみ説明する。図
６における図２との相違点は、図２の定電圧発生回路部
２５とＮＭＯＳトランジスタＱＮ１３のゲートとの間
に、制御装置１０によって動作制御される第３スイッチ
３１を設けたことにある。
【００４６】図６において、第２演算増幅器５ａは、基
準電圧ＶＲＥＦと該検出回路部３からの電圧ＶＦＢとの
電圧比較を行って該比較結果を出力する差動増幅回路部
２７と、制御装置１０からの制御信号に応じて差動増幅
回路部２７に流れる電流を遮断する第３スイッチ３１と
を備えている。ＮＭＯＳトランジスタＱＮ１３のゲート
には、第３スイッチ３１を介して定電圧発生回路部２５
からの定電圧ＶＡが印加されることから、ＮＭＯＳトラ
ンジスタＱＮ１３は、定電流源として動作する。なお、
ＮＭＯＳトランジスタ１３及び定電圧発生回路部２５
は、第３定電流源をなし、第３スイッチ３１は、第３定
電流源制御部をなす。
【００４７】このような構成において、低消費電流動作
モードから通常動作モードに移行させる場合には、制御
装置１０は、第１スイッチ２３をオフさせると共に、第
２スイッチ２４に対して、ＮＭＯＳトランジスタＱＮ３
及びＱＮ４の各ゲートに定電圧ＶＡがそれぞれ印加され
るようにスイッチングさせる。このようにしてから、所
定の時間が経過した後、制御装置１０は、第３スイッチ
３１に対して、ＮＭＯＳトランジスタＱＮ１３のゲート
を接地するようにスイッチングさせる。このようにする
ことにより、通常動作モード時において、第２演算増幅
器５ａで消費される電流をなくすことができる。
【００４８】次に、通常動作モードから低消費電流動作
モードに移行させる場合には、制御装置１０は、第３ス
イッチ３１に対して、ＮＭＯＳトランジスタＱＮ１３の
ゲートに定電圧ＶＡが印加されるようにスイッチングさ
せる。このようにしてから所定の時間が経過した後、制
御装置１０は、第１スイッチ２３をオンさせると共に、
第２スイッチ２４に対して、ＮＭＯＳトランジスタＱＮ
３及びＱＮ４の各ゲートをそれぞれ接地するようにスイ
ッチングさせる。このようにしてから、所定の時間が経
過した後、制御装置１０は、第３スイッチ３１に対し
て、ＮＭＯＳトランジスタＱＮ１３のゲートに定電圧Ｖ
Ａが印加されるようにスイッチングさせる。
【００４９】上記のように、本第２の実施の形態におけ
るボルテージレギュレータは、通常動作モード時には、
第２演算増幅器５ａの動作を停止させると共に第２演算
増幅器５ａで消費される電流をなくすようにした。この
ことから、上記第１の実施の形態と同様の効果を得るこ
とができると共に、通常動作モード時におけるボルテー
ジレギュレータの消費電流を低下させることができる。
【００５０】なお、上記第２の実施の形態では、第１の
実施の形態における図２の場合を例にして説明したが、
第１の実施の形態における図３及び図４の場合において
も適用できることは言うまでもなく、図３及び図４に適
用した場合も同様であるのでその説明を省略する。ま
た、上記第１の実施の形態における第１スイッチ２３及
び第２スイッチ２４、並びに上記第２の実施の形態にお
ける第３スイッチ３１は、電子回路で形成されたスイッ
チ回路であるが、機械的な接点を有するスイッチであっ
てもよい。
【００５１】
【発明の効果】上記の説明から明らかなように、本発明
のボルテージレギュレータによれば、通常動作モード時
には、第１演算増幅器を動作させて高速応答性に優れた
構成になるようにし、低消費電流動作モード時には、第
１演算増幅器の動作を停止させて第２演算増幅器のみを
動作させて低消費電流で動作する構成になるようにし
た。このことから、負荷の状態に応じて応答性を高速に
したり消費電流を抑制したりすることができると共に、
チップ面積の増大を招く出力回路部のドライバトランジ
スタを共有させることができるため、チップ面積を小さ
くしてコストの低減を図ることができる。
【００５２】具体的には、上記第１演算増幅器は、外部
からの所定の制御信号が入力されると、電流消費を停止
して動作を停止するようにした。このことから、低消費
電流動作モード時に、第１演算増幅器の電流消費を停止
させて第１演算増幅器よりも消費電流の小さい第２演算
増幅器のみを動作させることによって確実に消費電流を
低減させることができると共に、第２演算増幅器を常時
動作させることによって、リンギング波形の出力を防止
することができる。
【００５３】また、第１演算増幅器が動作すると、差動
増幅回路部、増幅回路部及び出力回路部の３段の増幅段
を備えた構成になるようにしたことから、通常の動作を
行う通常動作モード時には、高速応答性に優れた動作を
行うことができる。
【００５４】この場合、外部からの制御信号に応じて、
第１定電流源及び第２定電流源における各トランジスタ
に対する定電圧発生回路部からの定電圧の入力制御を行
うようにした。このことから、低消費電流で動作を行う
低消費電流動作モード時に、電流消費の大きい第１演算
増幅器の電流消費を確実に停止させることができる。
【００５５】また、第２演算増幅器が動作すると、差動
増幅回路部及び出力回路部の２段の増幅段を備えた構成
になるようにしたことから、低消費電流動作モード時に
電流消費を抑制させることができる。
【００５６】一方、上記第２演算増幅器は、外部からの
所定の制御信号が入力されると、電流消費を停止して動
作を停止するようにした。このことから、通常動作モー
ド時に、第２演算増幅器の電流消費を停止させることが
でき、通常動作モード時の消費電流を低減させることが
できる。
【００５７】また、第２演算増幅器が動作すると、差動
増幅回路部及び出力回路部の２段の増幅段を備えた構成
になるようにしたことから、低消費電流動作モード時に
は、電流消費を抑制した動作を行うことができる。
【００５８】この場合、外部からの制御信号に応じて、
第３定電流源におけるトランジスタに対する定電圧発生
回路部からの定電圧の入力制御を行うようにした。この
ことから、通常動作モード時に、第２演算増幅器の電流
消費を確実に停止させることができる。
【００５９】また、上記第１演算増幅器及び第２演算増
幅器において、動作を停止する場合は、他方の演算増幅
器が動作を開始して所定時間経過した後、動作が停止す
るようにした。このことから、第１演算増幅器と第２演
算増幅器が共に動作を停止しないようにすることがで
き、動作モードを切り替える際に、リンギング波形が出
力されることを防止できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるボルテー
ジレギュレータの例を示した概略の構成図である。
【図２】 図１におけるボルテージレギュレータ１の回
路例を示した図である。
【図３】 図１におけるボルテージレギュレータ１の他
の例を示した部分回路図である。
【図４】 図１におけるボルテージレギュレータ１の他
の例を示した部分回路図である。
【図５】 本発明の第１の実施の形態におけるボルテー
ジレギュレータの例を示した概略の構成図である。
【図６】 図５におけるボルテージレギュレータ１ａの
回路例を示した図である。
【図７】 従来のボルテージレギュレータの回路例を示
した図である。
【符号の説明】
１，１ａ ボルテージレギュレータ ２ 基準電圧発生回路部 ３ 検出回路部 ４ 第１演算増幅器 ５，５ａ 第２演算増幅器 ６ 出力回路部 １０ 制御装置 ２１，２７ 差動増幅回路部 ２２ 増幅回路部 ２３ 第１スイッチ ２４ 第２スイッチ ２５ 定電圧発生回路部 ３１ 第３スイッチ
フロントページの続き Ｆターム(参考） 5H420 BB12 BB14 CC02 DD02 EA14 EA18 EA23 EA42 EA47 EB15 EB37 FF03 FF25 NA31 NA36 NB02 NB12 NB18 NB25 NC02 NC03 NC06 NC23 NC26 5H430 BB01 BB05 BB09 BB11 BB13 EE06 EE09 FF04 FF13 GG08 HH03 JJ04 JJ07

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 あらかじめ設定された基準電圧を基に所
    定の電圧を生成して出力するボルテージレギュレータに
    おいて、 上記生成して出力された電圧の検出を行い、該検出した
    出力電圧に応じた電圧を生成して出力する検出回路部
    と、 該検出回路部の出力電圧と上記基準電圧との電圧比較を
    行い該比較結果を示す電圧を出力する、外部からの制御
    信号によって動作制御される第１演算増幅器と、 上記検出回路部の出力電圧と上記基準電圧との電圧比較
    を行い該比較結果を示す電圧を出力する、該第１演算増
    幅器よりも消費電流の小さい第２演算増幅器と、 上記第１演算増幅器及び第２演算増幅器からの出力電圧
    に応じた電流を出力する出力トランジスタを有する出力
    回路部と、を備えることを特徴とするボルテージレギュ
    レータ。
  2. 【請求項２】 上記第１演算増幅器は、外部からの所定
    の制御信号が入力されると、電流消費を停止して動作を
    停止することを特徴とする請求項１記載のボルテージレ
    ギュレータ。
  3. 【請求項３】 上記第１演算増幅器は、 上記検出回路部の出力電圧と上記基準電圧との差動増幅
    を行って出力する１対のトランジスタを有する差動増幅
    回路、及び該差動増幅回路に対して所定のバイアス電流
    の供給を行う第１定電流源で構成される差動増幅回路部
    と、 該差動増幅回路部からの出力電圧を増幅して上記出力ト
    ランジスタの動作制御を行う増幅用トランジスタ及び該
    増幅用トランジスタに電流供給を行う第２定電流源を有
    し、差動増幅回路部の出力電圧を増幅して上記出力回路
    部の出力トランジスタに出力する増幅回路部と、 上記外部からの制御信号に応じて該増幅回路部における
    上記出力回路部への出力制御を行う出力制御部と、 上記外部からの制御信号に応じて上記第１定電流源及び
    第２定電流源に対して電流供給動作を停止させる第１及
    び第２定電流源制御部と、を備えることを特徴とする請
    求項２記載のボルテージレギュレータ。
  4. 【請求項４】 上記第１定電流源及び第２定電流源は、
    所定の定電圧を生成して出力する定電圧発生回路部と、
    該定電圧発生回路部からの定電圧に応じて一定の電流供
    給を行う対応するトランジスタとでそれぞれ構成され、
    上記第１及び第２定電流源制御部は、上記外部からの制
    御信号に応じて定電圧発生回路部からの定電圧の該各ト
    ランジスタへの入力制御を行うことを特徴とする請求項
    ３記載のボルテージレギュレータ。
  5. 【請求項５】 上記第２演算増幅器は、上記検出回路部
    の出力電圧と上記基準電圧との差動増幅を行って上記出
    力回路部の出力トランジスタの動作制御を行う１対のト
    ランジスタを有する差動増幅回路、及び該差動増幅回路
    に対して所定のバイアス電流の供給を行う第３定電流源
    からなる差動増幅回路部で構成されることを特徴とする
    請求項１、２、３又は４記載のボルテージレギュレー
    タ。
  6. 【請求項６】 上記第２演算増幅器は、外部からの制御
    信号によって動作制御され、外部から所定の制御信号が
    入力されると、電流消費を停止して動作を停止すること
    を特徴とする請求項１、２、３又は４記載のボルテージ
    レギュレータ。
  7. 【請求項７】 上記第２演算増幅器は、上記検出回路部
    の出力電圧と上記基準電圧との差動増幅を行って上記出
    力回路部の出力トランジスタの動作制御を行う１対のト
    ランジスタを有する差動増幅回路、及び該差動増幅回路
    に対して所定のバイアス電流の供給を行う第３定電流源
    で構成される差動増幅回路部と、 上記外部からの制御信号に応じて該第３定電流源に対し
    て電流供給動作を停止させる第３定電流源制御部と、を
    備えることを特徴とする請求項６記載のボルテージレギ
    ュレータ。
  8. 【請求項８】 上記第３定電流源は、所定の定電圧を生
    成して出力する定電圧発生回路部と、該定電圧発生回路
    部からの定電圧に応じて一定の電流供給を行うトランジ
    スタとで構成され、上記第３定電流源制御部は、上記外
    部からの制御信号に応じて定電圧発生回路部からの定電
    圧の該トランジスタへの入力制御を行うことを特徴とす
    る請求項７記載のボルテージレギュレータ。
  9. 【請求項９】 上記第１演算増幅器及び第２演算増幅器
    は、動作を停止する際、他方の演算増幅器が動作を開始
    して所定時間経過した後、動作が停止するように外部か
    らの制御信号が入力されることを特徴とする請求項６、
    ７又は８記載のボルテージレギュレータ。
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