KR101449133B1

KR101449133B1 - 복수개의 에러 엠프를 가지는 저 드롭아웃 전압 레귤레이터

Info

Publication number: KR101449133B1
Application number: KR1020120114301A
Authority: KR
Inventors: 구용서
Original assignee: 단국대학교 산학협력단
Priority date: 2012-10-15
Filing date: 2012-10-15
Publication date: 2014-10-13
Anticipated expiration: 2032-10-15
Also published as: KR20140047930A

Abstract

출력신호의 변동에 대해 주파수 선택성을 가지는 저 드롭아웃 전압 레귤레이터가 개시된다. 궤환전압이 입력되고, 기준전압과 비교되어 증폭되는 경로에 2개의 에러 엠프들이 배치된다. 에러 엠프들은 상호간에 병렬 배치되고, 서로 다른 이득과 대역폭을 가진다. 제1 에러 엠프가 가지는 이득은 제2 에러 엠프보다 작으며, 넓은 대역폭을 가진다. 따라서, 제1 에러 엠프는 출력신호가 가지는 고주파 성분에 대해 빠른 응답특성과 증폭작용을 주도적으로 수행한다. 또한, 제2 에러 엠프는 출력신호가 가지는 저주파 성분에 대해 높은 이득을 통해 출력신호의 빠른 레귤레이션 동작을 수행할 수 있다.

Description

복수개의 에러 엠프를 가지는 저 드롭아웃 전압 레귤레이터{Low Dropout Voltage Regulator of having Multiple Error AMPs}

본 발명은 전압 레귤레이터에 관한 것으로, 더욱 상세하게는 신호의 경로가 적어도 2개로 분리된 전압 레귤레이터에 관한 것이다.

최근, 스마트폰 또는 MP3 등의 배터리 기반의 휴대용 전자기기가 급속하게 보급됨에 따라 전력 관리 회로의 다기능화와 고기능화가 요구되고 있다. 따라서, 제한된 배터리 전원을 관리하고, 이를 다양한 형태의 전원으로 사용하는 회로인 PMIC(Power Management IC)의 중요성이 높아지고 있다.

PMIC는 휴대폰 또는 PDA와 같은 휴대용 장치의 대기전원을 감소시키는데 필수적이다. PMIC는 크게 두가지 종류로 분류된다. 첫째는 선형 레귤레이터인 저 드롭아웃(Low DropOut) 전압 레귤레이터이며, 둘째는 스위칭 레귤레이터인 SMPS(Switching Mode Power Supply)이다. 선형 레귤레이터는 빠른 응답특성과 낮은 노이즈를 가지나, 상대적으로 낮은 효율을 가진다. 반면, 스위칭 레귤레이터는 높은 효율을 가지나, 외부 소자가 사용되며 부하에 전달되는 노이즈가 많은 단점을 가진다. 따라서, 고성능을 구현하기 위한 아날로그 시스템에서는 선형 레귤레이터가 많이 사용된다.

도 1은 종래 기술에 따른 저 드롭아웃 전압 레귤레이터를 도시한 블록도이다.

도 1을 참조하면, 저 드롭아웃 전압 레귤레이터는 기준전압 발생기(100), 에러 엠프(110), 패스 소자(120) 및 전압 분배기(130)를 가진다.

기준전압 발생기(100)에서 생성된 기준전압 Vref는 에러 엠프(110)의 음의 입력단에 인가된다. 에러 엠프(110)의 양의 입력단에는 전압 분배기(130)에서 분배된 궤환 전압 Vfb가 인가된다. 에러 엠프(110)는 2개의 입력단에 인가되는 전압의 차이를 증폭하고, 이를 패스 소자(120)에 인가한다.

상기 패스 소자(120)는 패스 트랜지스터로 구성되며, PMOS 트랜지스터로 구성될 수 있다. 예컨대, PMOS인 패스 트랜지스터의 소스 단자는 양의 전원전압에 연결되고, 게이트 단자에는 에러 엠프(110)의 출력신호가 인가된다. 또한, 드레인 단자에는 출력전압 Vout이 생성되고, 전압 분배기(130)가 연결된다.

만일, 출력단의 임피던스 성분인 로드(140)에서의 다양한 요인으로 인해 출력전압 Vout이 하강하는 경우, 전압 분배기(130)에 구비된 저항들 R1 및 R2로 인해 궤환전압 Vfb는 감소한다. 감소된 궤환전압 Vfb는 에러 엠프(110)에 인가되고, 에러 엠프(110)는 패스 소자를 제어하여 전압 분배기(130)를 흐르는 전류를 증가시킨다. 따라서, 전압 분배기(130)에 구비된 2개의 저항들 R1 및 R2에 의해 출력전압 Vout은 상승한다.

마찬가지로, 출력전압 Vout이 다양한 요인으로 상승하는 경우, 전압 분배기(130)에서 형성되는 궤환전압 Vfb는 증가한다. 궤환전압 Vfb를 수신한 에러 엠프(110)는 패스 소자(120)로 출력전압을 인가하고, 패스 소자(120)는 전압 분배기(130)에 공급되는 전류량을 감소시킨다. 따라서, 전압 분배기(130)에 의해 출력전압 Vout은 하강한다.

상술한 동작을 통해 출력전압 Vout의 변동은 최소화되고, 저 드롭아웃 전압 레귤레이터는 일정한 레벨의 출력전압 Vout을 유지한다.

상술한 레귤레이션 동작이 구현되기 위해서 에러 엠프는 높은 이득과 넓은 대역폭을 가져야 한다. 따라서, 사용되는 에러 엠프의 사양에 의해 저 드롭아웃 전압 레귤레이터의 소모 전력량은 상대적으로 높은 값을 가지며, 낮은 에너지 효율로 인한 다양한 문제가 발생된다.

또한, 부하 등에 의해 발생되는 노이즈 성분으로 인해 레귤레이션 동작이 원활히 수행되지 못하는 문제가 발생된다.

본 발명이 이루고자 하는 기술적 과제는 출력신호의 변동에 대해 선택적인 증폭동작을 수행할 수 있는 복수개의 에러 엠프가 구비된 저 드롭아웃 전압 레귤레이터를 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명은, 기준전압을 형성하기 위한 기준전압 발생기; 상기 기준전압을 음의 입력단자를 통해 수신하고, 궤환전압을 양의 입력단자를 통해 수신하여 상기 궤환전압과 상기 기준전압의 차이를 증폭하기 위한 제1 에러 엠프; 상기 제1 에러 엠프와 병렬적 구성을 가지며, 상기 기준전압을 음의 입력단자를 통해 수신하고, 상기 궤환전압을 양의 입력단자를 통해 수신하여 상기 궤환전압과 상기 기준전압의 차이를 증폭하기 위한 제2 에러 엠프; 상기 제1 에러 엠프와 상기 제2 에러 엠프의 출력단들이 공통 결선되어 출력신호가 인가되고, 상기 제1 에러 엠프와 상기 제2 에러 엠프의 출력신호에 따라 구동전류를 발생하기 위한 패스 소자; 및 상기 구동전류에 따른 출력신호를 형성하고, 저항연결을 통한 상기 궤환전압을 생성하기 위한 전압 분배부를 포함하고, 상기 제1 에러 엠프는 상기 제2 에러 엠프보다 낮은 전압이득을 가지고, 상기 제2 에러 엠프보다 넓은 대역폭을 가지는 것을 특징으로 하는 저 드롭아웃 전압 레귤레이터를 제공한다.

본 발명에 따르면, 2개의 에러 엠프가 저 드롭아웃 레귤레이터의 궤환경로에 배치된다. 출력신호의 변동에 따른 고조파 성분에 따라 2개의 에러 엠프는 선택적으로 주도적인 증폭동작을 수행한다. 따라서, 하나의 에러 엠프만을 채용하여 주파수 성분에 무관하게 증폭동작을 수행하여 소모전력을 증가시키는 문제는 해결된다. 따라서, 선택적 증폭동작을 통해 소모전력은 감소된다.

또한, 대역폭에 따른 선택적 증폭동작을 통해 출력신호의 변동은 빠르게 정상상태로 진입할 수 있으며, 이를 통해 효율적인 레귤레이션 동작이 수행될 수 있다.

도 1은 종래 기술에 따른 저 드롭아웃 전압 레귤레이터를 도시한 블록도이다.
도 2는 본 발명의 바람직한 실시예에 따른 저 드롭아웃 전압 레귤레이터를 도시한 블록도이다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2의 제1 에러 엠프를 도시한 회로도이다.
도 4는 본 발명의 바람직한 실시예에 따라 상기 도 2의 제2 에러 엠프를 도시한 회로도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

실시예

도 2는 본 발명의 바람직한 실시예에 따른 저 드롭아웃 전압 레귤레이터를 도시한 블록도이다.

도 2를 참조하면, 저 드롭아웃 전압 레귤레이터는 기준전압 발생기(200), 제1 에러 엠프(210), 제2 에러 엠프(220), 패스 소자(230) 및 전압 분배부(240)를 가진다.

기준전압 발생기(200)는 기준전압 Vref를 발생시키고, 이를 제1 에러 엠프(210) 및 제2 에러 엠프(220)의 음의 입력단자에 공급한다.

제1 에러 엠프(210)는 음의 입력단자를 통해 기준전압 Vref를 수신하고, 양의 입력단자를 통해 궤환전압 Vfb를 수신한다. 제1 에러 엠프(210)의 출력은 패스 소자(230)에 인가된다. 패스 소자(230)에 인가된 제1 에러 엠프(210)의 출력신호는 패스 소자(230)를 흐르는 구동전류 Idr을 결정한다. 예컨대, 패스 소자(230)가 PMOS의 패스 트랜지스터로 구성된 경우, 제1 에러 엠프(210)의 출력신호는 패스 트랜지스터의 게이트 단자에 인가된다. 게이트 단자에 인가되는 제1 에러 엠프(210)의 출력신호에 따라 패스 소자인 패스 트랜지스터의 구동전류 Idr은 결정된다.

제2 에러 엠프는 기준전압 발생기(200)의 기준전압 Vref를 음의 입력단을 통해 수신하고, 궤환전압 Vfb를 양의 입력단을 통해 수신한다. 따라서, 기준전압 Vref는 제1 에러 엠프(210) 및 제2 에러 엠프(220)의 음의 입력단에 공통 인가되고, 궤환전압 Vfb는 제1 에러 엠프(210) 및 제2 에러 엠프(220)의 양의 입력단에 공통 인가된다. 또한, 제2 에러 엠프(220)의 출력신호는 패스 소자(230)에 인가된다. 즉, 제1 에러 엠프(210) 및 제2 에러 엠프(220)의 출력단들은 상호간에 공통 결선되어 패스 소자(230)에 인가된다. 예컨대, 패스 소자(230)가 패스 트랜지스터로 구성된 경우, PMOS 타입으로 제공되는 패스 트랜지스터의 게이트 단자로 제1 에러 엠프(210) 및 제2 에러 엠프(220)의 출력신호들이 공통으로 인가된다.

상기 제1 에러 엠프(210)의 전압 이득을 A1이라 하면, 제2 에러 엠프(220)는 A1보다 큰 A2의 전압 이득을 가진다. 또한, 제1 에러 엠프(210)의 대역폭을 BW1이라 하면, 제2 에러 엠프(220)는 BW1보다 작은 BW2를 가진다. 상대적으로 작은 대역폭 BW2를 가지는 제2 에러 엠프(220)는 제1 에러 엠프(210)에 비해 느린 응답속도를 가진다. 따라서, 출력신호 Vout의 변동에 대해 제1 에러 엠프(210)는 제2 에러 엠프(220)에 비해 빠른 응답을 수행한다.

예컨대, 출력신호 Vout과 기준전압 Vref가 정상상태로서 2개의 에러 엠프(210, 220)가 공통모드로 동작하는 경우, 기준전압 Vref와 궤환전압 Vfb는 가상단락에 의해 동일 레벨을 유지한다. 만일, 출력신호 Vout이 정상상태에 비해 상승하는 경우, 최초의 상승 상태는 높은 주파수의 고조파 성분을 가진다. 따라서, 넓은 대역폭을 가지는 제1 에러 엠프가 소정의 전압 이득으로 동작을 수행할 수 있다. 또한, 높은 주파수의 고조파 성분으로 인해 제2 에러 엠프(220)의 전압 이득은 매우 낮은 상태이다. 따라서, 최초의 출력신호 Vout의 상승상태에서 제1 에러 엠프(210)는 A1의 전압이득으로 증폭동작을 수행한다. 따라서, 패스 소자(230)에서 발생되는 구동전류 Idr은 감소한다. 구동전류 Idr의 감소에 따라 출력전압 Vout은 정상상태의 출력신호 Vout을 향해 하강한다.

계속해서 출력신호 Vout이 하강하는 상태에서 출력신호 Vout은 낮은 주파수의 고조파 성분을 가진다. 낮은 주파수 대역에서 제2 에러 엠프(220)는 제1 에러 엠프(210)에 비해 높은 전압 이득을 가진다. 따라서, 제2 에러 엠프(220)의 동작에 의해 궤환전압 Vfb는 기준전압 Vref를 빠르게 추종한다. 궤환전압 Vfb가 기준전압 Vref를 추종하는 현상은 제2 에러 엠프(220)가 가지는 응답속도에 기인하기 보다는 제2 에러 엠프(220)가 높은 전압이득을 가지는데 기인한다. 즉, 전압이득이 매우 높은 경우, 출력단의 전압은 입력단과 가상단락회로의 구성이 용이해진다. 따라서, 궤환전압 Vfb는 기준전압 Vref를 용이하게 추종하고, 출력신호 Vout은 변동은 최소화되고 정상상태로 빠르게 진입한다.

즉, 출력신호 Vout의 변동의 초기에는 제1 에러 엠프(210)가 주도적인 증폭동작을 수행하여 레귤레이션 동작에 참여하며, 이후에는 제2 에러 엠프(220)가 높은 이득을 가지고 증폭동작을 수행하여 레귤레이션 동작을 수행한다.

도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2의 제1 에러 엠프를 도시한 회로도이다.

도 3을 참조하면, 제1 에러 엠프는 제1 바이어스부(211), 제2 바이어스부(212), 입력 스테이지(213) 및 출력 스테이지(214)를 가진다. 상기 제1 에러 엠프는 양의 전원전압 VDD와 음의 전원전압 VSS 사이에 배치된 레일-투-레일 구조를 가진다. 또한, 상기 음의 전원전압 VSS는 접지레벨일 수 있다.

제1 바이어스부(211)는 기준 바이어스 전류원 Iref를 통해 바이어스 전류를 형성한다. 형성된 바이어스 전류는 트랜지스터 MP1 및 MP3을 흐른다. 또한, 전류 미러링 동작을 통해 트랜지스터 MP2 및 MP4를 흐르는 전류로 복사된다. 또한, 전류 미러링 과정에서 트랜지스터 MP1 및 MP2의 게이트 단자들이 공통 결선된 제1 노드 N1의 바이어스 전압은 셋팅되고, MP3 및 MP4의 게이트 단자들이 공통 결선된 제2 노드 N2의 바이어스 전압도 셋팅된다.

제2 바이어스부(212)의 트랜지스터 MN1에는 MP2 및 MP4에서 복사된 바이어스 전류가 흐른다. 이는 전류 미러 구성을 가지는 트랜지스터 MN1 및 MN2을 통해 MPX를 흐르는 바이어스 전류는 결정되며, 트랜지스터 MPX의 게이트 단자의 전압도 결정된다.

또한, 제2 바이어스부(212)의 트랜지스터 MP5의 게이트 단자의 전압은 상기 제1 바이어스부(211)의 제1 노드 N1의 바이어스 전압과 동일하다. 이를 통해 트랜지스터 MP5를 흐르는 바이어스 전류는 결정된다. 또한, 제2 노드 N2의 전압이 트랜지스터 MP6의 게이트 단자에 인가된다. 이를 통해 트랜지스터 MP5의 드레인 단자의 전압 또는 MP6의 소스 단자의 전압은 결정될 수 있다. 또한, MP5에서 생성된 바이어스 전류는 트랜지스터 MN3 및 MN4를 흐르고, 트랜지스터 MN3 및 MN4의 게이트 전압은 결정된다.

제1 바이어스부(211)의 제1 노드 N1의 전압 및 제2 노드 N2의 전압에 의해 입력 스테이지(213)의 바이어스 전류는 결정된다. 이는 입력 스테이지(213)의 바이어스 전류는 제1 바이어스부(211)에서 생성된 전압에 의해 결정됨을 의미한다. 제1 노드 N1의 전압은 트랜지스터 MP7의 게이트 단자에 인가되고, 제2 노드 N2의 전압은 트랜지스터 MP8의 게이트 단자에 인가된다. MP7의 게이트 단자에 인가되는 제1 노드 N1의 전압에 의해 MP7을 흐르는 전류는 결정된다. 또한, MP7을 흐르는 바이어스 전류에 의해 MP8의 소스 단자의 전압은 결정된다. 형성된 MP7과 MP8을 흐르는 바이어스 전류는 트랜지스터 MP16과 MP17에 각각 분기되어 흐르며, 트랜지스터 MN7 및 MN8로 흐르게 된다.

또한, 출력 스테이지(214)의 MN7을 흐르는 전류는 트랜지스터 MP16을 흐르는 전류와 동일하고, MN8을 흐르는 전류는 트랜지스터 MP17을 흐르는 전류와 동일하다. 각각의 트랜지스터들을 흐르는 바이어스 전류에 의해 공통 결선된 트랜지스터 MN7과 MN8의 게이트 단자 전압은 결정된다. 또한, 제2 바이어스부(212)의 트랜지스터 MPX의 게이트 단자의 전압 및 제2 바이어스부(212)의 트랜지스터 MN3 및 MN4의 게이트 단자의 전압에 의해 트랜지스터 MP8, MP10 및 MN5를 흐르는 바이어스 전류도 결정된다. 따라서, 트랜지스터 MN7을 흐르는 바이어스 전류는 입력 스테이지(213)의 트랜지스터 MP16을 흐르는 바이어스 전류 및 트랜지스터 MN5를 흐르는 바이어스 전류의 합이며, 전류의 합에 상응하여 MN7의 게이트 단자의 전압은 결정된다. 이는 트랜지스터 MP11, MP12, MN6 및 MN8에 동일하게 적용된다. 결국, 출력 스테이지(214)를 흐르는 바이스 전류는 제2 바이어스부(212)에서 형성된 트랜지스터들의 게이트 전압에 의해 결정된다.

입력 스테이지(213)에는 양의 입력신호 INP 및 음의 입력신호 INN이 인가된다. 양의 입력신호 INP는 트랜지스터 MP16의 게이트 단자에 인가되고, 음의 입력신호 INN은 트랜지스터 MP17의 게이트 단자에 인가된다. 트랜지스터 MP16 및 MP17은 공통 소스 증폭기로 작용한다. 즉, 차동모드에서 소신호 입력에 대한 공통 소스 증폭기로 작용한다.

MP16의 출력신호는 트랜지스터 MN5의 소스 단자에 인가된다. MN5는 공통 게이트 증폭기의 구성을 취한다. 공통 게이트 증폭기에서 증폭된 신호는 공통 소스 증폭기의 구성을 가지는 트랜지스터 MN8의 게이트 단자로 인가되고, MN8이 공통 소스 증폭기에서 증폭된 신호는 공통 게이트 증폭기의 구성을 가지는 트랜지스터 MN6을 통해 출력단으로 출력된다.

공통 소스 증폭기의 구성을 가지는 MP17의 출력신호는 공통 게이트 증폭기 구성을 가지는 트랜지스터 MN6의 소스 단자로 인가되고, 증폭되어 출력단으로 전송된다.

따라서, 양의 입력신호 INP 및 음의 입력신호 INN는 차동모드에서 공통 소스 증폭기 및 공통 게이트 증폭기의 직렬 구성을 통해 증폭되고, 출력신호 Vout을 형성한다.

도 4는 본 발명의 바람직한 실시예에 따라 상기 도 2의 제2 에러 엠프를 도시한 회로도이다.

도 4를 참조하면, 제2 에러 엠프는 제1 바이어스부(221), 제2 바이어스부(222), 입력 스테이지(223), 제1 출력 스테이지(224) 및 제2 출력 스테이지(225)를 가진다.

제1 바이어스부(221), 제2 바이어스부(222) 및 입력 스테이지(223)는 상기 도 3에 설명된 바와 동일하다. 또한, 제1 출력 스테이지(224)는 상기 도 3의 출력 스테이지(214)와 동일하다. 따라서, 상기 도 4에서는 상기 도 3의 구성에 새롭게 부가된 제2 출력 스테이지(225)의 구성 및 작용을 위주로 설명키로 한다.

먼저, 제1 출력 스테이지(224)의 출력단자인 제3 노드 N3의 신호는 트랜지스터 MP14 및 MN9의 게이트 단자에 인가된다. 특히 트랜지스터 MP14는 소신호 모델링의 관점에서 공통 소스 증폭기의 구성을 가진다. 따라서, MP14를 통해 증폭된 제3 노드 N3의 신호는 드레인 단자에 나타나며, 이는 공통 소스 증폭기의 구성을 가지는 트랜지스터 MN12의 게이트 단자에 인가된다. 공통 소스 증폭기의 구성인 MN12의 게이트 단자의 신호는 증폭되어 출력단에 나타난다.

또한, 트랜지스터 MN8의 게이트 단자인 제4 노드 N4의 신호는 트랜지스터 MN10 및 MN11의 게이트 단자에 인가된다. 특히, MN11은 공통 소스 증폭기의 구성을 가지고, 게이트 단자에 인가된 신호를 증폭한다. 증폭된 신호는 드레인 단자에 형성되며, 공통 소스 증폭기의 구성을 가지는 트랜지스터 MN12의 게이트 단자로 인가되고, 증폭되어 출력단에 나타난다.

따라서 제3 노드 N3의 신호 및 제4 노드 N4의 신호는 2단으로 직렬 연결된 공통 소스 증폭기들에 의해 증폭되어 출력신호 Vout을 형성한다.

상기 도 3에 도시된 제1 에러 엠프(210)는 소신호 관점에서 공통 소스 증폭기 및 공통 게이트 증폭기가 직렬로 연결된 케스코드 구성을 가진다. 양의 입력신호 INP의 관점에서는 캐스코드 구성은 공통 소스 증폭기가 낮은 출력 임피던스 또는 낮은 실효 부하저항을 가지므로 주파수 응답특성이 향상되는 특징이 있다. 따라서, 제2 에러 엠프(220)에 비해 넓은 대역폭을 가진다.

특히 양이 입력신호 INP의 관점에서는 MP16 및 MN5의 캐스코드 구성, MN8 및 MN6이 캐스코드 구성이 형성되어 2단이 캐스코드 구성이 직렬연결된 구조로 이해된다. 또한, 음의 입력신호 INN의 관점에서는 MP17 및 MN6의 1단 캐스코드 구성이 형성된다.

상기 도 4에 도시된 제2 에러 엠프(220)는 양의 입력신호 INP의 관점에서 공통 소스 및 공통 게이트 증폭기가 직렬 연결된 캐스코드 구성으로 트랜지스터 MP16 및 MN5가 나타나고, 캐스코드 구성에 연결되어 MN8, MN11 및 MN12로 구성된 3단이 공통 소스 증폭기의 직렬구조가 나타난다. 또한, 캐스코드 구성에는 MN8의 공통 소스 증폭기 및 MN6의 공통 게이트 증폭기를 통한 2차 캐스코드 구성이 나타나며, MP14 및 MN12이 2단이 공통 소스 증폭기의 직렬연결 구성이 나타난다.

또한, 제2 에러 엠프(220)의 음의 입력신호 INN의 관점에서는 캐스코드 구성인 MP17 및 MN6이 구성되고, 캐스코드에 직렬 연결된 2단의 공통 소스 증폭기 구성인 트랜지스터 MP14 및 MN12가 형성된다.

결국, 제2 에러 엠프(220)는 캐스코드 구성에 적어도 2단의 공통 소스 증폭기가 직렬 연결된 구성이 소신호적으로 형성된다. 따라서, 도 3의 제1 에러 엠프(210)에 비해 높은 이득이 구현된다. 다만, 캐스코드 구성에 직렬 연결된 공통 소스 증폭기로 인해 주파수 특성은 제1 에러 엠프(210)에 비해 감소된다. 따라서, 제2 에러 엠프(220)는 제1 에러 엠프(210)에 비해 좁은 대역폭을 가진다.

2개의 에러 엠프들은 병렬 배치되고, 서로 다른 주파수 대역에서 다른 전압 이득을 제공한다. 즉, 높은 주파수 대역에서는 제1 에러 엠프가 주도적인 동작을 수행하고, 증폭동작을 수행하여 빠르게 출력단의 변동을 최소화한다. 또한, 낮은 주파수 대역에서는 제2 에러 엠프가 주도적인 동작을 수행하고, 비교적 높은 이득을 가진 증폭동작을 통해 출력단의 변동을 최소화하는 레귤레이션 동작을 수행할 수 있다.

상술한 본 발명에서는 2개의 에러 엠프가 저 드롭아웃 레귤레이터의 궤환경로에 배치된다. 출력신호의 변동에 따른 고조파 성분에 따라 2개의 에러 엠프는 선택적으로 주도적인 증폭동작을 수행한다. 따라서, 하나의 에러 엠프만을 채용하여 주파수 성분에 무관하게 증폭동작을 수행하여 소모전력을 증가시키는 문제는 해결된다. 따라서, 선택적 증폭동작을 통해 소모전력은 감소된다.

200 : 기준전압 발생기 210 : 제1 에러 엠프
220 : 제2 에러 엠프 230 : 패스 소자
240 : 전압 분배부

Claims

기준전압을 형성하기 위한 기준전압 발생기;
상기 기준전압을 음의 입력단자를 통해 수신하고, 궤환전압을 양의 입력단자를 통해 수신하여 상기 궤환전압과 상기 기준전압의 차이를 증폭하기 위한 제1 에러 엠프;
상기 제1 에러 엠프와 병렬적 구성을 가지며, 상기 기준전압을 음의 입력단자를 통해 수신하고, 상기 궤환전압을 양의 입력단자를 통해 수신하여 상기 궤환전압과 상기 기준전압의 차이를 증폭하기 위한 제2 에러 엠프;
상기 제1 에러 엠프와 상기 제2 에러 엠프의 출력단들이 공통 결선되어 출력신호가 인가되고, 상기 제1 에러 엠프와 상기 제2 에러 엠프의 출력신호에 따라 구동전류를 발생하기 위한 패스 소자; 및
상기 구동전류에 따른 출력신호를 형성하고, 저항연결을 통한 상기 궤환전압을 생성하기 위한 전압 분배부를 포함하고,
상기 제1 에러 엠프는 상기 제2 에러 엠프보다 낮은 전압이득을 가지고, 상기 제2 에러 엠프보다 넓은 대역폭을 가지며, 상기 출력신호의 변동시 제1 에러 엠프와 제2 에러 엠프는 동시에 동작하되, 변동의 초기에 높은 주파수의 고조파 성분에 대해 제1 에러 엠프가 주도적인 증폭동작을 수행하고, 상기 출력신호의 낮은 주파수의 고조파 성분에 대해 제2 에러 엠프가 주도적인 증폭동작을 수행하는 것을 특징으로 하는 저 드롭아웃 전압 레귤레이터.
제1항에 있어서, 상기 제1 에러 엠프는,
기준 바이어스 전류원에 의해 전류 미러링 동작을 수행하는 트랜지스터들의 게이트 단자들의 전압을 결정하기 위한 제1 바이어스부;
상기 제1 바이어스부로부터 복사된 바이어스 전류에 따라, 바이어싱 동작을 수행하기 위한 제2 바이어스부;
양의 입력신호 및 음의 입력신호를 수신하고, 상기 제1 바이어스부로부터 바이어스 전압을 공급받고, 공통 소스 증폭기 구성을 통해 상기 양의 입력신호 및 음의 입력신호를 증폭하기 위한 입력 스테이지; 및
상기 제2 바이어스부에 셋팅된 전압에 의해 바이어싱되고, 상기 입력 스테이지에 연결되어, 공통 게이트 증폭기 구성을 통해 상기 입력 스테이지를 출력신호를 증폭하여 출력신호를 생성하기 위한 출력 스테이지를 포함하는 것을 특징으로 하는 저 드롭아웃 전압 레귤레이터.
제2항에 있어서, 상기 출력 스테이지는,
상기 양의 입력신호를 공통 게이트 증폭하는 입력 스테이지의 출력신호에 대해 공통 게이트 증폭 동작을 수행하여 제1 케스코드들 형성하는 트랜지스터; 및
상기 제1 케스코드에 연결되고, 상기 제1 케스코드의 출력에 대해 공통 소스 증폭 및 공통 게이트 증폭 동작을 수행하는 제2 케스코드를 포함하는 것을 특징으로 하는 저 드롭아웃 전압 레귤레이터.
제2항에 있어서, 상기 출력 스테이지는,
상기 음의 입력신호를 공통 게이트 증폭하는 입력 스테이지의 출력신호에 대해 공통 게이트 증폭 동작을 수행하여 제3 케스코드를 형성하는 트랜지스터를 포함하는 것을 특징으로 하는 저 드롭 아웃 전압 레귤레이터.
제1항에 있어서, 상기 제2 에러 엠프는,
기준 바이어스 전류원에 의해 전류 미러링 동작을 수행하는 트랜지스터들의 게이트 단자들의 전압을 결정하기 위한 제1 바이어스부;
상기 제1 바이어스부로부터 복사된 바이어스 전류에 따라, 바이어싱 동작을 수행하기 위한 제2 바이어스부;
양의 입력신호 및 음의 입력신호를 수신하고, 상기 제1 바이어스부로부터 바이어스 전압을 공급받고, 공통 소스 증폭기 구성을 통해 상기 양의 입력신호 및 음의 입력신호를 증폭하기 위한 입력 스테이지;
상기 제2 바이어스부에 셋팅된 전압에 의해 바이어싱되고, 상기 입력 스테이지에 연결되어, 공통 게이트 증폭기 구성을 통해 상기 입력 스테이지를 출력신호를 증폭하여 출력신호를 생성하기 위한 제1 출력 스테이지; 및
상기 제1 출력 스테이지의 출력신호를 수신하여 적어도 2단으로 직렬 연결된 공통 소스 증폭기 구성을 통해 증폭 동작을 수행하는 제2 출력 스테이지를 포함하는 것을 특징으로 하는 저 드롭아웃 전압 레귤레이터.