KR101255996B1

KR101255996B1 - 전압 레귤레이터

Info

Publication number: KR101255996B1
Application number: KR1020060014996A
Authority: KR
Inventors: 아키요시 아이카와
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2005-07-21
Filing date: 2006-02-16
Publication date: 2013-04-18
Anticipated expiration: 2026-02-16
Also published as: US20070018625A1; CN1900875B; JP2007026337A; CN1900875A; JP4774247B2; KR20070012187A; US7193399B2

Abstract

슬리브 모드 시 전압 레귤레이터의 소비 전류를 저감한다. 통상 동작 모드 시, 파워 다운 신호 PDN으로 서브 레귤레이터 회로(40)는 정지되어, 기준전압회로(10)로부터 출력되는 기준전압 REF와 분압 저항(32, 33)에서 생성된 감시전압 VM이 연산증폭기(20)에서 비교된다. 비교 결과의 검출전압 VD에서 PMOS(31)가 제어되어, 감시전압 VM이 기준전압 REF와 같아지도록 내부전원전압 REG이 조정된다. 슬리브 모드시, 기준전압회로(10)와 연산증폭기(20)가 정지되어, 서브 레귤레이터 회로(40)가 기동된다. 서브 레귤레이터 회로(40)의 PMOS(41)에 저항(43)으로 제한된 미소전류가 흐르고, 같은 크기의 전류가 전류 미러를 구성하는 PMOS(46)로부터 임계값 전압출력 회로의 PMOS(45)등에 공급된다. 노드 N3의 임계값 전압 VT는 전압 폴로워(47)로 전력증폭되어서, 출력 단자(35)로부터 출력된다.

기준전압회로, 연산증폭기, 임계값 전압 출력회로, 서브 레귤레이터 회로

Description

전압 레귤레이터{VOLTAGE REGULATOR}

도 1은 본 발명의 실시예 1을 나타내는 전압 레귤레이터의 구성도,

도 2는 종래의 전압 레귤레이터의 구성도,

도 3은 본 발명의 실시예 2를 나타내는 전압 레귤레이터의 구성도,

도 4는 본 발명의 실시예 3을 나타내는 전압 레귤레이터의 구성도,

도 5는 본 발명의 실시예 4를 나타내는 전압 레귤레이터의 구성도이다.

[도면의 주요부분에 대한 부호의 설명]

10 : 기준전압회로 20, 47 : 연산증폭기

31, 41, 45, 46, 48b : PMOS

32, 33, 43 : 저항

40, 40A :서브 레귤레이터 회로

42, 44, 48a : NMOS

49 : 인버터 50 : 스위치 회로

본 발명은, 공급되는 전원전압의 변동이나 출력하는 부하 전류의 변동에 관계없이 일정한 전압을 출력하는 레귤레이터, 특히 그 전력 절약 모드에 있어서의 소비 전류의 저감에 관한 것이다.

도 2는, 종래의 전압 레귤레이터의 구성도이다.

이 전압 레귤레이터는, 밴드갭 등이 의해 기준전압 REF를 생성하는 기준전압회로(1), 이 기준전압 REF와 감시전압 VM을 비교하여 그 차이에 따른 검출전압 VD를 출력하는 연산증폭기(OP)(2), 외부로부터 공급되는 전원전압 VDD와 일정한 내부전원전압 REG가 출력되는 출력 노드 N과의 사이에 접속되어서 검출전압 VD에 의해 도통상태가 제어되는 P채널 MOS트랜지스터(이하, 「PMOS」라고 한다)(3) 및 출력 노드 N과 접지 전압 GND 사이에 접속되어 내부전원전압 REG를 분압한 감시전압 VM을 출력하는 저항(4, 5)으로 이루어지는 분압 회로로 구성되어 있다.

이 전압 레귤레이터에 있어서, 저항(4, 5)의 저항값을 각각 R4, R5라고 하면, 감시전압 VM은, REG X R5/ (R4+R5)이 된다. 감시전압 VM은 연산증폭기(2)의 +입력 단자에 주어지고, 이 연산증폭기(2)의 -입력 단자에는 기준전압 REF가 주어지고 있다.

여기에서 전원전압 VDD나 출력 노드 N에서 흐르는 부하 전류의 변동에 따라 내부전원전압 REG가 변화하고, 감시전압 VM이 기준전압 REF보다도 높아지면, 연산증폭기(2)로부터 출력되는 검출전압 VD가 상승한다. 이에 따라 PMOS(3)의 온 저항이 증가하고, 출력 노드 N의 내부전원전압 REG는 저하한다. 역으로 감시전압 VM이 기준전압 REF보다도 낮아지면, 연산증폭기(2)로부터 출력되는 검출전압 VD가 저하 하고, PMOS(3)의 온 저항이 감소한다. 이에 따라 출력 노드 N의 내부전원전압 REG는 상승한다. 이러한 피드백 동작에 의해, 감시전압 VM은 기준전압 REF와 같아지도록 제어된다. 따라서, 전원전압 VDD나 출력 노드 N로부터 흐르는 부하 전류의 변동에 관계없이, 출력 노드 N의 내부전원전압 REG는, REF X (R4+R5)/R5의 일정 전압으로 유지된다.

[특허문헌 1] 일본국 공개특허공보 특개2001-211640호 공보

그러나, 상기 전압 레귤레이터에서는, 부하 전류가 흐르지 않아도 기준전압회로(1)나 연산증폭기(2)에서 전류를 소비한다. 이 때문에, LSI(Large Scale Integration)의 슬리브 모드에 의해 전체의 소비 전류를 억제하고자 해도, 전압 레귤레이터의 소비 전류로 인해, 철저한 소비 전류의 저감을 할 수 없다는 과제가 있었다.

본 발명은, 슬리브 모드시의 전압 레귤레이터의 소비 전류를 저감하는 것을 목적으로 하고 있다.

본 발명의 전압 레귤레이터는, 통상 동작 모드 시에 기준전압을 발생하고, 슬리브 모드 시에는 동작을 정지하는 기준전압회로와, 통상 동작 모드 시에 상기 기준전압과 감시전압을 비교해서 그 차이를 증폭하여 출력하고, 슬리브 모드 시에는 동작을 정지하는 증폭회로와, 전원전압이 공급되는 전원단자와 내부전원전압을 출력하는 출력 단자와의 사이에 접속되어, 상기 검출전압에 의해 도통상태가 제어되는 PMOS와, 접지 전압이 인가되는 접지 단자와 상기 출력 단자와의 사이에 접속되어, 상기 출력 단자의 전압을 분압하여 상기 감시전압으로서 상기 비교 회로에 주는 저항 분압 회로와, 슬리브 모드 시에 상기 내부전원전압과 다른 저전원전압을 생성해서 상기 출력 단자에 출력하고, 통상 동작 모드 시에는 동작을 정지하는 서브 레귤레이터 회로를 구비한 것을 특징으로 한다.

[발명을 실시하기 위한 최선의 형태]

상기 전압 레귤레이터의 서브 레귤레이터 회로를, 전원전압과 접지 전압 사이에 접속된 제1의 트랜지스터와 저항에 의해 기준전류를 흐르게 하는 기준전류회로와, 제1의 트랜지스터에 대하여 전류 미러 회로를 구성 함으로써 기준전류에 따른 전류를 흐르게 하는 제2의 트랜지스터와, 제2의 트랜지스터로부터 공급되는 전류에 의해 임계값 전압을 출력하는 순방향으로 다이오드 접속된 단수 또는 복수의 제3의 트랜지스터와, 임계값 전압을 출력하는 전압 폴로워 회로를 구비한 구성으로 한다.

또한 서브 레귤레이터 회로의 출력측과 출력 단자와의 사이에, 슬리브 모드 시에 온 상태가 되어 서브 레귤레이터 회로에서 생성된 저전원전압을 출력 단자에 출력하고, 통상 동작 모드 시에는 오프 상태가 되는 스위치 회로를 설치한다.

또한 저항 분압 회로와 접지 단자와의 사이 또는 저항 분압 회로와 출력 단자와의 사이에, 슬리브 모드 시에 오프 상태가 되는 스위치용 트랜지스터를 설치한다.

[실시예 1]

도 1은, 본 발명의 실시예 1을 나타내는 전압 레귤레이터의 구성도이다.

이 전압 레귤레이터는, 외부로부터 공급되는 전원전압 VDD를 조정하여, 일정한 내부전원전압 REG를 출력하는 것으로, 파워 다운 기능이 있는 기준전압회로(10)와 연산증폭기(20)를 가지고 있다. 기준전압회로(10)는, 밴드갭 등에 의해 기준전압 REF를 생성하는 것이지만, 예를 들면 접지 전압 GND와의 사이에 N채널 MOS트랜지스터 (이하, 「NMOS」라고 한다)등의 스위치 소자를 삽입하여, 이것을 파워 다운 신호 PD, PD1로 제어함으로써, 슬리브 모드 시에 접지 전압 GND로부터 분리하여 동작을 정지시킬 수 있도록 하고 있다. 마찬가지로, 연산증폭기(20)도, 파워 다운 신호 PD, PD1에 의해, 슬리브 모드시의 동작을 정지시킬 수 있도록 되어 있다. 여기에서, 파워 다운 신호 PD는, 이 전압 레귤레이터 전체를 파워 다운 시키는 신호이며, 기준전압회로(10)등을 파워 다운 시키는 신호이다.

기준전압회로(10)의 출력측은, 연산증폭기(20)의 -입력 단자에 접속되고, 이 연산증폭기(20)의 출력측이, PMOS(31)의 게이트에 접속되어 있다. PMOS(31)의 소스는, 외부로부터 전원전압 VDD가 부여되는 전원단자(30)에 접속되고, 이 PMOS(31)의 드레인은, 일정한 내부전원전압 REG가 출력되는 출력 단자(35)에 접속되어 있다. 이 출력 단자(35)에는, 도시하지 않은 부하 회로가 접속되어 있다. 출력 단자(35)는, 분압 회로를 구성하는 저항(32, 33)을 거쳐서, 접지 전압 GND에 접속되어 있다. 그리고, 저항(32, 33)의 접속점의 전압이, 감시전압 VM으로서 연산증폭기(20)의 +입력 단자에 주어지고 있다.

또한 이 전압 레귤레이터는, 슬리브 모드 시에 부하 회로에 공급하는 전원전압 SOUT를 생성하는 서브 레귤레이터 회로(40)를 가지고 있고, 이 서브 레귤레이터 회로(40)의 출력측이 출력 단자(35)에 접속되고 있다.

서브 레귤레이터 회로(40)는, PMOS(41), NMOS(42) 및 저항(43)으로 이루어지는 기준전류회로와, NMOS(44) 및 PMOS(45)로 이루어지는 임계값 전압 출력 회로와, PMOS(46)에 의한 전류원과, 연산증폭기(47)에 의한 전압 폴로워 회로와, NMOS(48a), PMOS(48b) 및 인버터(49)로 이루어지는 파워 다운 제어회로로 구성되어 있다.

기준전류회로는, 전원전압 VDD와 저항(43)의 저항값에 따른 기준전류를 흐르게 하는 것으로, PMOS(41)의 소스가 전원전압 VDD에 접속되고, 게이트와 드레인은 노드 N1에 접속되어 있다. 노드 N1에는 NMOS(42)의 드레인이 접속되고, 이 NMOS(42)의 게이트가 노드 N2에 접속되며, 소스는 저항(43)을 거쳐서 접지 전압 GND에 접속되어 있다.

임계값 전압 출력 회로는, 트랜지스터의 임계값 전압 VT에 의해 슬리브 모드시의 백업 전압으로서 저전원전압 SOUT를 생성하는 것으로, 순방향으로 다이오드 접속된 상시 온 상태의 NMOS(44)와 PMOS(45)로 구성되어 있다. NMOS(44)의 소스는 접지 전압 GND에 접속되고, 게이트와 드레인이 노드 N2에 접속되어 있다. PMOS(45)의 게이트와 드레인은 노드 N2에 접속되고, 소스가 노드 N3에 접속되어 있다.

전류원은, 기준전류회로에 흐르는 전류와 같은 크기의 전류를 임계값 전압 출력 회로에 흐르게 하는 것으로, PMOS(41)에 대하여 전류 미러가 되는 PMOS(46)로 구성되어 있다. PMOS(46)의 소스는 전원전압 VDD에, 게이트는 노드 N1에, 드레인은 노드 N3에 각각 접속되어 있다. 노드 N3에는 전압 폴로워 접속된 연산증폭기(47)의 +입력 단자가 접속되어, 이 연산증폭기(47)의 출력측으로부터 노드 N3에 출력되는 임계값 전압 VT가 전원전압 SOUT로서 출력된다.

한편, 파워 다운 제어회로의 NMOS(48a)는, 노드 N2과 접지 전압 GND의 사이에 접속되어, 파워 다운 신호 PD, PD1로 온·오프 제어된다. 또한 PMOS(48b)는, 전원전압 VDD와 노드 N1의 사이에 접속되어, 파워 다운 신호 PD, PD2가 인버터(49)로 반전되어 생성된 파워 다운 신호 PDN, PD2N에 의해 온·오프 제어된다. 또한 파워 다운 신호 PD, PD2는, 연산증폭기(47)의 파워 다운 제어에도 사용되도록 되어 있다.

다음에 동작을 설명한다.

통상 동작 모드 시에는, 파워 다운 신호 PD = "L", PD1= "L", PD2= "H"가 되고, 기준전압회로(10)와 연산증폭기(20)는 통상 동작이 행해진다. 즉 기준전압회로(10)로부터 출력되는 기준전압 REF가 연산증폭기(20)의 -입력 단자에 주어지고, 이 연산증폭기(20)의 +입력 단자에는, 출력 단자(35)의 내부전원전압 REG가 저항(32, 33)으로 분압되어서 감시전압 VM으로서 주어진다. 또, 서브 레귤레이터 회로(40)에서는, "H"의 파워 다운 신호 PD2에서 NMOS(48a)가 온 상태가 되어 노드 N2이 접지 전압 GND가 되고, "L"의 파워 다운 신호 PD2N에서 PMOS(48b)이 온 상태가 되어 노드 N1이 전원전압 VDD가 된다. 이 때문에, PMOS(41, 46)는 오프 상태가 되 고, 전원전압 VDD로부터의 전류가 차단된다. 또한 연산증폭기(47)는, "H"의 파워 다운 신호 PD2가 주어지게 되어 동작이 정지한다.

여기에서, 감시전압 VM이 기준전압 REF보다도 높아지면, 연산증폭기(20)로부터 출력되는 검출전압 VD가 상승하고, PMOS(31)의 온 저항이 증가하여 출력 단자(35)의 내부전원전압 REG은 저하한다. 반대로 감시전압 VM이 기준전압 REF보다도 낮아지면, 연산 증폭기(20)로부터 출력되는 검출전압 VD가 저하하고, PMOS(31)의 온 저항이 감소하여 출력 단자(35)의 내부전원전압 REG는 상승한다. 이러한 피드백 동작에 의해, 감시전압 VM은 기준전압 REF와 같아지도록 제어되어, 전원전압 VDD나 출력 단자(35)로부터 흐르는 부하 전류의 변동에 관계없이, 이 출력 단자(35)의 내부전원전압 REG는 일정 전압으로 유지된다.

한편, 슬리브 모드 시에는, 파워 다운 신호 PD1이 "H"가 되어, 기준전압회로(10)와 연산증폭기(20)는 접지 전압 GND로부터 분리되어 동작은 정지되고, 이들의 기준전압회로(10)와 연산증폭기(20)에는 전류가 흐르지 않는다. 또한 연산증폭기(20)의 검출전압 VD는 "H"가 되므로, PMOS(31)는 오프 상태가 되고, 출력 단자(35)는 전원전압 VDD로부터 분리된다.

이 때, 서브 레귤레이터 회로(40)에서는, 파워 다운 신호 PD2가 "L"이 되고, 파워 다운 제어회로의 NMOS(48a), PMOS(48b)가 오프 상태가 되므로, 기준전류회로의 PMOS(41)에는 전원전압 VDD와 저항(43)의 저항값에 따른 기준전류가 흐르고, 이 PMOS(41)에 대하여 전류 미러를 구성하는 전류원의 PMOS(46)에도 이 기준전류에 대응한 전류가 흐른다. PMOS(46)의 전류는, 임계값 전압 출력 회로의 PMOS(45)와 NMOS(44)를 거쳐서 접지 전압 GND에 흐르므로, 노드 N3에는 이것들의 PMOS(45)와 NMOS(44)의 임계값 전압 VT에 상당하는 전압이 출력된다. 노드 N3의 전압은, 연산증폭기(47)를 거쳐서 전원전압 SOUT로서 출력 단자(35)에 출력된다.

이상과 같이, 이 실시예 1의 전압 레귤레이터는, 다음과 같은 이점이 있다.

(1)기준전압회로(10)와 연산증폭기(20)는 파워 다운 기능을 가지고 있으므로, 슬리브 모드 시에 파워 다운 신호 PD1로 이들의 동작을 정지시킴으로써, 소비전력을 줄일 수 있다.

(2)슬리브 모드 시에, 통상 동작시의 내부전원전압 REG과 다른 전압으로 기본적으로는 낮은 전원전압 SOUT를 출력하는 서브 레귤레이터 회로(40)을 가지고 있으므로, 슬리브 모드에서 동작하고 있는 내부 로직 회로등에 대하여, 백업용의 낮은 전원전압을 공급하는 것이 가능하게 되어, 슬리브 모드시의 소비전력을 더욱 저감할 수 있다.

(3)서브 레귤레이터 회로(40)는, 임계값 전압 출력 회로에 의해 트랜지스터의 임계값 전압 VT에 따른 전압을 생성하여, 슬리브 모드시의 전원전압 SOUT를 출력하도록 하고 있다. 따라서, 임계값 전압 출력 회로 등을 구성하는 NMOS(42, 44), PMOS(45)를, 전원전압 SOUT에서 동작하는 내부 로직 회로 등의 트랜지스터와 같은 특성이 되도록(예를 들면 동일한 트랜지스터 구조로) 형성함으로써, 최적인 전원전압 SOUT를 출력할 수 있다.

(4)서브 레귤레이터 회로(40)는, 저항(43)의 저항값에 따른 기준전류를 흐르게 하는 기준전류회로를 가지고 있으므로, 이 저항(43)의 저항값을 조정함으로써, 쓸데 없는 소비 전류를 최소한으로 억제할 수 있다. 예를 들면 안정된 임계값 전압 VT를 생성하기 위해 PMOS(45)등에 흘리는 최소전류가 0.5μA이면, 이 서브 레귤레이터 회로(40)에서의 소비 전류를 1μA로 억제할 수 있다.

또, 이 실시예 1에서는, 서브 레귤레이터 회로(40)의 임계값 전압 출력 회로는, 2개의 트랜지스터 NMOS(44)와 PMOS(45)를 직렬로 접속해서 구성하고 있지만, 필요한 임계값 전압 VT에 따라, 3개 이상의 트랜지스터를 사용할 수 있다.

또한 전류 미러를 구성하는 PMOS(41, 46)를, 각각 복수의 PMOS를 직렬로 접속하여 구성해도 좋다.

[실시예 2]

도 3은, 본 발명의 실시예 2을 나타내는 전압 레귤레이터의 구성도이며, 도 1중의 요소와 공통의 요소에는 공통인 부호가 붙여지고 있다.

이 전압 레귤레이터는, 도 1의 전압 레귤레이터에 있어서의 저항(32, 33)에 의한 분압 회로와 접지 전압 GND의 사이에 직렬에 스위치용의 NMOS(34)를 삽입하여, 이 NMOS(34)를, 기준전압회로(10)나 연산증폭기(20)와 공통의 파워 다운 신호 PD1로 온·오프 제어하도록 구성한 것이다. 그 밖의 구성은, 도 1과 같다.

이 전압 레귤레이터에서는, 통상 동작 모드 시는 파워 다운 신호 PD2가 "H"가 되므로, NMOS(34)는 온 상태가 되어, 도 1과 같은 동작이 행해진다. 단, 저항(33)에 NMOS(34)의 온 저항이 가해지므로, 감시전압 VM은 약간 변화되지만, 저항(32, 33)의 저항값에 비해 극히 작기 때문에 그 변화는 근소하다.

한편, 슬리브 모드 시에는 파워 다운 신호 PD2가 "L"이 되므로, NMOS(34)는 오프 상태가 된다. 이에 따라 서브 레귤레이터 회로(40)로부터 출력되는 전원전압 SOUT가 저항(32, 33)을 거쳐서 접지 전압 GND에 흐르지 않게 되어, 쓸데 없는 소비 전류를 더욱 삭감할 수 있다.

또, 이 실시예 2에서는, 저항(33)과 접지 전압 GND의 사이에는 NMOS(34)를 삽입하고 있지만, 출력 단자(35)과 저항(32) 사이에 이 NMOS(34)을 삽입해도 좋다.

[실시예 3]

도 4는, 본 발명의 실시예 3을 나타내는 전압 레귤레이터의 구성도이며, 도 1중의 요소와 공통의 요소에는 공통의 부호가 붙여지고 있다.

이 전압 레귤레이터는, 도 1의 전압 레귤레이터에 있어서의 서브 레귤레이터 회로(40)대신에 구성을 약간 간소화한 서브 레귤레이터 회로(40A)를 설치함과 동시에, 이 서브 레귤레이터 회로(40A)의 출력측을 스위치 회로(50)를 거쳐서 출력 단자(35)에 접속한 것이다.

서브 레귤레이터 회로(40A)는, 도 1중의 서브 레귤레이터 회로(40)로부터 파워 다운 제어회로, 즉 NMOS(48a), PMOS(48b) 및 인버터(49)를 삭제함과 동시에, 연산증폭기(47)의 파워 다운 기능을 삭제한 것이다. 스위치 회로(50)는, 소위 트랜스퍼 게이트라 불리는 것으로, PMOS(51)와 NMOS(52)를 병렬로 접속하여, 이 PMOS(51)의 게이트에 파워 다운 신호 PD, PD2의 논리합의 신호를 주고, NMOS(52)의 게이트에는 파워 다운 신호 PD, PD2의 논리합을 인버터(53)에서 반전하여 공급하도록 한 것이다. 그 밖의 구성은 도 1과 같다.

이 전압 레귤레이터에서는, 통상 동작 모드 시는 파워 다운 신호 PD= "L", PD1= "L", PD2= "H"이 되고 있으므로, 기준전압회로(10), 연산증폭기(20), PMOS(31) 및 저항(32,33)에 의한 통상의 동작이 행해진다. 또한 스위치 회로(50)의 PMOS(51)와 NMOS(52)는 모두 오프 상태가 되어, 서브 레귤레이터 회로(40)은 출력 단자(35)로부터 분리된다.

한편, 슬리브 모드 시에는 파워 다운 신호 PD＝"L", PD1= "H", PD2= "L"이 되므로, 기준전압회로(10)과 연산증폭기(20)의 동작은 정지한다. 또한 스위치 회로(50)의 PMOS(51)와 NMOS(52)는 모두 온 상태가 되어, 서브 레귤레이터 회로(40)의 전원전압 SOUT가 출력 단자(35)로부터 출력된다.

이상과 같이, 이 실시예 3의 전압 레귤레이터는, 서브 레귤레이터 회로(40A)가 항상 동작하고 있으므로, 슬리브 모드로 바뀌었을 때, 바로 소정의 전원전압 SOUT가 출력되므로, 전압저하에 의한 전환시의 내부 로직 회로 등의 오동작을 방지 할 수 있다는 이점이 있다. 또, 통상 동작시에도 서브 레귤레이터 회로(40A)는 동작하고 있지만, 그 소비 전류는 예를 들면 1μA정도이며, 통상 동작시의 LSI전체의 소비 전류에 비해 무시 할 수 있다.

[실시예 4]

도 5는, 본 발명의 실시예 4를 나타내는 전압 레귤레이터의 구성도이며, 도 3 및 도 4중의 요소와 공통인 요소에는 공통인 부호가 붙여지고 있다.

이 전압 레귤레이터는, 도 3과 도 4의 전압 레귤레이터를 조합한 것으로, 저항(33)과 접지 전압 GND의 사이에 스위치용의 NMOS(34)을 삽입하고, 서브 레귤레이터 회로(40A)의 출력측과 출력 단자(35) 사이에 스위치 회로(50)를 삽입하여, NMOS(34)를 파워 다운 신호 PD2에서, 스위치 회로(50)를 파워 다운 신호 PD, PD2에서 제어 하도록 구성한 것이다.

이 전압 레귤레이터에서는, 통상 동작 모드 시는 파워 다운 신호 PD= "L", PD1= "L", PD2= "H"이 되고 있으므로, NMOS(34)는 온 상태가 되어, 기준전압회로(10), 연산증폭기(20), PMOS(31) 및 저항(32, 33)에 의한 일반적인 동작이 행해진다. 또한 스위치 회로(50)는 오프 상태가 되어, 서브 레귤레이터 회로(40A)는 출력 단자(35)로부터 분리된다.

한편, 슬리브 모드시는 파워 다운 신호 PD= "L", PD1= "H", PD2= "L"이 되므로, 기준전압회로(10)와 연산증폭기(20)의 동작은 정지하고, 또한 NMOS(34)는 오프 상태가 된다. 이에 따라 출력 단자(35)는 전원전압 VDD와 접지 전압 GND로부터 분리된다. 또한 스위치 회로(50)는 온 상태가 되어, 서브 레귤레이터 회로(40A)의 전원전압 SOUT가 출력 단자(35)로부터 출력된다.

이상과 같이, 이 실시예 4의 전압 레귤레이터는, 파워 다운 신호 PD2에 의해 온·오프 제어되는 NMOS(34)와, 파워 다운 신호 PD, PD2에 의해 온·오프 제어되는 스위치 회로(50)를 가지고 있으므로, 슬리브 모드에 바뀌었을 때에, 바로 소정의 전원전압 SOUT를 출력 할 수 있고, 또한, 슬리브 모드 시에 서브 레귤레이터회로(40A)로부터 출력되는 전원전압 SOUT의 쓸데 없는 소비 전류를 삭감할 수 있다는 이점이 있다.

또, 이 실시예 4에서는, 저항(33)과 접지 전압 GND 사이에 NMOS(34)를 삽입하고 있지만, 출력 단자(35)과 저항(32)의 사이에 이 NMOS(34)을 삽입해도 좋다.

본 발명의 전압 레귤레이터는, 슬리브 모드 시에 동작을 정지하는 기준전압회로와 증폭회로를 구비함과 동시에, 슬리브 모드 시에 내부전원전압과 다른 저전원전압을 생성해서 출력 단자에 출력하는 서브 레귤레이터 회로를 구비하고 있다. 이에 따라 슬리브 모드시의 소비 전류를 저감할 수 있다는 효과가 있다.

Claims

통상 동작 모드 시에 기준전압을 발생하고, 슬리브 모드 시에는 동작을 정지하는 기준전압회로와,

통상 동작 모드 시에 상기 기준전압과 감시전압을 비교해서 그 차이를 증폭해서 검출전압을 출력하고, 슬리브 모드 시에는 동작을 정지하는 증폭회로와,

전원전압이 부여되는 전원단자와 내부전원전압을 출력하는 출력 단자와의 사이에 접속되어, 상기 검출전압에 의해 도통상태가 제어되는 P채널 MOS 트랜지스터와,

접지 전압이 인가되는 접지 단자와 상기 출력 단자와의 사이에 접속되어, 상기 출력 단자의 전압을 분압해서 상기 감시전압으로서 상기 비교 회로에 부여하는 저항 분압 회로와,

슬리브 모드 시에 상기 내부전원전압과 다른 저전원전압을 생성하여 상기 출력 단자에 출력하고, 통상 동작 모드 시에는 동작을 정지하는 서브 레귤레이터 회로를 구비한 것을 특징으로 하는 전압 레귤레이터.
통상 동작 모드 시에 기준전압을 발생하고, 슬리브 모드 시에는 동작을 정지하는 기준전압회로와,

통상 동작 모드 시에 상기 기준전압과 감시전압을 비교해서 그 차이의 전압 에 대응하는 검출전압을 출력하고, 슬리브 모드 시에는 동작을 정지하는 비교 회로와,

전원전압이 부여되는 전원단자와 내부전원전압을 출력하는 출력 단자와의 사이에 접속되어, 상기 검출전압에 의해 도통상태가 제어되는 P채널 MOS 트랜지스터와,

접지 전압이 인가되는 접지 단자와 상기 출력 단자와의 사이에 접속되어, 상기 출력 단자의 전압을 분압하여 상기 감시전압으로서 상기 비교 회로에 부여하는 저항분압 회로와,

상기 내부전원전압보다도 낮은 저전원전압을 생성하는 서브 레귤레이터 회로와,

상기 서브 레귤레이터 회로의 출력측과 상기 출력 단자와의 사이에 접속되어, 슬리브 모드 시에 온 상태가 되어서 상기 서브 레귤레이터 회로에서 생성된 저전원전압을 상기 출력 단자에 출력하고, 통상 동작 모드 시에는 오프 상태가 되는 스위치 회로를 구비한 것을 특징으로 하는 전압 레귤레이터.
제 1항 또는 제 2항에 있어서,

상기 저항 분압 회로와 상기 접지 단자 사이, 또는 상기 저항 분압 회로와 상기 출력 단자와의 사이에 삽입되어, 슬리브 모드 시에 오프 상태가 되는 스위치용의 트랜지스터를 설치한 것을 특징으로 하는 전압 레귤레이터.
제 3항에 있어서,

상기 서브 레귤레이터 회로는,

전원전압과 접지 전압 사이에 접속된 제1의 트랜지스터와 저항에 의해 기준전류를 흐르게 하는 기준전류회로와,

상기 제1의 트랜지스터에 대하여 전류 미러 회로를 구성함으로써 상기 기준전류에 따른 전류를 흐르게 하는 제2의 트랜지스터와,

상기 제2의 트랜지스터로부터 공급되는 전류에 의해 임계값 전압을 출력하는 상시 온 상태의 단수 또는 복수의 제3의 트랜지스터와,

상기 임계값 전압을 상기 저전원전압으로서 출력하는 전압 폴로워 회로를 가지는 것을 특징으로 하는 전압 레귤레이터.
제 4항에 있어서,

상기 제3의 트랜지스터는, 슬리브 모드 시에 상기 저전원전압에 의해 동작하는 부하 회로를 구성하는 트랜지스터와 동일 트랜지스터 구조로 형성된 것을 특징으로 하는 전압 레귤레이터.