JP2002134711A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 シリコン原子のマイグレーションを阻害する
要因を排除して、良好なＨＳＧを形成を図るとともに、
コンタクトホール周辺での窪みを解消して、製品の歩留
まりの向上を図る。 【解決手段】 スタック型キャパシタを備えた半導体装
置の製造方法であって、前記キャパシタ下部電極２１ａ
よりウエットエッチングにおける選択比が高い材料でコ
ンタクト（蓄積ノードコンタクト）１８を形成すること
を特徴とする半導体装置の製造方法である。
要因を排除して、良好なＨＳＧを形成を図るとともに、
コンタクトホール周辺での窪みを解消して、製品の歩留
まりの向上を図る。 【解決手段】 スタック型キャパシタを備えた半導体装
置の製造方法であって、前記キャパシタ下部電極２１ａ
よりウエットエッチングにおける選択比が高い材料でコ
ンタクト（蓄積ノードコンタクト）１８を形成すること
を特徴とする半導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくは蓄積ノードコンタクトを
形成する半導体装置およびその製造方法に関する。
その製造方法に関し、詳しくは蓄積ノードコンタクトを
形成する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化にともない、ＤＲ
ＡＭキャパシタの占有面積はより減少している。しかし
ＤＲＡＭ動作に必要な蓄積容量は減少せず、一定以上の
容量を確保しなければならない。この容量確保には、誘
電体膜に誘電率の高い材料（酸化タンタル、ＢＳＴ等）
を用いる方法や、電極上に半球状結晶粒（グレイン）
（ＨＳＧ：Hemi Spherical Grain）を形成させて電極表
面積を増加させる方法がある。
ＡＭキャパシタの占有面積はより減少している。しかし
ＤＲＡＭ動作に必要な蓄積容量は減少せず、一定以上の
容量を確保しなければならない。この容量確保には、誘
電体膜に誘電率の高い材料（酸化タンタル、ＢＳＴ等）
を用いる方法や、電極上に半球状結晶粒（グレイン）
（ＨＳＧ：Hemi Spherical Grain）を形成させて電極表
面積を増加させる方法がある。
【０００３】また、ノードコンタクトについてもビット
線との短絡防止等の観点から小径化が必要とされてい
る。この小径化に対しては、シリコン酸化膜等の層間絶
縁膜に対してエッチング選択比の取れる材料でサイドウ
ォールを形成し、それをマスクとしてコンタクトホール
を開口することで、リソグラフィーによりパターニング
された径よりもさらに小さい径のコンタクトホール形成
を行う方法がある。
線との短絡防止等の観点から小径化が必要とされてい
る。この小径化に対しては、シリコン酸化膜等の層間絶
縁膜に対してエッチング選択比の取れる材料でサイドウ
ォールを形成し、それをマスクとしてコンタクトホール
を開口することで、リソグラフィーによりパターニング
された径よりもさらに小さい径のコンタクトホール形成
を行う方法がある。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな微細化技術を用いた場合、次の問題が発生する。
うな微細化技術を用いた場合、次の問題が発生する。
【０００５】以下に、ＨＳＧ形成過程における問題を説
明する。蓄積容量確保のためのＨＳＧ形成の原理は、非
晶質シリコン表面にモノシラン（ＳｉＨ4 ）を照射して
核を形成し、その後連続してアニーリングを行うことで
非晶質シリコン表面のシリコン原子が核に集まるように
マイグレーションして半球状のグレインが形成されるも
のである。この方法によりＨＳＧ形成を行う場合、非晶
質シリコン表面に自然酸化膜、有機物、シリコン微結晶
等が存在すると、これらがシリコン原子のマイグレーシ
ョンを阻害するため、良好なＨＳＧを形成することがで
きない。
明する。蓄積容量確保のためのＨＳＧ形成の原理は、非
晶質シリコン表面にモノシラン（ＳｉＨ4 ）を照射して
核を形成し、その後連続してアニーリングを行うことで
非晶質シリコン表面のシリコン原子が核に集まるように
マイグレーションして半球状のグレインが形成されるも
のである。この方法によりＨＳＧ形成を行う場合、非晶
質シリコン表面に自然酸化膜、有機物、シリコン微結晶
等が存在すると、これらがシリコン原子のマイグレーシ
ョンを阻害するため、良好なＨＳＧを形成することがで
きない。
【０００６】そこで、ＨＳＧ形成直前にＨＦ（フッ酸）
による洗浄を行っているが、シリンダ構造の下部電極と
なる非晶質シリコンの成膜初期層においては、このフッ
酸処理によっても除去できない有機物もしくはシリコン
微結晶等が存在すると、シリンダ外壁のグレイン成長が
阻害される。そこで従来はフッ酸と４フッ化アンモニウ
ムとの混合液（例えば、ＮＨ4 Ｆ：ＨＦ＝２００：１）
による表面エッチングでこの有機物もしくは微結晶核を
含む成膜初期層を除去したが、図４に示すように、シリ
コン基板１０１上に絶縁膜１０６が形成され、その絶縁
膜１０６に形成されたコンタクト１１１の上部が露出す
ると、このコンタクト１１１の上部のエッチング速度が
キャパシタ下部電極１２１のエッチング速度と同等かそ
れ以上となる。そのため、コンタクト部１１１の上部も
エッチングされてキャパシタ下部電極１２１とコンタク
ト部１１１との間の導通不良が生じる問題があった。な
お、図４の（１）は平面図を示し、図４の（２）は
（１）におけるＡ−Ａ’線断面図を示し、図４の（３）
は（１）におけるＢ−Ｂ’線断面図を示す。
による洗浄を行っているが、シリンダ構造の下部電極と
なる非晶質シリコンの成膜初期層においては、このフッ
酸処理によっても除去できない有機物もしくはシリコン
微結晶等が存在すると、シリンダ外壁のグレイン成長が
阻害される。そこで従来はフッ酸と４フッ化アンモニウ
ムとの混合液（例えば、ＮＨ4 Ｆ：ＨＦ＝２００：１）
による表面エッチングでこの有機物もしくは微結晶核を
含む成膜初期層を除去したが、図４に示すように、シリ
コン基板１０１上に絶縁膜１０６が形成され、その絶縁
膜１０６に形成されたコンタクト１１１の上部が露出す
ると、このコンタクト１１１の上部のエッチング速度が
キャパシタ下部電極１２１のエッチング速度と同等かそ
れ以上となる。そのため、コンタクト部１１１の上部も
エッチングされてキャパシタ下部電極１２１とコンタク
ト部１１１との間の導通不良が生じる問題があった。な
お、図４の（１）は平面図を示し、図４の（２）は
（１）におけるＡ−Ａ’線断面図を示し、図４の（３）
は（１）におけるＢ−Ｂ’線断面図を示す。
【０００７】次に、以下に、ストレージノードコンタク
ト形成過程における問題を説明する。微細化にともな
い、コンタクト径に比較してコンタクト深さは非常に深
くなる（アスペクト比が高くなる）。この非常に深いコ
ンタクトのエッチングには十分に高いイオンエネルギー
が必要である。そのため、コンタクトホール開口部の最
上部には、非常に強いエネルギーを持ったイオンが衝突
し、材料を削ることになる。
ト形成過程における問題を説明する。微細化にともな
い、コンタクト径に比較してコンタクト深さは非常に深
くなる（アスペクト比が高くなる）。この非常に深いコ
ンタクトのエッチングには十分に高いイオンエネルギー
が必要である。そのため、コンタクトホール開口部の最
上部には、非常に強いエネルギーを持ったイオンが衝突
し、材料を削ることになる。
【０００８】図５の（１）に示すように、シリコン基板
１０１上に層間絶縁膜１０２が形成され、その層間絶縁
膜１０２上に窒化シリコン膜からなるマスク層１０３が
形成されている。このマスク層１０３には接続孔を形成
するための開口部１０４が形成され、その開口部１０４
側壁には、不純物を添加した材料（例えばシリコン）を
用いたマスク１０５が形成されている。このように、不
純物を添加した側壁マスク１０５を用いた場合、イオン
１０６の衝突によりマスク１０５中の不純物１０７がウ
エハ近傍のプラズマ中に供給され、その不純物１０７は
ある確率をもってウエハに再突入する。再突入されたマ
スク層１０３は不純物添加されることで耐プラズマ性が
低下し、そのため、コンタクトホール１０８周辺でマス
ク層１０３が局所的にエッチングされて、窪み１１０を
発生するという問題があった。
１０１上に層間絶縁膜１０２が形成され、その層間絶縁
膜１０２上に窒化シリコン膜からなるマスク層１０３が
形成されている。このマスク層１０３には接続孔を形成
するための開口部１０４が形成され、その開口部１０４
側壁には、不純物を添加した材料（例えばシリコン）を
用いたマスク１０５が形成されている。このように、不
純物を添加した側壁マスク１０５を用いた場合、イオン
１０６の衝突によりマスク１０５中の不純物１０７がウ
エハ近傍のプラズマ中に供給され、その不純物１０７は
ある確率をもってウエハに再突入する。再突入されたマ
スク層１０３は不純物添加されることで耐プラズマ性が
低下し、そのため、コンタクトホール１０８周辺でマス
ク層１０３が局所的にエッチングされて、窪み１１０を
発生するという問題があった。
【０００９】また、図５の（２）に示すように、この局
所的にエッチングされた部分（窪み１１０）には以降の
工程でコンタクトホール１０８内部を埋め込むように形
成された導電性のコンタクト材料１０９のうち、マスク
層１０３上、側壁マスク１０５上に形成されている余分
なコンタクト材料１０９を除去した際に、上記窪み１１
０内にコンタクト材料１０９が残りやすく、これが電気
的な短絡の原因となり、製品の歩留まり低下を引き起こ
す原因となっている。
所的にエッチングされた部分（窪み１１０）には以降の
工程でコンタクトホール１０８内部を埋め込むように形
成された導電性のコンタクト材料１０９のうち、マスク
層１０３上、側壁マスク１０５上に形成されている余分
なコンタクト材料１０９を除去した際に、上記窪み１１
０内にコンタクト材料１０９が残りやすく、これが電気
的な短絡の原因となり、製品の歩留まり低下を引き起こ
す原因となっている。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。
決するためになされた半導体装置の製造方法である。
【００１１】本発明の半導体装置の製造方法は、スタッ
ク型キャパシタを備えた半導体装置の製造方法であっ
て、前記キャパシタの下部電極よりウエットエッチング
における選択比が高い材料で蓄積ノードコンタクト、も
しくは蓄積ノードコンタクトの少なくとも上部を形成す
る。
ク型キャパシタを備えた半導体装置の製造方法であっ
て、前記キャパシタの下部電極よりウエットエッチング
における選択比が高い材料で蓄積ノードコンタクト、も
しくは蓄積ノードコンタクトの少なくとも上部を形成す
る。
【００１２】上記半導体装置の製造方法では、キャパシ
タの下部電極よりウエットエッチングにおける選択比が
高い材料で蓄積ノードコンタクト、もしくは蓄積ノード
コンタクトの少なくとも上部を形成することから、キャ
パシタの下部電極に対してＨＳＧ形成直前のＨＦ（フッ
酸）による洗浄を行っても、蓄積ノードコンタクトがエ
ッチングされることがなくなるので、蓄積ノードコンタ
クトとキャパシタの下部電極との導通不良が解消され
る。
タの下部電極よりウエットエッチングにおける選択比が
高い材料で蓄積ノードコンタクト、もしくは蓄積ノード
コンタクトの少なくとも上部を形成することから、キャ
パシタの下部電極に対してＨＳＧ形成直前のＨＦ（フッ
酸）による洗浄を行っても、蓄積ノードコンタクトがエ
ッチングされることがなくなるので、蓄積ノードコンタ
クトとキャパシタの下部電極との導通不良が解消され
る。
【００１３】
【発明の実施の形態】本発明の半導体装置の製造方法に
係る第１の実施の形態を、図１および図２の概略構成断
面図によって説明する。なお、蓄積ノードコンタクトを
形成する以前の工程の説明は省略する。
係る第１の実施の形態を、図１および図２の概略構成断
面図によって説明する。なお、蓄積ノードコンタクトを
形成する以前の工程の説明は省略する。
【００１４】図１の（１）に示すように、シリコン基板
１１上に層間絶縁膜１２を形成し、この層間絶縁膜１２
上にストッパ層１４（例えばシリコン窒化膜：厚さは２
００ｎｍ）を形成する。
１１上に層間絶縁膜１２を形成し、この層間絶縁膜１２
上にストッパ層１４（例えばシリコン窒化膜：厚さは２
００ｎｍ）を形成する。
【００１５】次に、図示していないレジストマスクを用
いてストッパ層１４を異方性エッチングし、コンタクト
ホール１５を形成する。
いてストッパ層１４を異方性エッチングし、コンタクト
ホール１５を形成する。
【００１６】次に、不純物を添加していない（ｎｏｎ−
ｄｏｐｅ）非晶質シリコンもしくはポリシリコン膜を全
面に形成し、エッチバックを行うことで、コンタクトホ
ール１５の内側壁にシリコン膜サイドウォール１６を形
成する。
ｄｏｐｅ）非晶質シリコンもしくはポリシリコン膜を全
面に形成し、エッチバックを行うことで、コンタクトホ
ール１５の内側壁にシリコン膜サイドウォール１６を形
成する。
【００１７】次に図１の（２）に示すように、上記シリ
コン膜サイドウォール１６およびストッパ層１４をマス
クとして層間絶縁膜１２を異方性エッチングする。この
エッチング条件としては、エッチングガスに、オクタフ
ルオロシクロブタン（Ｃ4 Ｆ 8 ）〔８ｃｍ3 ／ｍｉｎ〜
１４ｃｍ3 ／ｍｉｎ〕、アルゴン（Ａｒ）〔４００ｃｍ
3 ／ｍｉｎ〕、酸素〔８ｃｍ3 ／ｍｉｎ〕を用い、エッ
チング雰囲気の圧力を４ｋＰａ、基板印加電力を１．４
５ｋＶに設定した。それにより、層間絶縁膜１２にシリ
コン基板１１まで達するコンタクトホール１７を形成す
る。
コン膜サイドウォール１６およびストッパ層１４をマス
クとして層間絶縁膜１２を異方性エッチングする。この
エッチング条件としては、エッチングガスに、オクタフ
ルオロシクロブタン（Ｃ4 Ｆ 8 ）〔８ｃｍ3 ／ｍｉｎ〜
１４ｃｍ3 ／ｍｉｎ〕、アルゴン（Ａｒ）〔４００ｃｍ
3 ／ｍｉｎ〕、酸素〔８ｃｍ3 ／ｍｉｎ〕を用い、エッ
チング雰囲気の圧力を４ｋＰａ、基板印加電力を１．４
５ｋＶに設定した。それにより、層間絶縁膜１２にシリ
コン基板１１まで達するコンタクトホール１７を形成す
る。
【００１８】このエッチング工程においては、マスク材
となるサイドウォール膜１６に不純物が添加されていな
いため、前記図５の（１）に示すような不純物の再突入
によるシリコン窒化膜からなるストッパ層１４上の窪み
は発生しない。
となるサイドウォール膜１６に不純物が添加されていな
いため、前記図５の（１）に示すような不純物の再突入
によるシリコン窒化膜からなるストッパ層１４上の窪み
は発生しない。
【００１９】次に、図１の（３）に示すように、コンタ
クトホール１７内に導電膜を埋め込んだ後、ＣＭＰもし
くはエッチバックすることにより、ストッパ層１４上の
余分な導電膜を除去して、シリコン基板１１に接続され
た導電膜からなるコンタクト（蓄積ノードコンタクト）
１８を形成する。このコンタクト１８は、例えばリンが
添加されたシリコン膜からなる。
クトホール１７内に導電膜を埋め込んだ後、ＣＭＰもし
くはエッチバックすることにより、ストッパ層１４上の
余分な導電膜を除去して、シリコン基板１１に接続され
た導電膜からなるコンタクト（蓄積ノードコンタクト）
１８を形成する。このコンタクト１８は、例えばリンが
添加されたシリコン膜からなる。
【００２０】次に、図１の（４）に示すように、ストッ
パ層１４上に上記コンタクト１８、シリコン膜サイドウ
ォール膜１６を覆うシリンダコア膜１９（例えばＢＰＳ
Ｇ膜：厚さ１．００μｍ）を形成し、図示していないレ
ジストマスクを用いてシリンダコア膜１９を異方性エッ
チングし、シリンダ形成ホール２０を形成する。その
後、非晶質シリコン膜２１をシリンダ型ホール２０の内
面を覆う状態で形成する。
パ層１４上に上記コンタクト１８、シリコン膜サイドウ
ォール膜１６を覆うシリンダコア膜１９（例えばＢＰＳ
Ｇ膜：厚さ１．００μｍ）を形成し、図示していないレ
ジストマスクを用いてシリンダコア膜１９を異方性エッ
チングし、シリンダ形成ホール２０を形成する。その
後、非晶質シリコン膜２１をシリンダ型ホール２０の内
面を覆う状態で形成する。
【００２１】次に図１の（５）に示すように、ＣＭＰに
よりシリンダコア膜１９〔図１の（４）参照〕上部の非
晶質シリコン膜を除去した後、希フッ酸によるウエット
エッチングでキャパシタコア膜１９〔図１の（４）参
照〕を除去することで、シリンダ形状のキャパシタ下部
電極２１ａが形成される。このエッチングでは、ストッ
パ層１４およびシリコン膜サイドウォール膜１６がエッ
チングストッパとなる。その後、ＨＳＧが形成されるべ
きキャパシタ下部電極２１ａの成膜初期層を、例えばフ
ッ酸と４フッ化アンモニウムとの混合液によりエッチン
グする。
よりシリンダコア膜１９〔図１の（４）参照〕上部の非
晶質シリコン膜を除去した後、希フッ酸によるウエット
エッチングでキャパシタコア膜１９〔図１の（４）参
照〕を除去することで、シリンダ形状のキャパシタ下部
電極２１ａが形成される。このエッチングでは、ストッ
パ層１４およびシリコン膜サイドウォール膜１６がエッ
チングストッパとなる。その後、ＨＳＧが形成されるべ
きキャパシタ下部電極２１ａの成膜初期層を、例えばフ
ッ酸と４フッ化アンモニウムとの混合液によりエッチン
グする。
【００２２】この工程においては、シリコン膜サイドウ
ォール１６に不純物が添加されていないため、不純物添
加されたシリコン膜よりもキャパシタ下部電極２１ａの
成膜初期層エッチングでのエッチング速度が遅い。その
ため、このエッチングを行っても、図４の（２）、図５
の（２）に示すようなコンタクト不良は発生しない。
ォール１６に不純物が添加されていないため、不純物添
加されたシリコン膜よりもキャパシタ下部電極２１ａの
成膜初期層エッチングでのエッチング速度が遅い。その
ため、このエッチングを行っても、図４の（２）、図５
の（２）に示すようなコンタクト不良は発生しない。
【００２３】次に図２の（１）に示すように、キャパシ
タ下部電極２１ａ上にＨＳＧ２２を形成する。
タ下部電極２１ａ上にＨＳＧ２２を形成する。
【００２４】次に図２の（２）に示すように、図示して
いないキャパシタ下部電極２１ａ（ＨＳＧ２２も含む）
の表面に酸化防止処理（例えばＲＴＮによる窒化）を行
い、その後、キャパシタ誘電体膜２３（例えばＮＯ膜：
５ｎｍの厚さのシリコン窒化膜を形成した後に窒化膜表
面酸化）を形成し、さらにキャパシタ上部電極２４（例
えば厚さが２００ｎｍのリン添加シリコン膜）を形成す
る。
いないキャパシタ下部電極２１ａ（ＨＳＧ２２も含む）
の表面に酸化防止処理（例えばＲＴＮによる窒化）を行
い、その後、キャパシタ誘電体膜２３（例えばＮＯ膜：
５ｎｍの厚さのシリコン窒化膜を形成した後に窒化膜表
面酸化）を形成し、さらにキャパシタ上部電極２４（例
えば厚さが２００ｎｍのリン添加シリコン膜）を形成す
る。
【００２５】上記第１の実施の形態に係る半導体装置の
製造方法では、キャパシタの下部電極２１ａよりウエッ
トエッチングにおける選択比が高い材料でコンタクト
（蓄積ノードコンタクト）１８を形成することから、キ
ャパシタの下部電極２１ａに対してＨＳＧ形成直前のＨ
Ｆ（フッ酸）による洗浄を行っても、コンタクト１８が
エッチングされることがなくなるので、コンタクト１８
とキャパシタの下部電極２１ａとの導通不良が解消され
る。なお、コンタクト１８はその上部のみをキャパシタ
の下部電極２１ａよりウエットエッチングにおける選択
比が高い材料で形成してもよい。また、ストッパ層１４
表面の窪みを低減することができるので、次の工程で形
成される導電性の材料の除去性が改善され、短絡不良を
低減することができる。さらに導電性の材料の除去に要
する加工時間を短縮することができる。またシリコン膜
サイドウォール１６中に不純物が添加されていないた
め、不純物によるパーティクル発生を抑制することがで
きる。
製造方法では、キャパシタの下部電極２１ａよりウエッ
トエッチングにおける選択比が高い材料でコンタクト
（蓄積ノードコンタクト）１８を形成することから、キ
ャパシタの下部電極２１ａに対してＨＳＧ形成直前のＨ
Ｆ（フッ酸）による洗浄を行っても、コンタクト１８が
エッチングされることがなくなるので、コンタクト１８
とキャパシタの下部電極２１ａとの導通不良が解消され
る。なお、コンタクト１８はその上部のみをキャパシタ
の下部電極２１ａよりウエットエッチングにおける選択
比が高い材料で形成してもよい。また、ストッパ層１４
表面の窪みを低減することができるので、次の工程で形
成される導電性の材料の除去性が改善され、短絡不良を
低減することができる。さらに導電性の材料の除去に要
する加工時間を短縮することができる。またシリコン膜
サイドウォール１６中に不純物が添加されていないた
め、不純物によるパーティクル発生を抑制することがで
きる。
【００２６】次に、本発明の半導体装置の製造方法に係
る第２の実施の形態を、図１の概略構成断面図によって
説明する。なお、ストレージノードコンタクトを形成す
る以前の工程の説明は省略する。
る第２の実施の形態を、図１の概略構成断面図によって
説明する。なお、ストレージノードコンタクトを形成す
る以前の工程の説明は省略する。
【００２７】図３の（１）示すように、シリコン基板１
１上に層間絶縁膜１２を形成し、この層間絶縁膜１２上
にストッパ層１４（例えばシリコン窒化膜：厚さは２０
０ｎｍ）を形成する。
１上に層間絶縁膜１２を形成し、この層間絶縁膜１２上
にストッパ層１４（例えばシリコン窒化膜：厚さは２０
０ｎｍ）を形成する。
【００２８】次に、図示していないレジストマスクを用
いてストッパ層１４を異方性エッチングし、コンタクト
ホール１５を形成する。
いてストッパ層１４を異方性エッチングし、コンタクト
ホール１５を形成する。
【００２９】次に、上記ストッパ層１４をマスクとして
層間絶縁膜１２を異方性エッチングする。このエッチン
グ条件としては、エッチングガスに、オクタフルオロシ
クロブタン（Ｃ4 Ｆ8 ）〔８ｃｍ3 ／ｍｉｎ〜１４ｃｍ
3 ／ｍｉｎ〕、アルゴン（Ａｒ）〔４００ｃｍ3 ／ｍｉ
ｎ〕、酸素〔８ｃｍ3 ／ｍｉｎ〕を用い、エッチング雰
囲気の圧力を４ｋＰａ、基板印加電力を１．４５ｋＶに
設定した。それにより、層間絶縁膜１２にシリコン基板
１１まで達するコンタクトホール１５を延長形成する。
層間絶縁膜１２を異方性エッチングする。このエッチン
グ条件としては、エッチングガスに、オクタフルオロシ
クロブタン（Ｃ4 Ｆ8 ）〔８ｃｍ3 ／ｍｉｎ〜１４ｃｍ
3 ／ｍｉｎ〕、アルゴン（Ａｒ）〔４００ｃｍ3 ／ｍｉ
ｎ〕、酸素〔８ｃｍ3 ／ｍｉｎ〕を用い、エッチング雰
囲気の圧力を４ｋＰａ、基板印加電力を１．４５ｋＶに
設定した。それにより、層間絶縁膜１２にシリコン基板
１１まで達するコンタクトホール１５を延長形成する。
【００３０】次に、コンタクトホール１５内に導電膜
（例えばＣＶＤにより成膜したタングステン膜）を埋め
込んだ後、ＣＭＰもしくはエッチバックすることによ
り、ストッパ層１４上の余分な導電膜を除去して、シリ
コン基板１１に接続された導電膜からなるコンタクト１
８を形成する。ここで、埋め込みコンタクト材料は、後
に形成するキャパシタ下部電極よりもエッチング速度の
低い材料を用いる。
（例えばＣＶＤにより成膜したタングステン膜）を埋め
込んだ後、ＣＭＰもしくはエッチバックすることによ
り、ストッパ層１４上の余分な導電膜を除去して、シリ
コン基板１１に接続された導電膜からなるコンタクト１
８を形成する。ここで、埋め込みコンタクト材料は、後
に形成するキャパシタ下部電極よりもエッチング速度の
低い材料を用いる。
【００３１】次に、図３の（２）に示すように、ストッ
パ層１４上にコンタクト１８を覆うキャパシタコア膜３
１（例えばプラズマＣＶＤ法により成膜した厚さが５０
０ｎｍのＮＳＧ膜）を形成し、図示していないレジスト
マスクを用いてキャパシタコア膜３１を異方性エッチン
グしてコンタクト１８に接続する開口部３２を形成す
る。その後、キャパシタ下部電極材料（例えばＣＶＤ法
により成膜したルテニウム（Ｒｕ）膜）を埋め込み、Ｃ
ＭＰもしくはエッチバックすることにより、キャパシタ
コア膜３１上の余分なキャパシタ下部電極材料を除去し
て、上記開口部３２内にキャパシタ下部電極２１ａを形
成する。
パ層１４上にコンタクト１８を覆うキャパシタコア膜３
１（例えばプラズマＣＶＤ法により成膜した厚さが５０
０ｎｍのＮＳＧ膜）を形成し、図示していないレジスト
マスクを用いてキャパシタコア膜３１を異方性エッチン
グしてコンタクト１８に接続する開口部３２を形成す
る。その後、キャパシタ下部電極材料（例えばＣＶＤ法
により成膜したルテニウム（Ｒｕ）膜）を埋め込み、Ｃ
ＭＰもしくはエッチバックすることにより、キャパシタ
コア膜３１上の余分なキャパシタ下部電極材料を除去し
て、上記開口部３２内にキャパシタ下部電極２１ａを形
成する。
【００３２】その後、図３の（３）に示すように、キャ
パシタコア膜３１〔前記図１の（２）参照〕を除去し
て、コンタクト１８に接続するキャパシタ下部電極２１
ａをストッパ層１４上に突出させる。
パシタコア膜３１〔前記図１の（２）参照〕を除去し
て、コンタクト１８に接続するキャパシタ下部電極２１
ａをストッパ層１４上に突出させる。
【００３３】次に、図３の（４）に示すように、下部電
極２１ａ表面を清浄化(例えば希フッ酸による表面洗浄)
した後、下部電極２１ａ表面にキャパシタ誘電体膜２３
（例えばＣＶＤ法により成膜したＢＳＴ膜）を形成す
る。その後、キャパシタ上部電極２４（例えばルテニウ
ム（Ｒｕ））を形成し、ＭＩＭ(Metal-Insulator-Meta
l)キャパシタを形成する。ここで、キャパシタ下部電極
よりもエッチング速度の低い材料をコンタクト材料に用
いることにより、下部電極表面洗浄においてコンタクト
上部がエッチングされることによるコンタクト不良を回
避することが可能である。このようにして、コンタクト
１８に下部電極２１ａが接続するキャパシタを形成す
る。
極２１ａ表面を清浄化(例えば希フッ酸による表面洗浄)
した後、下部電極２１ａ表面にキャパシタ誘電体膜２３
（例えばＣＶＤ法により成膜したＢＳＴ膜）を形成す
る。その後、キャパシタ上部電極２４（例えばルテニウ
ム（Ｒｕ））を形成し、ＭＩＭ(Metal-Insulator-Meta
l)キャパシタを形成する。ここで、キャパシタ下部電極
よりもエッチング速度の低い材料をコンタクト材料に用
いることにより、下部電極表面洗浄においてコンタクト
上部がエッチングされることによるコンタクト不良を回
避することが可能である。このようにして、コンタクト
１８に下部電極２１ａが接続するキャパシタを形成す
る。
【００３４】上記第２の実施の形態に係る半導体装置の
製造方法では、キャパシタの下部電極２１ａよりウエッ
トエッチングにおける選択比が高い材料でコンタクト
（蓄積ノードコンタクト）１８を形成することから、キ
ャパシタの下部電極２１ａに対してＨＳＧ形成直前のＨ
Ｆ（フッ酸）による洗浄を行っても、コンタクト１８が
エッチングされることがなくなるので、コンタクト１８
とキャパシタの下部電極２１ａとの導通不良が解消され
る。なお、コンタクト１８はその上部のみをキャパシタ
の下部電極２１ａよりウエットエッチングにおける選択
比が高い材料で形成してもよい。また、ストッパ層１４
表面に窪みを発生する原因となっている不純物添加のサ
イドウォールを用いていないので、不純物によるパーテ
ィクル発生を抑制することができ、歩留まりの向上を図
ることができる。また、次の工程で形成される導電性の
材料の除去性が改善され、短絡不良を低減することがで
きる。さらに導電性の材料の除去に要する加工時間を短
縮することができる。
製造方法では、キャパシタの下部電極２１ａよりウエッ
トエッチングにおける選択比が高い材料でコンタクト
（蓄積ノードコンタクト）１８を形成することから、キ
ャパシタの下部電極２１ａに対してＨＳＧ形成直前のＨ
Ｆ（フッ酸）による洗浄を行っても、コンタクト１８が
エッチングされることがなくなるので、コンタクト１８
とキャパシタの下部電極２１ａとの導通不良が解消され
る。なお、コンタクト１８はその上部のみをキャパシタ
の下部電極２１ａよりウエットエッチングにおける選択
比が高い材料で形成してもよい。また、ストッパ層１４
表面に窪みを発生する原因となっている不純物添加のサ
イドウォールを用いていないので、不純物によるパーテ
ィクル発生を抑制することができ、歩留まりの向上を図
ることができる。また、次の工程で形成される導電性の
材料の除去性が改善され、短絡不良を低減することがで
きる。さらに導電性の材料の除去に要する加工時間を短
縮することができる。
【００３５】
【発明の効果】以上、説明したように本発明の半導体装
置の製造方法によれば、蓄積ノードコンタクト不良がな
くなることにより、製品の歩留り低下を抑制することが
できる。
置の製造方法によれば、蓄積ノードコンタクト不良がな
くなることにより、製品の歩留り低下を抑制することが
できる。
【図１】本発明の半導体装置の製造方法に係る第１の実
施の形態を示す概略構成断面図である。
施の形態を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る第１の実
施の形態を示す概略構成断面図である。
施の形態を示す概略構成断面図である。
【図３】本発明の半導体装置の製造方法に係る第２の実
施の形態を示す概略構成断面図である。
施の形態を示す概略構成断面図である。
【図４】課題を説明する概略構成平面図およびＡ−Ａ’
線断面図およびＢ−Ｂ’線断面図である。
線断面図およびＢ−Ｂ’線断面図である。
【図５】課題を説明する概略構成断面図である。
１８…コンタクト、２１ａ…キャパシタ下部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴山 利一 長崎県諫早市津久葉町1883番43 ソニー長 崎株式会社内 Ｆターム(参考） 5F083 AD29 AD62 JA04 JA38 JA56 MA06 MA17 PR03 PR16 PR39 PR40
Claims (6)
- 【請求項１】 スタック型キャパシタを備えた半導体装
置の製造方法であって、 前記キャパシタの下部電極よりウエットエッチングにお
ける選択比が高い材料で蓄積ノードコンタクトを形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 スタック型キャパシタを備えた半導体装
置の製造方法であって、 前記キャパシタの下部電極よりウエットエッチングにお
ける選択比が高い材料で蓄積ノードコンタクトの少なく
とも上部を形成することを特徴とする半導体装置の製造
方法。 - 【請求項３】 前記蓄積ノードコンタクトの開口する際
のマスクにサイドウォールを形成して用いることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記蓄積ノードコンタクトの開口する際
のマスクにサイドウォールを形成して用いることを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記サイドウォールは耐プラズマ性を有
する材料で形成することを特徴とする請求項３記載の半
導体装置の製造方法。 - 【請求項６】 前記サイドウォールは耐プラズマ性を有
する材料で形成することを特徴とする請求項４記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320686A JP2002134711A (ja) | 2000-10-20 | 2000-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320686A JP2002134711A (ja) | 2000-10-20 | 2000-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134711A true JP2002134711A (ja) | 2002-05-10 |
Family
ID=18798931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000320686A Pending JP2002134711A (ja) | 2000-10-20 | 2000-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002134711A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066796A (ja) * | 2004-08-30 | 2006-03-09 | Seiko Epson Corp | 強誘電体メモリ及びその製造方法 |
| JP2013012614A (ja) * | 2011-06-29 | 2013-01-17 | Fujifilm Corp | エッチング方法及びこれに用いられるシリコンエッチング液 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917973A (ja) * | 1995-06-30 | 1997-01-17 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| JPH10209391A (ja) * | 1997-01-20 | 1998-08-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH10223854A (ja) * | 1997-02-05 | 1998-08-21 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH11307743A (ja) * | 1998-04-24 | 1999-11-05 | Nippon Steel Corp | 半導体記憶装置及びその製造方法 |
| JP2000164822A (ja) * | 1998-11-24 | 2000-06-16 | Sony Corp | 半導体記憶装置およびその製造方法 |
| JP2000507741A (ja) * | 1996-03-26 | 2000-06-20 | マイクロン・テクノロジー・インコーポレーテッド | 集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法 |
| JP2000294745A (ja) * | 1999-04-09 | 2000-10-20 | Sony Corp | キャパシタの形成方法 |
-
2000
- 2000-10-20 JP JP2000320686A patent/JP2002134711A/ja active Pending
Patent Citations (7)
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