JP2006066796A - 強誘電体メモリ及びその製造方法 - Google Patents

Abstract

【課題】 製造プロセスの簡略化及び信頼性の向上を図ることにある。
【解決手段】 強誘電体メモリの製造方法は、（ａ）基体１０の上方に形成された絶縁層２０に、第１及び第２のコンタクトホール２２，２４を形成すること、（ｂ）第１及び第２のコンタクトホール２２，２４のそれぞれの内部に、絶縁層２０の上面よりも低い上面を有するプラグ４２，４４を形成すること、（ｃ）第１及び第２のコンタクトホール２２，２４のそれぞれのプラグ４２，４４の上方に、バリア層５２，５４を形成すること、（ｄ）下部電極８２、強誘電体層８４及び上部電極８６を順に積層して積層体８１を形成すること、（ｅ）積層体８１をエッチングすることによって、第１のコンタクトホール２２のプラグ４２の上方を含む領域に、強誘電体キャパシタ８０を形成すること、を含む。バリア層５２，５４は、下部電極８２よりもエッチングされにくい性質を有する。
【選択図】 図８

Description

本発明は、強誘電体メモリ及びその製造方法に関する。

強誘電体メモリとして、強誘電体キャパシタを選択用トランジスタにスタックする構造が知られている。強誘電体キャパシタと選択用トランジスタの間には、絶縁層が介在し、絶縁層のコンタクトホールに埋め込まれたプラグによって両者の電気的接続が図れている。プラグの形成は、コンタクトホールの内部及び周囲の絶縁層上にプラグ材料である導電層を成膜し、全体を化学的機械的研磨（ＣＭＰ）法などを適用して研磨することによって行われる。しかしながら、この場合、導電層とその周囲の絶縁層との研磨速度が異なることに起因して、コンタクトホールに導電層のリセス（凹部）が発生する。リセスを残したままにしておくと、強誘電体キャパシタを平坦な面上に形成できず、製造プロセスの安定化が損なわれ、信頼性の低下を招くおそれがある。なお、強誘電体キャパシタの製造プロセスでは、強誘電体層の酸化処理が必要になるので、プラグの酸化を防止することが要求される。
特開平１１−７４４８８号公報

本発明の目的は、製造プロセスの簡略化及び信頼性の向上が図れる強誘電体メモリ及びその製造方法を提供することにある。

（１）本発明に係る強誘電体メモリの製造方法は、
（ａ）基体の上方に形成された絶縁層に、第１及び第２のコンタクトホールを形成すること、
（ｂ）前記第１及び第２のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
（ｃ）前記第１及び第２のコンタクトホールのそれぞれの前記プラグの上方に、バリア層を形成すること、
（ｄ）下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
（ｅ）前記積層体をエッチングすることによって、前記第１のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
を含み、
前記バリア層は、前記下部電極よりもエッチングされにくい性質を有する。

本発明によれば、バリア層が下部電極よりもエッチングされにくい性質を有するので、バリア層を除去することなく、強誘電体キャパシタとなる積層体を選択的にエッチングすることができる。そのため、プラグ上にバリア層を確実に残存させることができ、プラグの酸化を確実に防止することができる。また、酸化防止用の層をプラグ上に形成する工程を省略することが可能になり、製造プロセスの簡略化を図ることができる。

なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。

（２）この強誘電体メモリの製造方法において、
前記（ｂ）工程前に、前記第１及び第２のコンタクトホールのそれぞれの内面に、他のバリア層を形成することをさらに含み、
前記（ｂ）工程で、前記プラグを前記他のバリア層の内側に形成してもよい。

（３）この強誘電体メモリの製造方法において、
前記（ｂ）工程で、
前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、
前記第１の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成してもよい。

（４）この強誘電体メモリの製造方法において、
前記（ｂ）工程の前記研磨工程後に、エッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部をさらに除去してもよい。

これによれば、第１の導電層の上部をさらに除去するので、バリア層をさらに厚く形成することが可能になり、バリア効果の向上を図ることができる。

（５）この強誘電体メモリの製造方法において、
前記（ｃ）工程で、
前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第２の導電層を形成し、
前記第２の導電層を前記絶縁層が露出するまで研磨することによって、前記バリア層を形成してもよい。

（６）この強誘電体メモリの製造方法において、
前記（ｂ）及び（ｃ）工程の少なくともいずれか一方の研磨工程は、化学的機械的研磨法による工程を含んでもよい。

（７）本発明に係る強誘電体メモリは、
基体と、
前記基体の上方に形成された第１の絶縁層と、
前記第１の絶縁層を貫通する第１のコンタクトホールと、
前記第１の絶縁層を貫通する第２のコンタクトホールと、
前記第１のコンタクトホールに形成され、プラグ及び前記プラグの上方のバリア層を含む第１のコンタクト部と、
前記第２のコンタクトホールに形成され、プラグ及び前記プラグの上方のバリア層を含む第２のコンタクト部と、
前記第１のコンタクト部の上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記第１の絶縁層の上方に形成された第２の絶縁層と、
前記第２のコンタクト部の上方に、前記第２の絶縁層を貫通して形成された第３のコンタクトホールと、
前記第３のコンタクトホールに形成された第３のコンタクト部と、
を含み、
前記バリア層は、前記下部電極よりもエッチングされにくい性質を有する。

以下、本発明の実施の形態について図面を参照して説明する。

図１〜図８は、本発明の実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。

図１に示すように、基体１０を用意する。基体１０は、半導体基板（例えばシリコン基板）である。基体１０には、複数のトランジスタ（図示しない）が形成されている。トランジスタは、ソース領域又はドレイン領域となる不純物領域と、ゲート絶縁層と、ゲート電極と、を含む。各トランジスタの間には素子分離領域（図示しない）が形成され、トランジスタ間の電気的絶縁が図られている。本実施の形態では、一例として、１Ｔ１Ｃ型のスタック構造の強誘電体メモリを製造する。

まず、基体１０上に絶縁層２０を形成する。基体１０がシリコン基板である場合、絶縁層２０を例えば酸化シリコン層（ＳｉＯ_２層）から形成してもよい。絶縁層２０は、基体１０における複数のトランジスタが形成された面上に形成する。絶縁層２０は、基体１０の上面の全部を被覆するように形成してもよく、例えばＣＶＤ（Chemical Vapor Deposition）法などの公知技術を適用して形成することができる。

図１に示すように、絶縁層２０に第１及び第２のコンタクトホール２２，２４を形成する。第１及び第２のコンタクトホール２２，２４は、それぞれ、絶縁層２０の異なる平面領域に形成する。第１のコンタクトホール２２からは、いずれか１つのトランジスタのソース領域又はドレイン領域を露出させ、第２のコンタクトホール２４からは、他のトランジスタのソース領域又はドレイン領域を露出させる。なお、第１及び第２のコンタクトホール２２，２４の形成方法としては、フォトリソグラフィ技術などを適用することができる。

図２〜図６に示すように、第１のコンタクトホール２２に第１のコンタクト部６０を形成し、第２のコンタクトホール２４に第２のコンタクト部７０を形成する。第１及び第２のコンタクト部６０，７０は、電気的導電性を有する。

まず、図２に示すように、第１及び第２のコンタクトホール２２，２４のそれぞれの内面に、バリア層（他のバリア層）３０を形成する。バリア層３０は、スパッタリング等によって成膜することができる。バリア層３０は、第１及び第２のコンタクトホール２２，２４のそれぞれの側面（絶縁層２０の端面）及び底面（基体１０の上面）に形成し、さらに絶縁層２０の上面にも形成する。ただし、バリア層３０は、第１及び第２のコンタクトホール２２，２４を埋めないように形成する。バリア層３０は、例えば窒化チタンアルミニウム層（ＴｉＡｌＮ層）及び窒化チタン層（ＴｉＮ層）の少なくともいずれか１層から形成してもよい。

次に、図３に示すように、第１及び第２のコンタクトホール２２，２４のそれぞれの内部及び絶縁層２０上に、第１の導電層４０を形成する。第１の導電層４０は、第１及び第２のコンタクトホール２２，２４の内部（詳しくはバリア層３０で囲まれた内側）を埋め込むように形成する。バリア層３０を形成する場合には、バリア層３０上に第１の導電層４０を形成する。第１の導電層４０は、ＣＶＤ法等によって成膜してもよい。第１の導電層４０は、例えばタングステン層（Ｗ層）から形成してもよい。

その後、図４に示すように、第１の導電層４０を研磨することによって、プラグ４２，４４を形成する。研磨工程では、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishment）法による工程を適用してもよい。本実施の形態では、第１の導電層４０の一部及びバリア層３０の一部を研磨及び除去する。すなわち、第１の導電層４０（及びバリア層３０）を、ストッパとなる絶縁層２０が露出するまで研磨する。その場合、絶縁層２０（例えば酸化シリコン材料）は、第１の導電層４０（例えばタングステン材料）よりも研磨されにくい（研磨速度が小さい）ので、第１及び第２のコンタクトホール２２，２４の内部において、第１の導電層４０のリセス（第１及び第２の凹部２６，２８）が発生する。なお、絶縁層２０がバリア層３０よりも研磨されにくければ、第１及び第２のコンタクトホール２２，２４のそれぞれの内部において、バリア層３２，３４の上部も研磨及び除去される。

上述の研磨工程終了後、エッチング（例えばドライエッチング）によって、少なくとも第２のコンタクトホール２４の内部の第１の導電層４０の上部をさらに除去してもよい。かかるエッチング工程は、第２のコンタクトホール２４のみに対して行ってもよく、第１及び第２のコンタクトホール２２，２４の両方に対して行ってもよい。本工程によれば、上述の第１の導電層４０のリセス（第１及び第２の凹部２６，２８）がさらに進行する（深くなる）ので、後述のバリア層５２，５４を厚く形成することが可能になり、バリア効果の向上を図ることができる。

こうして、第１のコンタクトホール２２において、その内面に沿ってバリア層３２を形成し、バリア層３２によって囲まれた内側にプラグ４２を形成することができる。また、第２のコンタクトホール２４においても同様に、その内面に沿ってバリア層３４を形成し、バリア層３４によって囲まれた内側にプラグ４４を形成することができる。プラグ４２，４４は、いずれも、絶縁層２０の上面よりも低い上面を有している。すなわち、第１及び第２のコンタクトホール２２，２４には、プラグ４２，４４上に第１及び第２の凹部２６，２８が形成されている。

次に、図５に示すように、第１の導電層４０と同様にして、第２の導電層５０を、第１及び第２のコンタクトホール２２，２４（詳しくは第１及び第２の凹部２６，２８）のそれぞれの内部及び絶縁層２０上に形成する。第２の導電層５０は、第１及び第２の凹部２６，２８を埋め込むように形成する。第２の導電層５０は、スパッタリング等によって成膜してもよい。第２の導電層５０は、例えば窒化チタンアルミニウム層（ＴｉＡｌＮ層）及び窒化チタン層（ＴｉＮ層）の少なくともいずれか１層から形成してもよい。第２の導電層５０は、上述したバリア層３０と同一材料から形成してもよい。

その後、図６に示すように、第２の導電層５０を研磨することによって、第１のコンタクトホール２２のプラグ４２上にバリア層５２を形成し、第２のコンタクトホール２４のプラグ４４上にバリア層５４を形成する。第２の導電層５０は、絶縁層２０が露出するまで研磨する。研磨工程では、化学的機械的研磨（ＣＭＰ）法による工程を適用してもよい。バリア層５２は、第１のコンタクトホール２２の内部に形成され、バリア層５４は、第２のコンタクトホール２４の内部に形成されている。

こうして、第１のコンタクトホール２２に第１のコンタクト部６０を形成し、第２のコンタクトホール２４に第２のコンタクト部７０を形成することができる。これによれば、プラグ４２，４４の形成工程で発生するリセス（第１及び第２の凹部２６，２８）は、バリア層５２，５４の形成によって解消されているので、第１及び第２のコンタクト部６０，７０の上面と、絶縁層２０の上面とをほぼ面一にすることができる。こうすることで、後述の強誘電体キャパシタ８０を平坦な面に形成することができる。また、第１のコンタクト部６０のバリア層３２，５２によって、プラグ４２に対する拡散防止及び酸化防止が可能になり、第１のコンタクト部６０の低抵抗化を図ることができる。このことは、第２のコンタクト部７０のバリア層５２，５４についても同様である。

図７及び図８に示すように、第１のコンタクト部６０上を含む領域に、強誘電体キャパシタ８０を形成する。例えば、強誘電体キャパシタ８０を、基体１０の面から垂直方向の平面視において、第１のコンタクト部６０及びその周辺領域（絶縁層２０）を含む領域に形成する。本実施の形態では、第２のコンタクト部７０上には強誘電体キャパシタ８０を形成しない。

まず、図７に示すように、下部電極８２、強誘電体層８４及び上部電極８６を順に積層して積層体８１を形成する。積層体８１は、第１及び第２のコンタクト部６０，７０上を含む領域に形成する。また、積層体８１は、第１及び第２のコンタクト部６０，７０の周辺の絶縁層２０の領域上にも形成する。

下部電極８２は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯ_ｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯ_ｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯ_ｘ）などから形成される。下部電極８２は、単一層又は複数層で形成する。下部電極８２の形成方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法などを適用することができる。

強誘電体層８４は、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を用いて形成されていてもよい。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ_３（ＰＺＴＮ系）を適用してもよい。あるいは、強誘電体層８４はこれらの材料に限定されるものではなく、例えばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。強誘電体層８４の形成方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを適用することができる。

なお、上部電極８６は、下部電極８２と同様の材料及び方法を適用して形成することができる。

その後、積層体８１を所定形状にパターニングする。まず、フォトリソグラフィ技術を適用して、レジスト層Ｒを積層体８１上に形成する。その場合、レジスト層Ｒは、第１のコンタクト部６０上を含む領域に形成し、第２のコンタクト部７０上には形成しない。そして、積層体８１のうち、レジスト層Ｒから露出する部分（第２のコンタクト部７０上を含む部分）をエッチングする。本実施の形態では、バリア層５２，５４は、積層体８１の下部電極８２よりもエッチングされにくい性質を有している。そのため、第２のコンタクト部７０上においてエッチングを進行させた場合（例えばオーバーエッチングした場合）、エッチャントが下部電極８２を超えてバリア層５４に至るが、下部電極８２のエッチングレートのほうがバリア層５４のエッチングレートよりも大きいので、下部電極８２を選択的に除去することができる。すなわち、第２のコンタクトホール２４のプラグ４４上に、酸化防止の効果を達成できる厚みの、バリア層５４を残存させることができる。また、このようにしてバリア層５４を残存させることにより、第２のコンタクト部７０の上面と絶縁層２０の上面とをほぼ面一にすることができ、平坦な面に対してその後の工程（例えば第３のコンタクト部９４の形成工程（図９参照））を行うことができる。なお、積層体８１のエッチングは、材質及び膜厚などに応じて適切な方法を選択することができ、ドライエッチング法やウエットエッチング法が例示できる。

こうして、図８に示すように、強誘電体キャパシタ８０を形成することができる。強誘電体キャパシタ８０を形成した後、強誘電体層８４の安定化（例えばエッチングダメージ回復）のため酸素雰囲気下でアニール処理を行ってもよい。

本実施の形態によれば、上述のエッチング工程後において、第２のコンタクトホール２４の内部のプラグ４４上に、所定の厚さのバリア層５４が残存しているため、プラグ４４の酸化防止を図ることができる。また、強誘電体キャパシタ８０を形成する第１のコンタクト部６０と、強誘電体キャパシタ８０を形成しない第２のコンタクト部７０と、を一括してアニール処理できる。すなわち、酸化防止用の層を第２のコンタクト部７０のプラグ４４上に形成する工程を省略することが可能になる。これらのことから、製造プロセスの簡略化及び信頼性の向上を図ることができる。

図９は、本実施の形態に係る強誘電体メモリを模式的に示す図である。この強誘電体メモリは、上述の方法によって製造されたものであってもよく、上述の方法の説明から導くことができる構成を含む。

本実施の形態に係る強誘電体メモリは、基体１０と、絶縁層（第１の絶縁層）２０と、第１及び第２のコンタクト部６０，７０と、強誘電体キャパシタ８０と、を含む。

第１及び第２のコンタクト部６０，７０のそれぞれは、基体１０の面に垂直方向に延出して形成され、絶縁層２０を貫通している。第１のコンタクト部６０の一方の端部には、基体１０のトランジスタ（ソース領域及びドレイン領域のいずれか一方）が電気的に接続され、他方の端部には強誘電体キャパシタ８０が電気的に接続されている。すなわち、第１のコンタクト部６０は、トランジスタ及び強誘電体キャパシタ８０を電気的に接続する。第２のコンタクト部７０は、第１のコンタクト部６０と同一レベルの絶縁層２０に形成されている。

図９に示すように、絶縁層２０上には第２の絶縁層９０が形成され、第２の絶縁層９０には第３のコンタクトホール９２が形成されている。第３のコンタクトホール９２は、第２のコンタクト部７０上に位置する。言い換えれば、第２及び第３のコンタクトホール２４，９２の少なくとも一部同士はオーバーラップしている。そして、第３のコンタクトホール９２には、電気的導電性を有する第３のコンタクト部９４が形成され、第２のコンタクト部７０の上面と第３のコンタクト部９４の下面とが接続されている。第３のコンタクト部９４は、第１又は第２のコンタクト部６０，７０と同様の構造を有していてもよい。第２及び第３のコンタクト部７０，９４によって、基体１０のトランジスタと配線（又はパッド）１００との電気的接続が図られている。

図９に示す例では、第２の絶縁層９０に形成され、強誘電体キャパシタ８０上に位置する第４のコンタクトホール９６が形成されている。そして、第４のコンタクトホール９６に形成された電気的導電性を有する第４のコンタクト部９８によって、強誘電体キャパシタ８０（詳しくは上部電極８６）と配線（又はパッド）１０２との電気的接続が図られている。

なお、本実施の形態に係る強誘電体メモリでは、強誘電体キャパシタ８０の下部電極８２がビット線に電気的に接続され、強誘電体キャパシタ８０の上部電極８６がプレート線に電気的に接続され、トランジスタのゲート電極がワード線に電気的に接続されている。

本実施の形態に係る強誘電体メモリによれば、上述の製造プロセスを適用することにより、製造プロセスの簡略化によるコスト削減及び信頼性の向上を図ることができる。

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

図１は、本発明の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図２は、本発明の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図３は、本発明の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図４は、本発明の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図５は、本発明の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図６は、本発明の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図７は、本発明の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図８は、本発明の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図９は、本発明の実施の形態に係る強誘電体メモリを示す図である。

符号の説明

１０…基体 ２０…絶縁層 ２２…第１のコンタクトホール
２４…第２のコンタクトホール ３０，３２，３４…バリア層
４０…第１の導電層 ４２，４４…プラグ ５０…第２の導電層
５２，５４…バリア層 ６０…第１のコンタクト部 ７０…第２のコンタクト部
８０…強誘電体キャパシタ ８１…積層体 ８２…下部電極 ８４…強誘電体層
８６…上部電極 ９０…第２の絶縁層 ９２…第３のコンタクトホール
９４…第３のコンタクト部

Claims (7)

1. （ａ）基体の上方に形成された絶縁層に、第１及び第２のコンタクトホールを形成すること、
   （ｂ）前記第１及び第２のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
   （ｃ）前記第１及び第２のコンタクトホールのそれぞれの前記プラグの上方に、バリア層を形成すること、
   （ｄ）下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
   （ｅ）前記積層体をエッチングすることによって、前記第１のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
   を含み、
   前記バリア層は、前記下部電極よりもエッチングされにくい性質を有する、強誘電体メモリの製造方法。
2. 請求項１記載の強誘電体メモリの製造方法において、
   前記（ｂ）工程前に、前記第１及び第２のコンタクトホールのそれぞれの内面に、他のバリア層を形成することをさらに含み、
   前記（ｂ）工程で、前記プラグを前記他のバリア層の内側に形成する、強誘電体メモリの製造方法。
3. 請求項１又は請求項２記載の強誘電体メモリの製造方法において、
   前記（ｂ）工程で、
   前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第１の導電層を形成し、
   前記第１の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成する、強誘電体メモリの製造方法。
4. 請求項３記載の強誘電体メモリの製造方法において、
   前記（ｂ）工程の前記研磨工程後に、エッチングによって、少なくとも前記第２のコンタクトホールの内部の前記第１の導電層の上部をさらに除去する、強誘電体メモリの製造方法。
5. 請求項１から請求項４のいずれかに記載の強誘電体メモリの製造方法において、
   前記（ｃ）工程で、
   前記第１及び第２のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第２の導電層を形成し、
   前記第２の導電層を前記絶縁層が露出するまで研磨することによって、前記バリア層を形成する、強誘電体メモリの製造方法。
6. 請求項３から請求項５のいずれかに記載の強誘電体メモリの製造方法において、
   前記（ｂ）及び（ｃ）工程の少なくともいずれか一方の研磨工程は、化学的機械的研磨法による工程を含む、強誘電体メモリの製造方法。
7. 基体と、
   前記基体の上方に形成された第１の絶縁層と、
   前記第１の絶縁層を貫通する第１のコンタクトホールと、
   前記第１の絶縁層を貫通する第２のコンタクトホールと、
   前記第１のコンタクトホールに形成され、プラグ及び前記プラグの上方のバリア層を含む第１のコンタクト部と、
   前記第２のコンタクトホールに形成され、プラグ及び前記プラグの上方のバリア層を含む第２のコンタクト部と、
   前記第１のコンタクト部の上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
   前記第１の絶縁層の上方に形成された第２の絶縁層と、
   前記第２のコンタクト部の上方に、前記第２の絶縁層を貫通して形成された第３のコンタクトホールと、
   前記第３のコンタクトホールに形成された第３のコンタクト部と、
   を含み、
   前記バリア層は、前記下部電極よりもエッチングされにくい性質を有する、強誘電体メモリ。

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