KR100762869B1 - 캐패시터의 형성방법 - Google Patents
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Abstract
본 발명은 캐패시터의 충전용량을 증대시킬 수 있는 캐패시터의 형성방법을 개시한다. 개시된 본 발명에 따른 캐패시터의 형성방법은, 반도체기판 상에 절연층을 형성하는 단계; 상기 절연층을 CHF3가스, Ar가스 및 O2가스에 의해 선택적으로 건식 식각하여 측면이 굴곡진 형상을 가진 스토리지노드 콘택을 형성하는 단계; 상기 스토리지노드 콘택을 포함한 절연층 상에 도전층 및 매립용 산화층을 차례로 형성하는 단계; 상기 도전층 및 매립용 산화층을 차례로 에치백하여 절연층의 상부 표면을 노출시키는 단계; 상기 잔류된 절연층 및 매립용 산화층을 제거하여 캐패시터의 하부전극을 형성하는 단계; 및 상기 하부전극을 덮도록 유전체층 및 상부전극을 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 캐패시터의 형성을 보인 공정순서도.
도 2a 내지 도 2d는 본 발명에 따른 캐패시터의 형성을 보인 공정순서도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202, 206. 절연층
203, 205. 개구부 204. 도전플러그
213. 질화막 210. 비정질실리콘층
214. 매립용 산화층 212. 하부전극
222. 유전체층 225. 상부전극
본 발명은 캐패시터(capacitor)의 형성방법에 관한 것으로, 보다 상세하게는 캐패시터의 충전용량을 증대시킬 수 있는 캐패시터의 형성방법에 관한 것이다.
반도체기판 상에 제조되는 소자의 집적도가 증가함에 따라서, 디램에 있어서 데이터 저장을 위한 셀 캐패시터가 점유할수 있는 면적도 축소하고 있다. 따라서, 반도체 웨이퍼 상에 형성되는 캐패시터의 정전 용량은 디자인 룰(design rule)이 축소됨에 따라 감소하게 된다.
그러나, 디램 셀 캐패시터에 있어서 알파 입자(alpha particle)에 의한 소프트 에러(soft error)에 강한 저항성을 확보하고, 또한 잡음(noise)에 의한 오동작을 방지하기 위해서는 충분한 정전 용량(capacitance)을 지니는 셀 캐패시터를 구비하는 것이 필요하다.
즉, 디자인 룰이 딥 서브 해프 마이크론(deep-sub-half-micron) 급인 기가 비트급 고집적 디램의 셀 캐패시터의 경우에도, 적어도 30 펨토 패럿(fF) 이상의 정전 용량의 확보가 필요한 것으로 당업계는 인식하고 있다.
반도체 기판 위의 허용된 좁은 면적에서 고용량의 캐패시터를 구현하기 위한 하나의 방법으로 적층형(stacked) 구조 또는 원통형(cylindrical) 구조에 반구형 결정립(HSG; hemispherical grain)을 성장시켜 캐패시터의 유효 표면적을 증대시키는 캐패시터 구조가 연구 개발되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 캐패시터의 형성을 보인 공정순서도이다.
종래기술에 따른 캐패시터의 형성방법은, 도 1a에 도시된 바와 같이, 트랜지스터(미도시)가 형성된 반도체기판(100) 상에 층간절연층인 제 1절연층(102)을 증착한 후, 상기 제 1절연층(102)을 식각하여 일정영역(소오스/드레인)을 노출시키는 제 1개구부(103)를 형성한다. 상기 제 1개구부(103)는 기판(100)의 소오스/드레인 등의 도전영역(미도시)을 노출시킨다.
이어서, 제 1절연층(102) 상에 금속층을 스퍼터링에 의해 증착한 다음, 층간 절연층(102) 표면을 노출시키는 시점까지 금속층을 에치백(etch back)하여 상기 제 1개구부(103)를 덮는 도전플러그(104)를 형성한다.
그 다음, 도전플러그(104)가 형성된 결과물 전면에 식각 베리어인 질화막(113)을 형성한다.
이 후, 질화막(113) 상부에 제 2절연층(106)을 형성한다. 이때, 상기 제 2절연층(216)은 다마신 구조를 형성하기 위한 희생층 역할을 한다.
이어서, 캐패시터영역을 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막패턴을 식각마스크로 이용하여 제 2절연층(106) 및 질화막(113)을 제거하여 스토리지 콘택인 제 2개구부(105)를 형성한다.
상기 제 2개구부(105) 형성 공정은 공정가스로 C4F8가스를 이용하며, 식각챔버(미도시)의 압력을 100mTorr로 하고, 바이어스파워를 1400∼1500W를 가한다. 상기 공정에 의해 제 2개구부(105)는 측면이 플랫(falt)한 형상을 가진다.
그 다음, 상기 결과물 상에 스토리지 노드용 도전층으로 비정질실리콘층(110)을 형성한 다음, 상기 비정질실리콘층(110) 전면에 매립용 산화층(114)을 증착한다.
이 후, 도 1b에 도시된 바와 같이, 상기 매립용산화층 및 비정질실리콘층을 차례로 에치백하여 제 2절연층(106) 상부 표면을 노출시킨다. 이때, 도면부호 115 및 110은 잔류된 매립용 산화층 및 비정질실리콘층을 도시한 것이다.
이어서, 도 1c에 도시된 바와 같이, 상기 잔류된 매립용 산화층 및 제 2절연층을 제거한다. 이때, 잔류된 비정질실리콘층은 캐패시터의 하부전극(110)이 된다.
이 후, 하부전극(110)을 덮도록 유전체층(121) 및 상부전극(125)를 형성하여 캐패시터 제조를 완료한다.
그러나, 종래의 캐패시터의 형성방법에서는 충분한 충전용량을 확보하기 위해 캐패시터의 높이를 높게 형성함으로써, 메모리 셀부와 주변회로 간의 단차가 발생된 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 메모리 셀부와 주변회로 간의 단차를 발생시키지 않으면서도 캐패시터의 충전용량을 증가시킬 수 있는 캐패시터의 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발 발명의 캐패시터의 형성방법은, 반도체기판 상에 절연층을 형성하는 단계; 상기 절연층을 CHF3가스, Ar가스 및 O2가스에 의해 선택적으로 건식 식각하여 측면이 굴곡진 형상을 가진 스토리지노드 콘택을 형성하는 단계; 상기 스토리지노드 콘택을 포함한 절연층 상에 도전층 및 매립용 산화층을 차례로 형성하는 단계; 상기 도전층 및 매립용 산화층을 차례로 에치백하여 절연층의 상부 표면을 노출시키는 단계; 상기 잔류된 절연층 및 매립용 산화층을 제거하여 캐패시터의 하부전극을 형성하는 단계; 및 상기 하부전극을 덮도록 유전체층 및 상부전극을 형성하는 단계;를 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명에 따른 캐패시터의 형성을 보인 공정 순서도이다.
본 발명의 캐패시터의 형성방법은, 도 2a에 도시된 바와 같이, 트랜지스터가 형성된 반도체기판(200) 상에 산화실리콘을 화학기상증착하여 층간절연을 위한 제 1절연층(202)을 형성한 다음, 상기 제 1절연층(202)을 포토리쏘그라피에 의해 식각하여 기판의 불순물영역 등의 도전영역(미도시)을 노출시키는 제 1개구부(203)을 형성한다. 상기 제 1개구부(203)는 기판의 소오스/드레인 등의 도전영역(미도시)과 연결된다.
이어서, 제 1절연층(202) 상에 도전물질(예를 들면, 도핑된 폴리실리콘)을 증착한 다음, 에치백하여 제 1개구부(203)를 채우는 도전플러그(204)를 형성한다.
그 다음, 도전플러그(204)가 형성된 결과물 전면에 식각 베리어인 질화막(213)을 형성한다.
이 후, 질화막(213) 상부에 제 2절연층(206)을 형성한다. 상기 제 2절연층(206)은 다마신 구조를 형성하기 위한 희생층 역할을 한다.
이어서, 캐패시터영역을 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막패턴을 식각마스크로 이용하여 제 2절연층(206) 및 질화막(213)을 제거하여 스토리지 콘택으로 측면이 굴곡진 구조를 가진 제 2개구부(205)를 형성한다.
이때, 상기 측면이 굴곡진 구조를 가진 스토리지노드 콘택인 제2개구부(205)를 형성 공정은 공정가스로 CHF3 가스, Ar가스 및 O2가스의 혼합가스를 이용하며, 식각챔버(미도시) 내의 압력을 50mTr로 하고, 바이어스파워를 200W 인가한다. 이로 써, 식각생성물의 발생을 억제하고, 또한, 에천트(etchant)의 직진성을 최대한 감소시키어 수직으로 식각되는 에천트와 스퍼터된 CF3
-음이온이 제 2절연층(206)의 노출된 측벽의 산화실리콘과 선택적으로 반응하여 를 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 결과물 전면에 스토리지 노드용 도전층으로 비정질실리콘층(210)을 증착한 다음, 상기 스토리지 노드용 비정질실리콘층(210) 전면에 매립용 산화층(214)을 증착하여 하부전극 구조의 내부를 매립한 다.
이 후, 도 2c에 도시된 바와 같이, 상기 매립용 산화층 및 비정질실리콘층을 에치백하여 제 2절연층(206) 상부 표면을 노출시킨다.
그 다음, 도 2d에 도시된 바와 같이, 상기 매립용 산화층 및 제 2절연층을 제거하고, 잔류된 비정질실리층에 HSG(Hemi Spherical Glass) 형성 공정을 진행하여 울퉁불퉁한 HSG 구조의 캐패시터의 하부전극(212)을 형성한다.
이 후, 하부전극(220)이 형성된 결과물 전면에 고유전율을 가진 Ta2O5 또는 TaON 등의 절연층 및 다결정실리콘층을 차례로 증착한 후, 식각하여 유전체층(214) 및 상부전극(212)를 형성하여 캐패시터(220) 제조를 완료한다.
이상에서와 같이, 본 발명의 캐패시터의 형성방법은 울퉁불퉁한 구조의 스토리지노드 콘택에 비정질실리콘층을 증착한 후, HSG 형성 공정을 진행함으로써, 캐패시터의 하부전극의 표면적이 증가하며, 하부전극의 표면적 증가에 따른 캐패시터 의 충전용량이 증대된다.
또한, 본 발명에서는 캐패시터의 높이를 높게 형성하지 않아도 되므로 메모리셀부와 주변회로 간의 단차를 개선하며, 여 캐패시터의 구조를 안정적으로 형성할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 반도체기판 상에 절연층을 형성하는 단계;상기 절연층을 CHF3가스, Ar가스 및 O2가스에 의해 선택적으로 건식 식각하여 측면이 굴곡진 형상을 가진 스토리지노드 콘택을 형성하는 단계;상기 스토리지노드 콘택을 포함한 상기 절연층 상에 도전층 및 매립용 산화층을 차례로 형성하는 단계;상기 도전층 및 매립용 산화층을 차례로 에치백하여 상기 절연층의 상부 표면을 노출시키는 단계;상기 잔류된 절연층 및 매립용 산화층을 제거하여 캐패시터의 하부전극을 형성하는 단계; 및상기 하부전극을 덮도록 유전체층 및 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 캐패시터의 형성방법.
- 제 1항에 있어서, 상기 스토리지노드 콘택 형성은 50mTr의 압력을 유지하면서 200W의 바이어스파워를 인가하는 것을 특징으로 하는 캐패시터의 형성방법.
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- 2001-06-29 KR KR1020010038571A patent/KR100762869B1/ko not_active IP Right Cessation
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