JP2002043317A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002043317A JP2002043317A JP2000226638A JP2000226638A JP2002043317A JP 2002043317 A JP2002043317 A JP 2002043317A JP 2000226638 A JP2000226638 A JP 2000226638A JP 2000226638 A JP2000226638 A JP 2000226638A JP 2002043317 A JP2002043317 A JP 2002043317A
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Abstract
(57)【要約】
【課題】 イオンミリングによる加工時に、金属配線の
エッジ近傍で絶縁膜が異常にエッチングされることを防
止する。 【解決手段】 Ａｕ層１１８を形成する前に、第２の絶
縁膜の上に、後に形成する第２の金属配線１２２の領域
以外の領域を覆うフォトレジスト層８を形成し、その上
で、Ａｕ層１１８を形成してイオンミリングを行う。し
たがって、イオンミリングによる加工時に、第２の絶縁
膜はフォトレジスト層８により保護されているので、第
２の金属配線１２２のエッジ近傍で第２の絶縁膜が異常
にエッチングされることがなく、第１および第２の金属
配線１１４、１２２間の短絡を防止して、製造歩留まり
を向上させることができる。
エッジ近傍で絶縁膜が異常にエッチングされることを防
止する。 【解決手段】 Ａｕ層１１８を形成する前に、第２の絶
縁膜の上に、後に形成する第２の金属配線１２２の領域
以外の領域を覆うフォトレジスト層８を形成し、その上
で、Ａｕ層１１８を形成してイオンミリングを行う。し
たがって、イオンミリングによる加工時に、第２の絶縁
膜はフォトレジスト層８により保護されているので、第
２の金属配線１２２のエッジ近傍で第２の絶縁膜が異常
にエッチングされることがなく、第１および第２の金属
配線１１４、１２２間の短絡を防止して、製造歩留まり
を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にイオンミリングにより金属配線をパター
ン化する工程を含む半導体装置の製造方法に関するもの
である。
法に関し、特にイオンミリングにより金属配線をパター
ン化する工程を含む半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】図４は従来の製造方法により製作したモ
ノリシックマイクロ波集積回路（ＭＭＩＣ）を含む半導
体装置の一例を示す部分断面側面図である。以下、図４
を参照して従来の半導体装置の製造方法について説明す
る。図４に示した半導体装置１０２は次のようにして製
作される。すなわち、ＧａＡｓから成る半絶縁性の半導
体基板１０４の上に、ＭＭＩＣを構成する電界効果トラ
ンジスタ１０６（ＦＥＴ１０６）、抵抗１０８、ダイオ
ード１１０などを形成した後、基板表面全体にＳｉ3Ｎ4
による第１の層間絶縁膜１１２をＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術により
形成する。次に、第１の層間絶縁膜１１２の上に、上記
ＦＥＴ１０６などの素子を電気的に接続するＡｕによる
第１の金属配線１１４を形成し、その上にＳｉ3Ｎ4によ
る第２の層間絶縁膜１１３をＣＶＤにより形成する。
ノリシックマイクロ波集積回路（ＭＭＩＣ）を含む半導
体装置の一例を示す部分断面側面図である。以下、図４
を参照して従来の半導体装置の製造方法について説明す
る。図４に示した半導体装置１０２は次のようにして製
作される。すなわち、ＧａＡｓから成る半絶縁性の半導
体基板１０４の上に、ＭＭＩＣを構成する電界効果トラ
ンジスタ１０６（ＦＥＴ１０６）、抵抗１０８、ダイオ
ード１１０などを形成した後、基板表面全体にＳｉ3Ｎ4
による第１の層間絶縁膜１１２をＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術により
形成する。次に、第１の層間絶縁膜１１２の上に、上記
ＦＥＴ１０６などの素子を電気的に接続するＡｕによる
第１の金属配線１１４を形成し、その上にＳｉ3Ｎ4によ
る第２の層間絶縁膜１１３をＣＶＤにより形成する。
【０００３】つづいて、第２の層間絶縁膜１１３を貫通
するコンタクトホール１１６をフォトリソグラフィ技術
およびドライエッチング技術を用いて形成した後、第２
の層間絶縁膜１１３の上全体に第２の金属配線とするた
めのＡｕ層１１８を蒸着技術により成膜し、その上にＡ
ｕ層１１８をパターン化するためのフォトレジスト層を
形成する。そして、フォトレジスト層をマスクとしてＡ
ｕ層１１８をＡｒイオンを用いたイオンミリングにより
エッチングしてパターン化し、第２の金属配線１２２を
形成する。
するコンタクトホール１１６をフォトリソグラフィ技術
およびドライエッチング技術を用いて形成した後、第２
の層間絶縁膜１１３の上全体に第２の金属配線とするた
めのＡｕ層１１８を蒸着技術により成膜し、その上にＡ
ｕ層１１８をパターン化するためのフォトレジスト層を
形成する。そして、フォトレジスト層をマスクとしてＡ
ｕ層１１８をＡｒイオンを用いたイオンミリングにより
エッチングしてパターン化し、第２の金属配線１２２を
形成する。
【０００４】
【発明が解決しようとする課題】図５はＡｕ層１１８を
イオンミリングする工程を示す、製作途中の半導体装置
１０２の要部断面側面図である。図５に示したように、
Ａｒイオン１２０を用いたイオンミリングによりＡｕ層
１１８がエッチングされ、最終的に第２の層間絶縁膜１
１３の表面が露出する。しかし、このエッチングの最終
段階では、エッチングされたＡｕ層１１８のエッジ部の
側壁１２４に入射したＡｒイオン１２６は側壁１２４で
反射して、露出した第２の層間絶縁膜１１３の表面に入
射する。したがって、第２の層間絶縁膜１１３の表面で
は、Ａｕ層１１８の側壁１２４に近い箇所は、側壁１２
４から離れた箇所より高い密度でＡｒイオンが入射し、
異常に深くエッチングされることになる。その結果、図
５に示したように、Ａｕ層１１８の側壁１２４の基部近
傍にトレンチ１２８が形成されてしまう。
イオンミリングする工程を示す、製作途中の半導体装置
１０２の要部断面側面図である。図５に示したように、
Ａｒイオン１２０を用いたイオンミリングによりＡｕ層
１１８がエッチングされ、最終的に第２の層間絶縁膜１
１３の表面が露出する。しかし、このエッチングの最終
段階では、エッチングされたＡｕ層１１８のエッジ部の
側壁１２４に入射したＡｒイオン１２６は側壁１２４で
反射して、露出した第２の層間絶縁膜１１３の表面に入
射する。したがって、第２の層間絶縁膜１１３の表面で
は、Ａｕ層１１８の側壁１２４に近い箇所は、側壁１２
４から離れた箇所より高い密度でＡｒイオンが入射し、
異常に深くエッチングされることになる。その結果、図
５に示したように、Ａｕ層１１８の側壁１２４の基部近
傍にトレンチ１２８が形成されてしまう。
【０００５】第２の層間絶縁膜１１３に、このようなト
レンチ１２８が形成されると、トレンチ１２８内に水分
や金属異物が付着した場合に、それらを通じて第１およ
び第２の金属配線１１４、１２２が短絡され、ＭＭＩＣ
としての機能を確保できず、半導体装置１０２は不良品
となって、製造歩留まりの低下を招く。
レンチ１２８が形成されると、トレンチ１２８内に水分
や金属異物が付着した場合に、それらを通じて第１およ
び第２の金属配線１１４、１２２が短絡され、ＭＭＩＣ
としての機能を確保できず、半導体装置１０２は不良品
となって、製造歩留まりの低下を招く。
【０００６】本発明はこのような問題を解決するために
なされたもので、その目的は、イオンミリングによる加
工時に、金属配線のエッジ近傍で絶縁膜が異常にエッチ
ングされることを防止して、製造歩留まりの向上を実現
する半導体装置の製造方法を提供することにある。
なされたもので、その目的は、イオンミリングによる加
工時に、金属配線のエッジ近傍で絶縁膜が異常にエッチ
ングされることを防止して、製造歩留まりの向上を実現
する半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するため、半導体基板上に第１の絶縁膜を形成し、そ
の上に第１の金属配線を形成し、その上に第２の絶縁膜
を形成し、その上に金属層を形成し、同金属層をイオン
ミリングによりパターン化して第２の金属配線とする半
導体装置の製造方法であって、前記金属層を形成する前
に、第２の絶縁膜の上に、前記第２の金属配線の領域以
外の領域を覆うフォトレジスト層を形成し、つづいて、
前記金属層を形成しイオンミリングによりパターン化し
て前記第２の金属配線を形成した後、前記フォトレジス
ト層を除去することを特徴とする。
成するため、半導体基板上に第１の絶縁膜を形成し、そ
の上に第１の金属配線を形成し、その上に第２の絶縁膜
を形成し、その上に金属層を形成し、同金属層をイオン
ミリングによりパターン化して第２の金属配線とする半
導体装置の製造方法であって、前記金属層を形成する前
に、第２の絶縁膜の上に、前記第２の金属配線の領域以
外の領域を覆うフォトレジスト層を形成し、つづいて、
前記金属層を形成しイオンミリングによりパターン化し
て前記第２の金属配線を形成した後、前記フォトレジス
ト層を除去することを特徴とする。
【０００８】本発明では、金属層を形成する前に、第２
の絶縁膜の上に、後に形成する第２の金属配線の領域以
外の領域を覆うフォトレジスト層を形成し、その上で、
金属層を形成してイオンミリングを行う。したがって、
イオンミリングによる加工時に、第２の絶縁膜はフォト
レジスト層により保護されているので、金属配線のエッ
ジ近傍で第２の絶縁膜が異常にエッチングされることが
なく、第１および第２の金属配線間の短絡を防止して、
製造歩留まりを向上させることができる。
の絶縁膜の上に、後に形成する第２の金属配線の領域以
外の領域を覆うフォトレジスト層を形成し、その上で、
金属層を形成してイオンミリングを行う。したがって、
イオンミリングによる加工時に、第２の絶縁膜はフォト
レジスト層により保護されているので、金属配線のエッ
ジ近傍で第２の絶縁膜が異常にエッチングされることが
なく、第１および第２の金属配線間の短絡を防止して、
製造歩留まりを向上させることができる。
【０００９】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は、本発明による半導
体装置の製造方法の一例により、モノリシックマイクロ
波集積回路を含む半導体装置を製造する際の、Ａｕ層を
イオンミリングする工程を示す要部拡大断面側面図、図
２は、図１のイオンミリングを行う前の段階の半導体装
置を示す部分断面側面図、図３は本発明の実施の形態例
により完成させた半導体装置を示す要部断面側面図であ
るである。図中、図４などと同一の要素には同一の符号
が付されている。
て図面を参照して説明する。図１は、本発明による半導
体装置の製造方法の一例により、モノリシックマイクロ
波集積回路を含む半導体装置を製造する際の、Ａｕ層を
イオンミリングする工程を示す要部拡大断面側面図、図
２は、図１のイオンミリングを行う前の段階の半導体装
置を示す部分断面側面図、図３は本発明の実施の形態例
により完成させた半導体装置を示す要部断面側面図であ
るである。図中、図４などと同一の要素には同一の符号
が付されている。
【００１０】図２に示した半導体装置２は、本発明の実
施の形態例にもとづき、次のようにして製作される。す
なわち、一例として、ＧａＡｓから成る半絶縁性の半導
体基板１０４の上に、ＭＭＩＣを構成するＦＥＴ１０
６、抵抗１０８、ダイオード１１０などを形成した後、
基板表面全体にＳｉ3Ｎ4による第１の層間絶縁膜１１２
をＣＶＤ技術により形成する。次に、第１の層間絶縁膜
１１２の上に、上記ＦＥＴ１０６などの素子を電気的に
接続するＡｕによる第１の金属配線１１４を形成し、そ
の上にＳｉ3Ｎ4による第２の層間絶縁膜１１３をＣＶＤ
により形成する。なお、第１の金属配線１１４の材料と
しては、高周波特性を劣化させないためにＡｕを用いる
ことが有効である。
施の形態例にもとづき、次のようにして製作される。す
なわち、一例として、ＧａＡｓから成る半絶縁性の半導
体基板１０４の上に、ＭＭＩＣを構成するＦＥＴ１０
６、抵抗１０８、ダイオード１１０などを形成した後、
基板表面全体にＳｉ3Ｎ4による第１の層間絶縁膜１１２
をＣＶＤ技術により形成する。次に、第１の層間絶縁膜
１１２の上に、上記ＦＥＴ１０６などの素子を電気的に
接続するＡｕによる第１の金属配線１１４を形成し、そ
の上にＳｉ3Ｎ4による第２の層間絶縁膜１１３をＣＶＤ
により形成する。なお、第１の金属配線１１４の材料と
しては、高周波特性を劣化させないためにＡｕを用いる
ことが有効である。
【００１１】つづいて、第２の層間絶縁膜１１３を貫通
するコンタクトホール１１６をフォトリソグラフィ技術
およびドライエッチング技術を用いて形成する。その
後、第２の層間絶縁膜１１３の上に、後に形成する第２
の金属配線１２２（図１）の領域以外の領域を覆うフォ
トレジスト層８を形成する。このフォトレジスト層８の
パターン化は、たとえば第２の金属配線１２２のパター
ン化に用いるＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｓｓｉｓｔ
ｅｄ Ｄｅｓｉｇｎ）データを反転したものを利用し、
さらに、このデータにもとづくマスクを、たとえば０．
５μｍ程度サイズを縮小したものとして、フォトリソグ
ラフィ技術により行うことができる。
するコンタクトホール１１６をフォトリソグラフィ技術
およびドライエッチング技術を用いて形成する。その
後、第２の層間絶縁膜１１３の上に、後に形成する第２
の金属配線１２２（図１）の領域以外の領域を覆うフォ
トレジスト層８を形成する。このフォトレジスト層８の
パターン化は、たとえば第２の金属配線１２２のパター
ン化に用いるＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｓｓｉｓｔ
ｅｄ Ｄｅｓｉｇｎ）データを反転したものを利用し、
さらに、このデータにもとづくマスクを、たとえば０．
５μｍ程度サイズを縮小したものとして、フォトリソグ
ラフィ技術により行うことができる。
【００１２】次に、つづくＡｕ層形成のための蒸着工程
における耐熱性を向上させ、第２の金属配線１２２が段
切れしないようにするため、たとえば１６０°Ｃのベー
キングを行い、さらに紫外線照射によってフォトレジス
ト層８のキュアリングを行う。
における耐熱性を向上させ、第２の金属配線１２２が段
切れしないようにするため、たとえば１６０°Ｃのベー
キングを行い、さらに紫外線照射によってフォトレジス
ト層８のキュアリングを行う。
【００１３】その後、第２の金属配線１２２とするため
のＡｕ層１１８を蒸着技術によって成膜し、パターン化
したフォトレジスト層１０を形成した後、図１に示した
ように、Ａｒイオン１２０を用いたイオンミリング技術
によりＡｕ層１１８を微細加工してパターン化する。な
お、第２の金属配線１２２の材料としては、第１の金属
配線１１４の場合と同様、高周波特性を劣化させないた
めにＡｕを用いることが有効である。エッチングの後、
フォトレジスト層８、フォトレジスト層１０は酸素プラ
ズマ放電により除去し、図３に示したように半導体装置
２を完成させる。
のＡｕ層１１８を蒸着技術によって成膜し、パターン化
したフォトレジスト層１０を形成した後、図１に示した
ように、Ａｒイオン１２０を用いたイオンミリング技術
によりＡｕ層１１８を微細加工してパターン化する。な
お、第２の金属配線１２２の材料としては、第１の金属
配線１１４の場合と同様、高周波特性を劣化させないた
めにＡｕを用いることが有効である。エッチングの後、
フォトレジスト層８、フォトレジスト層１０は酸素プラ
ズマ放電により除去し、図３に示したように半導体装置
２を完成させる。
【００１４】本実施の形態例では、Ａｒイオン１２０を
用いたイオンミリングによりＡｕ層１１８がエッチング
され、下層が露出するが、ここで露出するのは従来のよ
うに第２の層間絶縁膜１１３ではなく、フォトレジスト
層８の表面である。したがって、エッチングされたＡｕ
層１１８のエッジ部の側壁１２４で反射したＡｒイオン
１２６はフォトレジスト層８によって阻止され、第２の
層間絶縁膜１１３がエッチングされることはない。
用いたイオンミリングによりＡｕ層１１８がエッチング
され、下層が露出するが、ここで露出するのは従来のよ
うに第２の層間絶縁膜１１３ではなく、フォトレジスト
層８の表面である。したがって、エッチングされたＡｕ
層１１８のエッジ部の側壁１２４で反射したＡｒイオン
１２６はフォトレジスト層８によって阻止され、第２の
層間絶縁膜１１３がエッチングされることはない。
【００１５】すなわち、イオンミリングによる加工時
に、第２の層間絶縁膜１１３はフォトレジスト層８によ
り保護されているので、金属配線のエッジ近傍で第２の
層間絶縁膜１１３が異常にエッチングされてトレンチが
形成されることがなく、第１および第２の金属配線１１
４、１２２間の短絡を防止して、製造歩留まりの向上を
実現できる。また、第２の層間絶縁膜１１３がフォトレ
ジスト層８により覆われていることから、Ａｕ層１１８
をイオンミリングによりエッチングする際、十分にオー
バーエッチングしても問題はなく、したがって、Ａｕ層
１１８がエッチングされずに残ってしまうことを確実に
防止でき、この点でも製造歩留まりの向上に有効であ
る。
に、第２の層間絶縁膜１１３はフォトレジスト層８によ
り保護されているので、金属配線のエッジ近傍で第２の
層間絶縁膜１１３が異常にエッチングされてトレンチが
形成されることがなく、第１および第２の金属配線１１
４、１２２間の短絡を防止して、製造歩留まりの向上を
実現できる。また、第２の層間絶縁膜１１３がフォトレ
ジスト層８により覆われていることから、Ａｕ層１１８
をイオンミリングによりエッチングする際、十分にオー
バーエッチングしても問題はなく、したがって、Ａｕ層
１１８がエッチングされずに残ってしまうことを確実に
防止でき、この点でも製造歩留まりの向上に有効であ
る。
【００１６】なお、上記ＦＥＴ１０６はより詳しくは、
たとえば接合型電界効果トランジスタやヘテロ接合型電
界効果トランジスタであり、また、ヘテロ接合型電界効
果トランジスタはＩ−ＡｌＧａＡｓ／ｎ−ＡｌＧａＡｓ
／Ｉ−ＩｎＡｌＧａＡｓ／ｎ−ＡｌＧａＡｓ／Ｉ−Ａｌ
ＧａＡｓエピタキシャル構造により形成できる。そして
ＦＥＴ１０６のゲート電極下の半導体基板表面部にＰ型
不純物としてＺｎを含ませてもよい。
たとえば接合型電界効果トランジスタやヘテロ接合型電
界効果トランジスタであり、また、ヘテロ接合型電界効
果トランジスタはＩ−ＡｌＧａＡｓ／ｎ−ＡｌＧａＡｓ
／Ｉ−ＩｎＡｌＧａＡｓ／ｎ−ＡｌＧａＡｓ／Ｉ−Ａｌ
ＧａＡｓエピタキシャル構造により形成できる。そして
ＦＥＴ１０６のゲート電極下の半導体基板表面部にＰ型
不純物としてＺｎを含ませてもよい。
【００１７】
【発明の効果】以上説明したように本発明は、半導体基
板上に第１の絶縁膜を形成し、その上に第１の金属配線
を形成し、その上に第２の絶縁膜を形成し、その上に金
属層を形成し、同金属層をイオンミリングによりパター
ン化して第２の金属配線とする半導体装置の製造方法で
あって、前記金属層を形成する前に、第２の絶縁膜の上
に、前記第２の金属配線の領域以外の領域を覆うフォト
レジスト層を形成し、つづいて、前記金属層を形成しイ
オンミリングによりパターン化して前記第２の金属配線
を形成した後、前記フォトレジスト層を除去することを
特徴とする。
板上に第１の絶縁膜を形成し、その上に第１の金属配線
を形成し、その上に第２の絶縁膜を形成し、その上に金
属層を形成し、同金属層をイオンミリングによりパター
ン化して第２の金属配線とする半導体装置の製造方法で
あって、前記金属層を形成する前に、第２の絶縁膜の上
に、前記第２の金属配線の領域以外の領域を覆うフォト
レジスト層を形成し、つづいて、前記金属層を形成しイ
オンミリングによりパターン化して前記第２の金属配線
を形成した後、前記フォトレジスト層を除去することを
特徴とする。
【００１８】本発明では、金属層を形成する前に、第２
の絶縁膜の上に、後に形成する第２の金属配線の領域以
外の領域を覆うフォトレジスト層を形成し、その上で、
金属層を形成してイオンミリングを行う。したがって、
イオンミリングによる加工時に、第２の絶縁膜はフォト
レジスト層により保護されているので、金属配線のエッ
ジ近傍で第２の絶縁膜が異常にエッチングされることが
なく、第１および第２の金属配線間の短絡を防止して、
製造歩留まりを向上させることができる。また、第２の
絶縁膜がフォトレジスト層により覆われているため、金
属層をイオンミリングによりエッチングする際、十分に
オーバーエッチングしても問題はなく、したがって、金
属層がエッチングされずに残ってしまうことを確実に防
止でき、この点でも製造歩留まりの向上に有効である。
の絶縁膜の上に、後に形成する第２の金属配線の領域以
外の領域を覆うフォトレジスト層を形成し、その上で、
金属層を形成してイオンミリングを行う。したがって、
イオンミリングによる加工時に、第２の絶縁膜はフォト
レジスト層により保護されているので、金属配線のエッ
ジ近傍で第２の絶縁膜が異常にエッチングされることが
なく、第１および第２の金属配線間の短絡を防止して、
製造歩留まりを向上させることができる。また、第２の
絶縁膜がフォトレジスト層により覆われているため、金
属層をイオンミリングによりエッチングする際、十分に
オーバーエッチングしても問題はなく、したがって、金
属層がエッチングされずに残ってしまうことを確実に防
止でき、この点でも製造歩留まりの向上に有効である。
【図１】本発明による半導体装置の製造方法の一例によ
り、モノリシックマイクロ波集積回路を含む半導体装置
を製造する際の、Ａｕ層をイオンミリングする工程を示
す要部拡大断面側面図である。
り、モノリシックマイクロ波集積回路を含む半導体装置
を製造する際の、Ａｕ層をイオンミリングする工程を示
す要部拡大断面側面図である。
【図２】図１のイオンミリングを行う前の段階の半導体
装置を示す部分断面側面図である。
装置を示す部分断面側面図である。
【図３】本発明の実施の形態例により完成させた半導体
装置を示す要部断面側面図である。
装置を示す要部断面側面図である。
【図４】従来の製造方法により製作したモノリシックマ
イクロ波集積回路を含む半導体装置の一例を示す部分断
面側面図である。
イクロ波集積回路を含む半導体装置の一例を示す部分断
面側面図である。
【図５】Ａｕ層をイオンミリングする工程を示す、製作
途中の半導体装置の要部断面側面図である。
途中の半導体装置の要部断面側面図である。
２……半導体装置、８……フォトレジスト層、１０……
フォトレジスト層、１０２……半導体装置、１０４……
半導体基板、１０６……電界効果トランジスタ（ＦＥ
Ｔ）、１０８……抵抗、１１０……ダイオード、１１２
……第１の層間絶縁膜、１１３……第２の層間絶縁膜、
１１４……第１の金属配線、１１６……コンタクトホー
ル、１１８……Ａｕ層、１２０……Ａｒイオン、１２２
……第２の金属配線、１２４……側壁、１２６……Ａｒ
イオン、１２８……トレンチ。
フォトレジスト層、１０２……半導体装置、１０４……
半導体基板、１０６……電界効果トランジスタ（ＦＥ
Ｔ）、１０８……抵抗、１１０……ダイオード、１１２
……第１の層間絶縁膜、１１３……第２の層間絶縁膜、
１１４……第１の金属配線、１１６……コンタクトホー
ル、１１８……Ａｕ層、１２０……Ａｒイオン、１２２
……第２の金属配線、１２４……側壁、１２６……Ａｒ
イオン、１２８……トレンチ。
Claims (13)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成し、
その上に第１の金属配線を形成し、その上に第２の絶縁
膜を形成し、その上に金属層を形成し、同金属層をイオ
ンミリングによりパターン化して第２の金属配線とする
半導体装置の製造方法であって、 前記金属層を形成する前に、第２の絶縁膜の上に、前記
第２の金属配線の領域以外の領域を覆うフォトレジスト
層を形成し、 つづいて、前記金属層を形成しイオンミリングによりパ
ターン化して前記第２の金属配線を形成した後、前記フ
ォトレジスト層を除去することを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記フォトレジスト層は前記第２の金属
配線の領域にやや侵入する広さに形成することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記イオンミリングにはアルゴンイオン
を用いることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 少なくとも前記第２の金属配線は金によ
り形成することを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項５】 少なくとも第２の絶縁膜はＳｉ3Ｎ4によ
り形成することを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項６】 前記半導体基板はＧａＡｓにより形成さ
れていることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項７】 前記半導体基板上に、電界効果トランジ
スタ、抵抗、ダイオード、キャパシタ、ならびにインダ
クタダイオードのいずれか１つまたは複数が形成されて
いることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項８】 前記半導体基板上に少なくとも接合型電
界効果トランジスタが形成されていることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項９】 前記半導体基板はＧａＡｓにより形成さ
れていることを特徴とする請求項８記載の半導体装置の
製造方法。 - 【請求項１０】 前記接合型電界効果トランジスタはモ
ノリシックマイクロ波集積回路を構成していることを特
徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１１】 前記半導体基板上に少なくともヘテロ
接合型電界効果トランジスタが形成されていることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項１２】 前記半導体基板はＧａＡｓにより形成
され、前記ヘテロ接合型電界効果トランジスタは、Ｉ−
ＡｌＧａＡｓ／ｎ−ＡｌＧａＡｓ／Ｉ−ＩｎＡｌＧａＡ
ｓ／ｎ−ＡｌＧａＡｓ／Ｉ−ＡｌＧａＡｓエピタキシャ
ル構造を有していることを特徴とする請求項１１記載の
半導体装置の製造方法。 - 【請求項１３】 前記電界効果トランジスタのゲート電
極下の半導体基板表面部にＰ型不純物としてＺｎが含ま
れていることを特徴とする請求項８または１１に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226638A JP2002043317A (ja) | 2000-07-27 | 2000-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226638A JP2002043317A (ja) | 2000-07-27 | 2000-07-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043317A true JP2002043317A (ja) | 2002-02-08 |
Family
ID=18720218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000226638A Pending JP2002043317A (ja) | 2000-07-27 | 2000-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002043317A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100461002B1 (ko) * | 2002-10-17 | 2004-12-09 | 삼성전자주식회사 | 언더컷 메탈 배선방법 |
| US11735588B2 (en) | 2019-03-25 | 2023-08-22 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
2000
- 2000-07-27 JP JP2000226638A patent/JP2002043317A/ja active Pending
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| KR100461002B1 (ko) * | 2002-10-17 | 2004-12-09 | 삼성전자주식회사 | 언더컷 메탈 배선방법 |
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