JP2001223332A - 半導体装置、マイクロ波集積回路、およびその製造方法 - Google Patents
半導体装置、マイクロ波集積回路、およびその製造方法Info
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- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Abstract
(57)【要約】
【課題】 能動素子と受動素子とを同一化合物半導体基
板上に集積化したマイクロ波集積回路において、前記能
動素子をＴ型ゲート構造を有する自己整合素子とし、ま
た前記能動素子と受動素子とを、同時に、少ない工程で
形成する。 【解決手段】 化合物半導体基板上の、能動素子が形成
される領域と、受動素子が形成される領域とに、ｐ型不
純物元素を、同時にイオン注入して、高抵抗領域を形成
し、前記Ｔ型ゲート構造中の低抵抗ゲート電極と同時
に、前記受動素子領域に、キャパシタ下側電極を形成す
る。
板上に集積化したマイクロ波集積回路において、前記能
動素子をＴ型ゲート構造を有する自己整合素子とし、ま
た前記能動素子と受動素子とを、同時に、少ない工程で
形成する。 【解決手段】 化合物半導体基板上の、能動素子が形成
される領域と、受動素子が形成される領域とに、ｐ型不
純物元素を、同時にイオン注入して、高抵抗領域を形成
し、前記Ｔ型ゲート構造中の低抵抗ゲート電極と同時
に、前記受動素子領域に、キャパシタ下側電極を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に低抵抗自己整合ゲート電極を有する高速半導
体装置およびその製造方法に関する。
関し、特に低抵抗自己整合ゲート電極を有する高速半導
体装置およびその製造方法に関する。
【０００２】ＧａＡｓ等の化合物半導体材料をチャネル
領域に使った化合物半導体装置は優れた高周波動作特性
を有することを特徴とし、特に携帯電話機等、超高周波
帯域で使用される電子装置の高周波増幅段において、ア
ナログ受動素子を集積化したＭＭＩＣ（マイクロ波モノ
リシック集積回路）の形で広く使われている。かかる化
合物半導体装置としては、特に耐熱性の金属あるいは導
電性化合物よりなるゲート電極を使い、かかるゲート電
極を自己整合マスクにｎ型不純物元素のイオン注入を、
前記チャネル領域を構成する化合物半導体基板に対して
行い、前記化合物半導体基板中に、前記ゲート電極に隣
接して、一対のｎ+型の拡散領域を自己整合的に形成し
た、いわゆる自己整合型ＭＥＳＦＥＴが使われることが
多い。その際、前記ゲート電極としてＷＳｉ等の耐熱性
の導電性化合物を使うことにより、前記イオン注入され
た不純物元素の活性化を８００°Ｃ程度の温度における
熱処理により行なった場合においても、ゲート電極直下
に形成されるショットキー接合が劣化する問題が生じる
のを回避することが可能になる。
領域に使った化合物半導体装置は優れた高周波動作特性
を有することを特徴とし、特に携帯電話機等、超高周波
帯域で使用される電子装置の高周波増幅段において、ア
ナログ受動素子を集積化したＭＭＩＣ（マイクロ波モノ
リシック集積回路）の形で広く使われている。かかる化
合物半導体装置としては、特に耐熱性の金属あるいは導
電性化合物よりなるゲート電極を使い、かかるゲート電
極を自己整合マスクにｎ型不純物元素のイオン注入を、
前記チャネル領域を構成する化合物半導体基板に対して
行い、前記化合物半導体基板中に、前記ゲート電極に隣
接して、一対のｎ+型の拡散領域を自己整合的に形成し
た、いわゆる自己整合型ＭＥＳＦＥＴが使われることが
多い。その際、前記ゲート電極としてＷＳｉ等の耐熱性
の導電性化合物を使うことにより、前記イオン注入され
た不純物元素の活性化を８００°Ｃ程度の温度における
熱処理により行なった場合においても、ゲート電極直下
に形成されるショットキー接合が劣化する問題が生じる
のを回避することが可能になる。
【０００３】一方、かかる耐熱性の導電性化合物は一般
に抵抗率が、ゲート電極として通常使われるＡｕあるい
はＡｌよりも大きいため、ゲート電極全体の抵抗を低減
し、半導体装置の動作速度を向上させるために、かかる
導電性化合物ゲート電極上に、ＷあるいはＡｕ等の低抵
抗金属電極を形成した、いわゆる２層構造のゲート電極
が使われることが多い。一方、このようにして形成され
たｎ+型の拡散領域上にはＡｕ／Ｎｉ／ＡｕＧｅ構造の
オーミック電極が形成され、前記オーミック電極は電極
中のＡｕＧｅ成分がＧａＡｓ基板との間で合金を形成
し、その結果所望のオーミック接合を実現している。
に抵抗率が、ゲート電極として通常使われるＡｕあるい
はＡｌよりも大きいため、ゲート電極全体の抵抗を低減
し、半導体装置の動作速度を向上させるために、かかる
導電性化合物ゲート電極上に、ＷあるいはＡｕ等の低抵
抗金属電極を形成した、いわゆる２層構造のゲート電極
が使われることが多い。一方、このようにして形成され
たｎ+型の拡散領域上にはＡｕ／Ｎｉ／ＡｕＧｅ構造の
オーミック電極が形成され、前記オーミック電極は電極
中のＡｕＧｅ成分がＧａＡｓ基板との間で合金を形成
し、その結果所望のオーミック接合を実現している。
【０００４】特に携帯電話機の高周波出力段などの超高
周波アナログ回路においては、かかる化合物半導体装置
をキャパシタやインダクタンス等の受動素子と共に同一
の半導体基板上にＭＭＩＣの形で集積化することによ
り、単体の部品を使った場合に必要な長い配線パター
ン、およびこれに付随する寄生インダクタンスおよび寄
生キャパシタンスの問題が最小化され、非常に優れた動
作特性を得ることができる。
周波アナログ回路においては、かかる化合物半導体装置
をキャパシタやインダクタンス等の受動素子と共に同一
の半導体基板上にＭＭＩＣの形で集積化することによ
り、単体の部品を使った場合に必要な長い配線パター
ン、およびこれに付随する寄生インダクタンスおよび寄
生キャパシタンスの問題が最小化され、非常に優れた動
作特性を得ることができる。
【０００５】
【従来の技術】図１（Ａ）〜図２（Ｅ）は、自己整合Ｍ
ＥＳＦＥＴを含む従来のＭＭＩＣを製造する工程を示
す。
ＥＳＦＥＴを含む従来のＭＭＩＣを製造する工程を示
す。
【０００６】図１（Ａ）を参照するに、半絶縁性ＧａＡ
ｓ基板１１中には、前記自己整合ＭＥＳＦＥＴが形成さ
れる素子領域に対応して埋め込みｐ型層１１Ａが形成さ
れており、ＭＥＳＦＥＴのチャネル領域を構成する前記
ｐ型層１１Ａの表面領域には、形成されるＭＥＳＦＥＴ
が所望のしきい値特性を有するようにｎ型不純物濃度を
調整させたチャネル層１１Ｂが形成されている。図１
（Ａ）の工程においては、さらに前記チャネル層１１Ｂ
上にＷＳｉよりなるゲート電極１２Ａが形成され、さら
に前記ゲート電極１２Ａ上にはＷよりなる低抵抗ゲート
電極１２Ｂが形成される。前記ＷＳｉゲート電極１２Ａ
とＷゲート電極１２Ｂとは、単一のゲート電極構造１２
を形成する。
ｓ基板１１中には、前記自己整合ＭＥＳＦＥＴが形成さ
れる素子領域に対応して埋め込みｐ型層１１Ａが形成さ
れており、ＭＥＳＦＥＴのチャネル領域を構成する前記
ｐ型層１１Ａの表面領域には、形成されるＭＥＳＦＥＴ
が所望のしきい値特性を有するようにｎ型不純物濃度を
調整させたチャネル層１１Ｂが形成されている。図１
（Ａ）の工程においては、さらに前記チャネル層１１Ｂ
上にＷＳｉよりなるゲート電極１２Ａが形成され、さら
に前記ゲート電極１２Ａ上にはＷよりなる低抵抗ゲート
電極１２Ｂが形成される。前記ＷＳｉゲート電極１２Ａ
とＷゲート電極１２Ｂとは、単一のゲート電極構造１２
を形成する。
【０００７】次に図１（Ｂ）の工程において、前記ゲー
ト電極構造１２を自己整合マスクとして使ったイオン注
入により前記ＧａＡｓ基板１１中にｎ型不純物元素を注
入し、さらにこれを熱処理することにより、前記ｐ型層
１１Ａ中、前記ゲート電極構造１２の両側にｎ+型の拡
散領域１１Ｃ，１１Ｄが形成される。
ト電極構造１２を自己整合マスクとして使ったイオン注
入により前記ＧａＡｓ基板１１中にｎ型不純物元素を注
入し、さらにこれを熱処理することにより、前記ｐ型層
１１Ａ中、前記ゲート電極構造１２の両側にｎ+型の拡
散領域１１Ｃ，１１Ｄが形成される。
【０００８】さらに図１（Ｃ）の工程において前記Ｇａ
Ａｓ基板１１上に、前記拡散領域１１Ｃおよび１１Ｄに
それぞれオーミック接触するように、Ａｕ／Ｎｉ／Ａｕ
Ｇｅ構造のオーミック電極１３Ａ，１３Ｂが形成され、
図２（Ｄ）の工程において図１（Ｃ）の構造上に、パッ
シベーション膜１４および層間絶縁膜１５が順次堆積さ
れる。さらに図２（Ｄ）の工程では、前記層間絶縁膜１
５中にその下のパッシベーション膜１４を貫通し、例え
ばオーミック電極１３Ｂを露出するようにコンタクトホ
ール１５Ａが形成され、前記層間絶縁膜１５上には、前
記コンタクトホール１５Ａに対応して、前記オーミック
電極１３Ｂとコンタクトするように配線パターン１６Ａ
が形成されている。
Ａｓ基板１１上に、前記拡散領域１１Ｃおよび１１Ｄに
それぞれオーミック接触するように、Ａｕ／Ｎｉ／Ａｕ
Ｇｅ構造のオーミック電極１３Ａ，１３Ｂが形成され、
図２（Ｄ）の工程において図１（Ｃ）の構造上に、パッ
シベーション膜１４および層間絶縁膜１５が順次堆積さ
れる。さらに図２（Ｄ）の工程では、前記層間絶縁膜１
５中にその下のパッシベーション膜１４を貫通し、例え
ばオーミック電極１３Ｂを露出するようにコンタクトホ
ール１５Ａが形成され、前記層間絶縁膜１５上には、前
記コンタクトホール１５Ａに対応して、前記オーミック
電極１３Ｂとコンタクトするように配線パターン１６Ａ
が形成されている。
【０００９】図２（Ｄ）の工程においては、さらに前記
層間絶縁膜１５上に前記配線パターン１６Ａと同時に電
極パターン１６Ｂが形成され、さらに図２（Ｅ）の工程
において前記配線パターン１６Ａおよび電極パターン１
６ＢをＳｉＮ等の誘電体膜１７で覆った後、図２（Ｆ）
の工程において、前記図２（Ｅ）の構造上に層間絶縁膜
１８を堆積する。さらに図２（Ｆ）の工程においては前
記層間絶縁膜１８中に前記電極パターン１６Ｂに対応し
た開口部１８Ａを形成し、さらに前記層間絶縁膜１７上
に前記開口部１８Ａに対応して電極パターン１９を形成
する。このようにして形成された電極パターン１９は、
電極パターン１６Ｂおよび誘電体膜１７と共に、前記自
己整合ＭＥＳＦＥＴと一体的なキャパシタを形成する。
層間絶縁膜１５上に前記配線パターン１６Ａと同時に電
極パターン１６Ｂが形成され、さらに図２（Ｅ）の工程
において前記配線パターン１６Ａおよび電極パターン１
６ＢをＳｉＮ等の誘電体膜１７で覆った後、図２（Ｆ）
の工程において、前記図２（Ｅ）の構造上に層間絶縁膜
１８を堆積する。さらに図２（Ｆ）の工程においては前
記層間絶縁膜１８中に前記電極パターン１６Ｂに対応し
た開口部１８Ａを形成し、さらに前記層間絶縁膜１７上
に前記開口部１８Ａに対応して電極パターン１９を形成
する。このようにして形成された電極パターン１９は、
電極パターン１６Ｂおよび誘電体膜１７と共に、前記自
己整合ＭＥＳＦＥＴと一体的なキャパシタを形成する。
【００１０】
【発明が解決しようとする課題】図２（Ｆ）に示す構成
の自己整合ＭＥＳＦＥＴとキャパシタとは、超高周波帯
域で動作する能動素子と受動素子とを一体的に集積化し
た、いわゆるＭＭＩＣを構成するが、２層の層間絶縁膜
１５および１８と、全体で３層にわたる配線層、すなわ
ちオーミック電極１３Ａ，１３Ｂに対応する第１層目の
配線層と、配線パターン１６Ａ，１６Ｂに対応する第２
層目の配線層と、電極パターン１９に対応する第３層目
の配線層とを形成することを必要とし、製造工程が複雑
になってしまう問題点を有している。
の自己整合ＭＥＳＦＥＴとキャパシタとは、超高周波帯
域で動作する能動素子と受動素子とを一体的に集積化し
た、いわゆるＭＭＩＣを構成するが、２層の層間絶縁膜
１５および１８と、全体で３層にわたる配線層、すなわ
ちオーミック電極１３Ａ，１３Ｂに対応する第１層目の
配線層と、配線パターン１６Ａ，１６Ｂに対応する第２
層目の配線層と、電極パターン１９に対応する第３層目
の配線層とを形成することを必要とし、製造工程が複雑
になってしまう問題点を有している。
【００１１】また、図２（Ｆ）に示す自己整合型ＭＥＳ
ＦＥＴにおいて動作速度をさらに増大させるには、前記
ゲート電極構造１２をいわゆるＴ型ゲート構造とし、下
側のゲート電極１２Ａを微細化してゲート長を短縮する
と同時に上側の低抵抗ゲート電極１２Ｂに十分なサイズ
を確保し、ゲート抵抗の増大を抑制するのが望ましい
が、このようなＴ型ゲート構造を有する半導体装置にお
いて拡散領域１１Ｃ，１１Ｄを自己整合的に形成しよう
とすると、上側低抵抗ゲート電極１２Ｂがマスクとして
働くため、チャネル領域の端に対して対応する拡散領域
の端が離間してしまい、その結果ソース抵抗が増大して
しまう問題が生じる。かかるソース抵抗の増大は、ＭＥ
ＳＦＥＴのコンダクタンスを低下させてしまう。
ＦＥＴにおいて動作速度をさらに増大させるには、前記
ゲート電極構造１２をいわゆるＴ型ゲート構造とし、下
側のゲート電極１２Ａを微細化してゲート長を短縮する
と同時に上側の低抵抗ゲート電極１２Ｂに十分なサイズ
を確保し、ゲート抵抗の増大を抑制するのが望ましい
が、このようなＴ型ゲート構造を有する半導体装置にお
いて拡散領域１１Ｃ，１１Ｄを自己整合的に形成しよう
とすると、上側低抵抗ゲート電極１２Ｂがマスクとして
働くため、チャネル領域の端に対して対応する拡散領域
の端が離間してしまい、その結果ソース抵抗が増大して
しまう問題が生じる。かかるソース抵抗の増大は、ＭＥ
ＳＦＥＴのコンダクタンスを低下させてしまう。
【００１２】図２（Ｆ）のＭＭＩＣでは、前記キャパシ
タの下側電極となる電極パターン１６Ｂを前記層間絶縁
膜１５上に形成しているが、これは前記半絶縁性ＧａＡ
ｓ基板１１が実際には弱いｎ型の導電型を有するためで
ある。このため、仮に前記下側電極１６Ｂを直接にＧａ
Ａｓ基板１１上に形成した場合には、キャパシタに高電
圧が印加された場合に基板１１を通るリーク電流が発生
する恐れがある。さらに、ＡｕＧｅ合金を含む前記下側
電極１６Ｂを直接にＧａＡｓ基板１１上に形成した場合
には、ＡｕあるいはＧｅ原子がＧａＡｓ基板１１中に溶
解し、リーク電流パスを形成する恐れもあった。
タの下側電極となる電極パターン１６Ｂを前記層間絶縁
膜１５上に形成しているが、これは前記半絶縁性ＧａＡ
ｓ基板１１が実際には弱いｎ型の導電型を有するためで
ある。このため、仮に前記下側電極１６Ｂを直接にＧａ
Ａｓ基板１１上に形成した場合には、キャパシタに高電
圧が印加された場合に基板１１を通るリーク電流が発生
する恐れがある。さらに、ＡｕＧｅ合金を含む前記下側
電極１６Ｂを直接にＧａＡｓ基板１１上に形成した場合
には、ＡｕあるいはＧｅ原子がＧａＡｓ基板１１中に溶
解し、リーク電流パスを形成する恐れもあった。
【００１３】そこで、本発明は上記従来の問題点を解決
した、新規で有用な半導体装置およびその製造方法を提
供することを概括的課題とする。
した、新規で有用な半導体装置およびその製造方法を提
供することを概括的課題とする。
【００１４】本発明のより具体的な課題は、能動素子と
受動素子とを集積化したＭＭＩＣにおいて、動作速度を
向上させ、同時に製造工程を簡素化することにある。
受動素子とを集積化したＭＭＩＣにおいて、動作速度を
向上させ、同時に製造工程を簡素化することにある。
【００１５】
【課題を解決するための手段】本発明は上記の課題を、
請求項１に記載したように、化合物半導体基板と、前記
化合物半導体基板上の第１の領域に形成された、第１の
幅を有するショットキーゲート電極と、前記ショットキ
ーゲート電極上に形成され、第２のより大きい幅を有
し、前記ショットキーゲート電極と共にＴ型電極構造を
形成する低抵抗ゲート電極と、前記第１の領域中、前記
Ｔ型ゲート電極構造の両側において、前記化合物半導体
基板表面にオーミック接触する一対のオーミック電極
と、前記化合物半導体基板上の第２の領域に、前記化合
物半導体基板表面に対して直接に接するように形成され
た、前記低抵抗ゲート電極と実質的に同一の組成を有す
る下側電極パターンと、前記下側電極パターン上に形成
された誘電体膜と、前記誘電体膜上に形成された上側電
極パターンとよりなることを特徴とする半導体装置によ
り、解決する。
請求項１に記載したように、化合物半導体基板と、前記
化合物半導体基板上の第１の領域に形成された、第１の
幅を有するショットキーゲート電極と、前記ショットキ
ーゲート電極上に形成され、第２のより大きい幅を有
し、前記ショットキーゲート電極と共にＴ型電極構造を
形成する低抵抗ゲート電極と、前記第１の領域中、前記
Ｔ型ゲート電極構造の両側において、前記化合物半導体
基板表面にオーミック接触する一対のオーミック電極
と、前記化合物半導体基板上の第２の領域に、前記化合
物半導体基板表面に対して直接に接するように形成され
た、前記低抵抗ゲート電極と実質的に同一の組成を有す
る下側電極パターンと、前記下側電極パターン上に形成
された誘電体膜と、前記誘電体膜上に形成された上側電
極パターンとよりなることを特徴とする半導体装置によ
り、解決する。
【００１６】本発明の特徴によれば、いわゆるＴ型ゲー
トを有する高速化合物半導体装置において、下側の幅の
狭い高耐熱ショットキーゲート電極に隣接して、自己整
合的に拡散領域を形成することができる。また、キャパ
シタの下側電極を、前記Ｔ型ゲート電極構造を形成する
低抵抗ゲート電極と同時に形成することができ、能動素
子とキャパシタとを、一体的に、しかも効率よく製造す
ることが可能になる。特に、前記化合物半導体基板の前
記第２の領域を、従来の深い不純物元素ではなくｐ型不
純物元素を含む高抵抗領域により構成することにより、
前記キャパシタの下側電極を前記化合物半導体基板上に
直接に形成した場合においてもリーク電流の発生を最小
化することができる。その際前記第１の領域を、前記第
２の領域に含まれているのと同じｐ型不純物元素が実質
的に同一の濃度含まれるように形成することにより、前
記第１および第２の領域を同時に形成することが可能に
なる。本発明では、先にも説明したように従来の深い不
純物元素を使わないため、このように前記第１の領域に
高抵抗領域を形成しても、半導体装置の動作に問題は生
じない。特に前記第１の領域中にチャネル領域を含むよ
うにｐ型ウェルを、ｐ型領域がｎ型チャネル層の下方に
位置するように形成することにより、前記半導体装置の
ショートチャネル効果を効果的に抑制することができ
る。
トを有する高速化合物半導体装置において、下側の幅の
狭い高耐熱ショットキーゲート電極に隣接して、自己整
合的に拡散領域を形成することができる。また、キャパ
シタの下側電極を、前記Ｔ型ゲート電極構造を形成する
低抵抗ゲート電極と同時に形成することができ、能動素
子とキャパシタとを、一体的に、しかも効率よく製造す
ることが可能になる。特に、前記化合物半導体基板の前
記第２の領域を、従来の深い不純物元素ではなくｐ型不
純物元素を含む高抵抗領域により構成することにより、
前記キャパシタの下側電極を前記化合物半導体基板上に
直接に形成した場合においてもリーク電流の発生を最小
化することができる。その際前記第１の領域を、前記第
２の領域に含まれているのと同じｐ型不純物元素が実質
的に同一の濃度含まれるように形成することにより、前
記第１および第２の領域を同時に形成することが可能に
なる。本発明では、先にも説明したように従来の深い不
純物元素を使わないため、このように前記第１の領域に
高抵抗領域を形成しても、半導体装置の動作に問題は生
じない。特に前記第１の領域中にチャネル領域を含むよ
うにｐ型ウェルを、ｐ型領域がｎ型チャネル層の下方に
位置するように形成することにより、前記半導体装置の
ショートチャネル効果を効果的に抑制することができ
る。
【００１７】また、前記下側電極パターンを前記第２の
領域において前記化合物半導体基板の表面と直接にコン
タクトするＴｉ層と、前記Ｔｉ層上に形成された低抵抗
金属層とにより形成することにより、前記化合物半導体
基板表面にＡｓＴｉの組成を有する、拡散障壁として作
用する化合物が形成され、その結果、前記下側電極を構
成する低抵抗金属、例えばＡｕ−Ｇｅ合金中に含まれる
ＡｕあるいはＧｅの前記化合物半導体基板中への拡散が
効果的に抑制される。また、前記Ｔｉ層は、前記低抵抗
金属層の密着性を向上させるのに寄与する。
領域において前記化合物半導体基板の表面と直接にコン
タクトするＴｉ層と、前記Ｔｉ層上に形成された低抵抗
金属層とにより形成することにより、前記化合物半導体
基板表面にＡｓＴｉの組成を有する、拡散障壁として作
用する化合物が形成され、その結果、前記下側電極を構
成する低抵抗金属、例えばＡｕ−Ｇｅ合金中に含まれる
ＡｕあるいはＧｅの前記化合物半導体基板中への拡散が
効果的に抑制される。また、前記Ｔｉ層は、前記低抵抗
金属層の密着性を向上させるのに寄与する。
【００１８】さらに本発明によれば、Ｔ型ゲート電極構
造を有する化合物半導体装置において、化合物半導体基
板中に前記ショットキーゲート電極に整合してｎ型の第
１および第２の拡散領域を形成することが可能になり、
従来このようなＴ型ゲート電極構造を有する化合物半導
体装置において自己整合的に拡散領域を形成する際に生
じていた、ソース抵抗の増大の問題を回避することが可
能になる。また、前記誘電体膜を前記半導体装置の表面
保護膜の一部として形成することにより、半導体装置の
製造工程を簡素化できる。
造を有する化合物半導体装置において、化合物半導体基
板中に前記ショットキーゲート電極に整合してｎ型の第
１および第２の拡散領域を形成することが可能になり、
従来このようなＴ型ゲート電極構造を有する化合物半導
体装置において自己整合的に拡散領域を形成する際に生
じていた、ソース抵抗の増大の問題を回避することが可
能になる。また、前記誘電体膜を前記半導体装置の表面
保護膜の一部として形成することにより、半導体装置の
製造工程を簡素化できる。
【００１９】さらに本発明によれば、前記化合物半導体
基板中において前記第２の領域中の高抵抗領域を、所望
の配線パターンに沿って延出させ、さらに前記延出する
前記高抵抗領域上に、前記下側電極パターンと実質的に
同一の組成を有する配線パターンを延在させることによ
り、簡単な工程により、前記化合物半導体基板上に所望
の配線パターンを形成することが可能になる。
基板中において前記第２の領域中の高抵抗領域を、所望
の配線パターンに沿って延出させ、さらに前記延出する
前記高抵抗領域上に、前記下側電極パターンと実質的に
同一の組成を有する配線パターンを延在させることによ
り、簡単な工程により、前記化合物半導体基板上に所望
の配線パターンを形成することが可能になる。
【００２０】また本発明は上記の課題を、請求項８に記
載したように、化合物半導体基板と、前記化合物半導体
基板上の第１の領域に形成された能動素子と、前記化合
物半導体基板中の第２の、前記第１の領域とは別の領域
に形成された高抵抗部と、前記化合物半導体基板上を、
前記高抵抗部に沿って延在する配線パターンとよりな
り、前記高抵抗部はｐ型不純物元素を含み、前記配線パ
ターンは、前記化合物半導体基板表面に直接にコンタク
トするＴｉ層と、前記Ｔｉ層上に形成された低抵抗金属
層とよりなることを特徴とするマイクロ波集積回路によ
り解決する。
載したように、化合物半導体基板と、前記化合物半導体
基板上の第１の領域に形成された能動素子と、前記化合
物半導体基板中の第２の、前記第１の領域とは別の領域
に形成された高抵抗部と、前記化合物半導体基板上を、
前記高抵抗部に沿って延在する配線パターンとよりな
り、前記高抵抗部はｐ型不純物元素を含み、前記配線パ
ターンは、前記化合物半導体基板表面に直接にコンタク
トするＴｉ層と、前記Ｔｉ層上に形成された低抵抗金属
層とよりなることを特徴とするマイクロ波集積回路によ
り解決する。
【００２１】本発明によれば、化合物半導体基板中に所
望の配線パターンに沿ってｐ型不純物元素を含む高抵抗
領域を形成しておくことにより、化合物半導体基板上に
かかる高抵抗領域に沿って所望の配線パターンを簡単に
形成することができる。その際、前記高抵抗領域を深い
不純物元素ではなくｐ型不純物元素のドープにより形成
することにより、トラップされたキャリア等に起因する
リーク電流の増大の問題を回避することができる。この
ように、本発明は特に同一の化合物半導体基板上に高速
能動素子と受動素子とを一体的に形成し、配線パターン
で接続した、いわゆるマイクロ波集積回路において特に
有用である。また、前記配線パターンは、インダクタを
形成するものであってもよい。本発明においても、前記
低抵抗金属層と化合物半導体基板との間にＴｉ層を介在
させているため両者の間の密着性が向上し、また低抵抗
金属層を構成する金属元素の基板への拡散が抑制され
る。
望の配線パターンに沿ってｐ型不純物元素を含む高抵抗
領域を形成しておくことにより、化合物半導体基板上に
かかる高抵抗領域に沿って所望の配線パターンを簡単に
形成することができる。その際、前記高抵抗領域を深い
不純物元素ではなくｐ型不純物元素のドープにより形成
することにより、トラップされたキャリア等に起因する
リーク電流の増大の問題を回避することができる。この
ように、本発明は特に同一の化合物半導体基板上に高速
能動素子と受動素子とを一体的に形成し、配線パターン
で接続した、いわゆるマイクロ波集積回路において特に
有用である。また、前記配線パターンは、インダクタを
形成するものであってもよい。本発明においても、前記
低抵抗金属層と化合物半導体基板との間にＴｉ層を介在
させているため両者の間の密着性が向上し、また低抵抗
金属層を構成する金属元素の基板への拡散が抑制され
る。
【００２２】さらに本発明は請求項１０に記載したよう
に、化合物半導体基板上の第１の領域および第２の領域
にｐ型不純物元素をイオン注入し、前記化合物半導体基
板中に第１および第２の高抵抗領域を、実質的に同時に
形成する工程と、前記第1の領域に能動素子を形成する
工程と、前記第２の領域にキャパシタを形成する工程と
を含むことを特徴とするマイクロ波集積回路の製造方法
の製造方法を提供する。
に、化合物半導体基板上の第１の領域および第２の領域
にｐ型不純物元素をイオン注入し、前記化合物半導体基
板中に第１および第２の高抵抗領域を、実質的に同時に
形成する工程と、前記第1の領域に能動素子を形成する
工程と、前記第２の領域にキャパシタを形成する工程と
を含むことを特徴とするマイクロ波集積回路の製造方法
の製造方法を提供する。
【００２３】本発明によれば、前記能動素子が形成され
る第１の領域をｐ型不純物元素のイオン注入により高抵
抗にすることにより、ショートチャネル効果を抑制する
ことができ、前記能動素子の動作速度を向上させること
ができる。さらに前記キャパシタが形成される第２の領
域を同様にｐ型不純物元素のイオン注入により高抵抗に
することにより、化合物半導体基板中への前記キャパシ
タからのリーク電流を最小化することが可能になる。そ
の際、前記第１の領域と第２の領域で同一の不純物元素
を使うことにより、前記第１および第２の高抵抗領域を
実質的に同時に形成することができる。本発明では前記
第１および第２の高抵抗領域を形成する際に、深い不純
物元素は使わないため、能動素子の動作に悪影響が現れ
ることはない。
る第１の領域をｐ型不純物元素のイオン注入により高抵
抗にすることにより、ショートチャネル効果を抑制する
ことができ、前記能動素子の動作速度を向上させること
ができる。さらに前記キャパシタが形成される第２の領
域を同様にｐ型不純物元素のイオン注入により高抵抗に
することにより、化合物半導体基板中への前記キャパシ
タからのリーク電流を最小化することが可能になる。そ
の際、前記第１の領域と第２の領域で同一の不純物元素
を使うことにより、前記第１および第２の高抵抗領域を
実質的に同時に形成することができる。本発明では前記
第１および第２の高抵抗領域を形成する際に、深い不純
物元素は使わないため、能動素子の動作に悪影響が現れ
ることはない。
【００２４】特に、前記能動素子を形成する工程と前記
キャパシタを形成する工程とを、前記第１の領域上に耐
熱金属化合物よりなるショットキーゲート電極を形成す
る工程と、前記第１の領域中に、前記ショットキーゲー
ト電極を自己整合マスクに、ｎ型不純物元素をイオン注
入する工程と、前記化合物半導体基板表面を、前記第１
の領域において前記ショットキーゲート電極を露出し、
また前記第２の領域において前記化合物半導体基板表面
を露出する第１の開口部を有する第１のレジストマスク
により覆う工程と、前記第１のレジストマスクを、前記
ショットキーゲート電極を露出する第２の開口部と前記
第１の開口部を露出する第３の開口部とを有する第２の
レジストマスクにより覆う工程と、前記第２のレジスト
マスク上に低抵抗金属層を、前記低抵抗金属層が前記シ
ョットキーゲート電極を前記第２の開口部において覆う
ように、また前記低抵抗金属層が前記第２の開口部で露
出された前記化合物半導体基板表面を覆うように堆積す
る工程と、前記第２のレジストマスク上に堆積した前記
低抵抗金属層を、前記第１および第２のレジストマスク
と共にリフトオフし、前記ショットキーゲート電極上に
低抵抗ゲート電極を、また前記第２の領域において前記
キャパシタの下側電極を形成する工程とにより実行する
ことにより、前記能動素子がＴ型ゲート電極構造を有す
る場合においても拡散領域を下側のショットキーゲート
電極に対して自己整合的に形成でき、能動素子のソース
抵抗を低減させることができる。さらにかかる方法で
は、前記Ｔ型ゲート電極構造の上側低抵抗電極と、前記
化合物半導体基板上のキャパシタ下側電極とが同時に形
成されるため、マイクロ波集積回路の製造効率が向上す
る。
キャパシタを形成する工程とを、前記第１の領域上に耐
熱金属化合物よりなるショットキーゲート電極を形成す
る工程と、前記第１の領域中に、前記ショットキーゲー
ト電極を自己整合マスクに、ｎ型不純物元素をイオン注
入する工程と、前記化合物半導体基板表面を、前記第１
の領域において前記ショットキーゲート電極を露出し、
また前記第２の領域において前記化合物半導体基板表面
を露出する第１の開口部を有する第１のレジストマスク
により覆う工程と、前記第１のレジストマスクを、前記
ショットキーゲート電極を露出する第２の開口部と前記
第１の開口部を露出する第３の開口部とを有する第２の
レジストマスクにより覆う工程と、前記第２のレジスト
マスク上に低抵抗金属層を、前記低抵抗金属層が前記シ
ョットキーゲート電極を前記第２の開口部において覆う
ように、また前記低抵抗金属層が前記第２の開口部で露
出された前記化合物半導体基板表面を覆うように堆積す
る工程と、前記第２のレジストマスク上に堆積した前記
低抵抗金属層を、前記第１および第２のレジストマスク
と共にリフトオフし、前記ショットキーゲート電極上に
低抵抗ゲート電極を、また前記第２の領域において前記
キャパシタの下側電極を形成する工程とにより実行する
ことにより、前記能動素子がＴ型ゲート電極構造を有す
る場合においても拡散領域を下側のショットキーゲート
電極に対して自己整合的に形成でき、能動素子のソース
抵抗を低減させることができる。さらにかかる方法で
は、前記Ｔ型ゲート電極構造の上側低抵抗電極と、前記
化合物半導体基板上のキャパシタ下側電極とが同時に形
成されるため、マイクロ波集積回路の製造効率が向上す
る。
【００２５】特に前記低抵抗金属層を堆積する工程を、
Ｔｉ層を堆積する工程と、前記Ｔｉ層上に別の低抵抗金
属層を堆積する工程とにより実行することにより、前記
キャパシタ下側電極と化合物半導体基板との界面に、拡
散障壁として作用する、組成がＡｓＴｉの化合物が形成
されるため、前記キャパシタ下側電極を構成するＡｕ−
Ｇｅ合金中のＡｕあるいはＧｅが化合物半導体基板中に
拡散する問題が効果的に解決される。
Ｔｉ層を堆積する工程と、前記Ｔｉ層上に別の低抵抗金
属層を堆積する工程とにより実行することにより、前記
キャパシタ下側電極と化合物半導体基板との界面に、拡
散障壁として作用する、組成がＡｓＴｉの化合物が形成
されるため、前記キャパシタ下側電極を構成するＡｕ−
Ｇｅ合金中のＡｕあるいはＧｅが化合物半導体基板中に
拡散する問題が効果的に解決される。
【００２６】また、前記第２のレジストマスクを、下部
において大きな露光感度を有し、上部においてより小さ
い露光感度を有するレジストにより形成することによ
り、リフトオフ工程に適した、上側が小さく基部が大き
い台形形状の低抵抗電極パターンが、前記Ｔ型ゲート電
極構造およびキャパシタ下側電極において得られる。
において大きな露光感度を有し、上部においてより小さ
い露光感度を有するレジストにより形成することによ
り、リフトオフ工程に適した、上側が小さく基部が大き
い台形形状の低抵抗電極パターンが、前記Ｔ型ゲート電
極構造およびキャパシタ下側電極において得られる。
【００２７】
【発明の実施の形態】［第１実施例］図３（Ａ）〜図５
（Ｉ）は、本発明の第１実施例によるＭＭＩＣの製造方
法を示す。
（Ｉ）は、本発明の第１実施例によるＭＭＩＣの製造方
法を示す。
【００２８】図３（Ａ）を参照するに、半絶縁性ＧａＡ
ｓ基板２１上には能動素子領域に対応した開口部２２Ａ
およびキャパシタ領域に対応した開口部２２Ｂを有する
レジストパターン２２が形成され、前記レジストパター
ン２２をマスクにｐ型の不純物元素、典型的にはＭｇを
イオン注入することにより、前記基板２１中には前記能
動素子領域に対応して高抵抗領域２１Ａが、また前記キ
ャパシタ領域に対応して高抵抗領域２１Ｂが形成され
る。一般に半絶縁性ＧａＡｓ基板２１は実際には弱いｎ
型の導電型を有しており、前記図３（Ａ）の工程におけ
るｐ型不純物元素のイオン注入は、かかる基板２１のｎ
型が相殺されるようなドーズ量で行なわれる。図３
（Ａ）のイオン注入は、Ｍｇをｐ型不純物元素として使
った場合、例えば２５０ｋｅＶの加速電圧下、約１．０
×１０12ｃｍ-2のドーズ量で行なえばよい。前記能動素
子領域に形成される高抵抗領域２１Ａは、前記能動素子
領域を素子分離し、また前記能動素子領域中に形成され
る微細化された高速半導体装置のショートチャネル効果
を抑制する。前記高抵抗領域２１Ａはｐ型不純物元素の
イオン注入により形成されるため、深い不純物元素をイ
オン注入した場合のような、能動素子の動作に対する悪
影響は生じない。このようにして形成された高抵抗領域
２１Ａ，２１Ｂは、典型的には数１０〜１００ｎｍ程度
の深さを有する。
ｓ基板２１上には能動素子領域に対応した開口部２２Ａ
およびキャパシタ領域に対応した開口部２２Ｂを有する
レジストパターン２２が形成され、前記レジストパター
ン２２をマスクにｐ型の不純物元素、典型的にはＭｇを
イオン注入することにより、前記基板２１中には前記能
動素子領域に対応して高抵抗領域２１Ａが、また前記キ
ャパシタ領域に対応して高抵抗領域２１Ｂが形成され
る。一般に半絶縁性ＧａＡｓ基板２１は実際には弱いｎ
型の導電型を有しており、前記図３（Ａ）の工程におけ
るｐ型不純物元素のイオン注入は、かかる基板２１のｎ
型が相殺されるようなドーズ量で行なわれる。図３
（Ａ）のイオン注入は、Ｍｇをｐ型不純物元素として使
った場合、例えば２５０ｋｅＶの加速電圧下、約１．０
×１０12ｃｍ-2のドーズ量で行なえばよい。前記能動素
子領域に形成される高抵抗領域２１Ａは、前記能動素子
領域を素子分離し、また前記能動素子領域中に形成され
る微細化された高速半導体装置のショートチャネル効果
を抑制する。前記高抵抗領域２１Ａはｐ型不純物元素の
イオン注入により形成されるため、深い不純物元素をイ
オン注入した場合のような、能動素子の動作に対する悪
影響は生じない。このようにして形成された高抵抗領域
２１Ａ，２１Ｂは、典型的には数１０〜１００ｎｍ程度
の深さを有する。
【００２９】次に図３（Ｂ）の工程において前記レジス
トパターン２２は除去され、前記高抵抗領域２１Ａを露
出する開口部２３Ａを有する次のレジストパターン２３
が前記基板２１上に形成される。さらに前記レジストパ
ターン２３をマスクにｎ型不純物，典型的にはＳｉのイ
オン注入を、例えば４０ｋｅＶの加速電圧下、約４．０
×１０12ｃｍ-2のドーズ量でイオン注入を行なうことに
より、前記高抵抗領域２１Ａの表面に、ＭＥＳＦＥＴの
活性層となるｎ型層２１ａを形成する。
トパターン２２は除去され、前記高抵抗領域２１Ａを露
出する開口部２３Ａを有する次のレジストパターン２３
が前記基板２１上に形成される。さらに前記レジストパ
ターン２３をマスクにｎ型不純物，典型的にはＳｉのイ
オン注入を、例えば４０ｋｅＶの加速電圧下、約４．０
×１０12ｃｍ-2のドーズ量でイオン注入を行なうことに
より、前記高抵抗領域２１Ａの表面に、ＭＥＳＦＥＴの
活性層となるｎ型層２１ａを形成する。
【００３０】次に図３（Ｃ）の工程において前記レジス
トパターン２３は除去され、前記能動素子領域中におい
て前記ｎ型活性層２１ａ上にＷＳｉゲート電極パターン
２４Ａが、ＷＳｉ層のスパッタリングおよびパターニン
グにより、０．４μｍの厚さに形成される。
トパターン２３は除去され、前記能動素子領域中におい
て前記ｎ型活性層２１ａ上にＷＳｉゲート電極パターン
２４Ａが、ＷＳｉ層のスパッタリングおよびパターニン
グにより、０．４μｍの厚さに形成される。
【００３１】さらに図４（Ｄ）の工程において、前記Ｇ
ａＡｓ基板２１上には前記ＷＳｉゲート電極パターンを
含む能動素子領域に対応した開口部２５Ａを有するレジ
ストパターン２５が形成され、さらに前記レジストパタ
ーン２５およびＷＳｉゲート電極２４Ａをマスクに、前
記ＧａＡｓ基板２１中にＳｉを９０ｋｅＶの加速電圧
下、約５．０×１０12ｃｍ-2のドーズ量でイオン注入
し、前記高抵抗領域２１Ａ中、前記ＷＳｉゲート電極２
４Ａの両側にｎ+型拡散領域２１Ｃおよび２１Ｄを形成
する。
ａＡｓ基板２１上には前記ＷＳｉゲート電極パターンを
含む能動素子領域に対応した開口部２５Ａを有するレジ
ストパターン２５が形成され、さらに前記レジストパタ
ーン２５およびＷＳｉゲート電極２４Ａをマスクに、前
記ＧａＡｓ基板２１中にＳｉを９０ｋｅＶの加速電圧
下、約５．０×１０12ｃｍ-2のドーズ量でイオン注入
し、前記高抵抗領域２１Ａ中、前記ＷＳｉゲート電極２
４Ａの両側にｎ+型拡散領域２１Ｃおよび２１Ｄを形成
する。
【００３２】次に図４（Ｅ）の工程において前記レジス
トパターン２５を除去し、さらに前記キャパシタ領域の
高抵抗領域２１Ｂに対応する開口部２６Ａを有するレジ
ストパターン２６を前記ＧａＡｓ基板２１上に、前記Ｗ
Ｓｉゲート電極２４Ａを覆うように約０．８μｍの厚さ
に形成し、さらに図４（Ｆ）の工程において前記レジス
トパターン２６を典型的には１４０°Ｃの温度で５分間
熱処理してレジストパターン２６の感光性を消滅させ
る。さらにこのようにして熱処理された前記レジストパ
ターン２６に対してドライエッチングを、前記ＷＳｉゲ
ート電極２４Ａが露出するまで継続して行い、前記レジ
ストパターン２６の厚さを減少させる。
トパターン２５を除去し、さらに前記キャパシタ領域の
高抵抗領域２１Ｂに対応する開口部２６Ａを有するレジ
ストパターン２６を前記ＧａＡｓ基板２１上に、前記Ｗ
Ｓｉゲート電極２４Ａを覆うように約０．８μｍの厚さ
に形成し、さらに図４（Ｆ）の工程において前記レジス
トパターン２６を典型的には１４０°Ｃの温度で５分間
熱処理してレジストパターン２６の感光性を消滅させ
る。さらにこのようにして熱処理された前記レジストパ
ターン２６に対してドライエッチングを、前記ＷＳｉゲ
ート電極２４Ａが露出するまで継続して行い、前記レジ
ストパターン２６の厚さを減少させる。
【００３３】次に図５（Ｇ）の工程において図４（Ｆ）
の構造上に、下部において感光性が高く上部において低
い２層構造のレジストパターン２７を形成する。前記レ
ジストパターン２７には前記ＷＳｉゲート電極２４Ａを
露出する開口部２７Ａと前記レジスト開口部２６Ａを露
出する開口部２７Ｂとが形成されており、図５（Ｇ）の
工程においては前記レジストパターン２７上に厚さが約
５ｎｍのＴｉ層２８ａと厚さが約０．４μｍのＡｕ層２
８ｂとがさらに順次堆積され、前記開口部２７Ａにおい
ては前記ＷＳｉゲート電極２４Ａ上に、前記ゲート電極
２４Ａよりも大きい低抵抗ゲート電極２４Ｂが形成され
る。ただし前記低抵抗電極２４Ｂは前記Ｔｉ層２８ａと
Ａｕ層２８ｂとの積層よりなり、前記ゲート電極２４Ａ
および低抵抗電極２４Ｂは、共にＴ型ゲート電極２４を
形成する。また、前記開口部２７Ｂにおいては、同様に
Ｔｉ層２８ａとＡｕ層２８ｂとの積層よりなる電極パタ
ーン２９が、前記低抵抗領域２１Ｂ上に形成される。以
下の説明では、簡単のため前記Ｔｉ層２８ａとＡｕ層２
８ｂの表記は省略し、単に低抵抗層２８と表記する。
の構造上に、下部において感光性が高く上部において低
い２層構造のレジストパターン２７を形成する。前記レ
ジストパターン２７には前記ＷＳｉゲート電極２４Ａを
露出する開口部２７Ａと前記レジスト開口部２６Ａを露
出する開口部２７Ｂとが形成されており、図５（Ｇ）の
工程においては前記レジストパターン２７上に厚さが約
５ｎｍのＴｉ層２８ａと厚さが約０．４μｍのＡｕ層２
８ｂとがさらに順次堆積され、前記開口部２７Ａにおい
ては前記ＷＳｉゲート電極２４Ａ上に、前記ゲート電極
２４Ａよりも大きい低抵抗ゲート電極２４Ｂが形成され
る。ただし前記低抵抗電極２４Ｂは前記Ｔｉ層２８ａと
Ａｕ層２８ｂとの積層よりなり、前記ゲート電極２４Ａ
および低抵抗電極２４Ｂは、共にＴ型ゲート電極２４を
形成する。また、前記開口部２７Ｂにおいては、同様に
Ｔｉ層２８ａとＡｕ層２８ｂとの積層よりなる電極パタ
ーン２９が、前記低抵抗領域２１Ｂ上に形成される。以
下の説明では、簡単のため前記Ｔｉ層２８ａとＡｕ層２
８ｂの表記は省略し、単に低抵抗層２８と表記する。
【００３４】次に図５（Ｈ）の工程において、前記低抵
抗層２８は前記レジストパターン２６，２７と共にリフ
トオフされ、さらに得られた構造上に、前記ｎ+型拡散
領域２１Ｃに対してオーミックコンタクトするようにＡ
ｕ／Ｎｉ／ＡｕＧｅ積層構造を有するオーミック電極３
０Ａが、また前記ｎ+型拡散領域２１Ｄに対してオーミ
ックコンタクトするように同様なオーミック電極３０Ｂ
が形成される。さらに前記化合物半導体基板２１上に
は、オーミック電極３０Ａ，３０ＢおよびＴ型ゲート電
極２４、さらには前記電極パターン２９を覆うように、
厚さが０．２μｍのＳｉＮよりなるパッシベーション膜
３１がＣＶＤ法により堆積され、図５（Ｉ）の工程にお
いて、このようにして形成された図５（Ｈ）の構造を層
間絶縁膜３２により覆い、さらに前記層間絶縁膜３２中
に前記オーミック電極３０Ｂを覆うように開口部３２Ａ
を、また前記電極パターン２９を覆うＳｉＮ膜３１を露
出するように開口部３２Ｂを形成する。その際前記コン
タクトホール３２Ａは前記オーミック電極３０Ｂ上のＳ
ｉＮ膜３１をも貫通し、前記オーミック電極３０Ｂを露
出する。
抗層２８は前記レジストパターン２６，２７と共にリフ
トオフされ、さらに得られた構造上に、前記ｎ+型拡散
領域２１Ｃに対してオーミックコンタクトするようにＡ
ｕ／Ｎｉ／ＡｕＧｅ積層構造を有するオーミック電極３
０Ａが、また前記ｎ+型拡散領域２１Ｄに対してオーミ
ックコンタクトするように同様なオーミック電極３０Ｂ
が形成される。さらに前記化合物半導体基板２１上に
は、オーミック電極３０Ａ，３０ＢおよびＴ型ゲート電
極２４、さらには前記電極パターン２９を覆うように、
厚さが０．２μｍのＳｉＮよりなるパッシベーション膜
３１がＣＶＤ法により堆積され、図５（Ｉ）の工程にお
いて、このようにして形成された図５（Ｈ）の構造を層
間絶縁膜３２により覆い、さらに前記層間絶縁膜３２中
に前記オーミック電極３０Ｂを覆うように開口部３２Ａ
を、また前記電極パターン２９を覆うＳｉＮ膜３１を露
出するように開口部３２Ｂを形成する。その際前記コン
タクトホール３２Ａは前記オーミック電極３０Ｂ上のＳ
ｉＮ膜３１をも貫通し、前記オーミック電極３０Ｂを露
出する。
【００３５】さらに前記層間絶縁膜３２上に、前記開口
部３２Ａにおいて前記オーミック電極３０Ｂとコンタク
トするように電極パターン３３Ａを形成し、さらに前記
開口部３２Ｂにおいて前記ＳｉＮ膜３１を覆うように電
極パターン３３Ｂを形成することにより、所望のＭＭＩ
Ｃ２０が完成する。図５（Ｉ）のＭＭＩＣ２０において
は、前記高抵抗領域２１ＡにおいてＴ型ゲート電極２４
を有する自己整合ＭＥＳＦＥＴが形成されており、さら
に前記高抵抗領域２１Ｂにおいて前記ＳｉＮ膜３１を電
極パターン２９および電極パターン３３Ｂにより挟持し
た構成のキャパシタが形成されていることがわかる。
部３２Ａにおいて前記オーミック電極３０Ｂとコンタク
トするように電極パターン３３Ａを形成し、さらに前記
開口部３２Ｂにおいて前記ＳｉＮ膜３１を覆うように電
極パターン３３Ｂを形成することにより、所望のＭＭＩ
Ｃ２０が完成する。図５（Ｉ）のＭＭＩＣ２０において
は、前記高抵抗領域２１ＡにおいてＴ型ゲート電極２４
を有する自己整合ＭＥＳＦＥＴが形成されており、さら
に前記高抵抗領域２１Ｂにおいて前記ＳｉＮ膜３１を電
極パターン２９および電極パターン３３Ｂにより挟持し
た構成のキャパシタが形成されていることがわかる。
【００３６】本実施例では、ＭＥＳＦＥＴが高抵抗領域
２１Ａ中に形成されたｎ型活性層２１ａをチャネルとし
て形成されているため、ゲート長を０．８μｍ程度まで
減少させてもショートチャネル効果を効果的に抑制する
ことができ、遮断周波数ｆtが２６ＧＨｚに達する非常
に高速で動作するＭＥＳＦＥＴを形成することが可能で
ある。しかも同様な高抵抗領域２１Ｂを能動素子領域と
は別の領域に形成することにより、キャパシタを同一の
化合物半導体基板２１上に集積化することが可能にな
る。前記キャパシタは前記高抵抗領域２１Ｂ上に形成さ
れるため、基板２１上に前記下側電極２９を直接に形成
しても、リーク電流は最小に抑制される。このため、キ
ャパシタの製造工程が簡素化され、半導体装置の製造費
用を低減することが可能になる。本発明においては、前
記Ａｕ層２８ｂの代わりにＰｔ，Ａｌ等の低抵抗層を使
うことも可能である。また前記Ｔｉ層２８ａの代わりに
ＴｉＷ層を使うことも可能である。
２１Ａ中に形成されたｎ型活性層２１ａをチャネルとし
て形成されているため、ゲート長を０．８μｍ程度まで
減少させてもショートチャネル効果を効果的に抑制する
ことができ、遮断周波数ｆtが２６ＧＨｚに達する非常
に高速で動作するＭＥＳＦＥＴを形成することが可能で
ある。しかも同様な高抵抗領域２１Ｂを能動素子領域と
は別の領域に形成することにより、キャパシタを同一の
化合物半導体基板２１上に集積化することが可能にな
る。前記キャパシタは前記高抵抗領域２１Ｂ上に形成さ
れるため、基板２１上に前記下側電極２９を直接に形成
しても、リーク電流は最小に抑制される。このため、キ
ャパシタの製造工程が簡素化され、半導体装置の製造費
用を低減することが可能になる。本発明においては、前
記Ａｕ層２８ｂの代わりにＰｔ，Ａｌ等の低抵抗層を使
うことも可能である。また前記Ｔｉ層２８ａの代わりに
ＴｉＷ層を使うことも可能である。
【００３７】さらに図示は省略するが、図５（Ｉ）のＭ
ＭＩＣ２０において、前記高抵抗領域２１Ｂを基板表面
に延在させ、これに対応して前記電極パターン２９を配
線パターンとして延在させることも可能である。また、
かかる高抵抗領域２１Ｂおよび配線パターン２９によ
り、前記化合物半導体基板２１上にインダクタを形成す
ることも可能である。 ［第２実施例］図６は、本発明の第２実施例によるＭＭ
ＩＣ４０の構成を示す。ただし図６中、先に説明した部
分には同一の参照符号を付し、説明を省略する。
ＭＩＣ２０において、前記高抵抗領域２１Ｂを基板表面
に延在させ、これに対応して前記電極パターン２９を配
線パターンとして延在させることも可能である。また、
かかる高抵抗領域２１Ｂおよび配線パターン２９によ
り、前記化合物半導体基板２１上にインダクタを形成す
ることも可能である。 ［第２実施例］図６は、本発明の第２実施例によるＭＭ
ＩＣ４０の構成を示す。ただし図６中、先に説明した部
分には同一の参照符号を付し、説明を省略する。
【００３８】図６を参照するに、本実施例においては前
記高抵抗領域２１Ａ中に、前記ｎ型チャネル層２１ａが
含まれるように、また前記ｎ+型拡散領域２１Ｃ，２１
Ｄが少なくとも部分的に含まれるように、ｐ型ウェル２
１Ｐを形成する。かかるｐ型ウェル２１Ｐは、例えばＭ
ｇを１２０ｋｅＶの加速電圧下、３．０×１０12ｃｍ -1
のドーズ量でイオン注入することにより形成でき、ＭＥ
ＳＦＥＴのｎ型チャネルを構成するｎ型活性層２１ａの
下に位置するｐ型領域を形成する。また、本実施例では
前記チャネル層２１ａは、Ｓｉを２０ｋｅＶの加速電圧
下、９．０×１０12ｃｍ-2のドーズでイオン注入するこ
とにより形成され、前記ＧａＡｓ基板２１中、先の実施
例の場合よりも多少浅い位置に形成される。前記高抵抗
領域２１Ａ，２１Ｂおよびｎ+型拡散領域２１Ｃ，２１
Ｄは、先の実施例と同様なイオン注入条件下で形成され
る。
記高抵抗領域２１Ａ中に、前記ｎ型チャネル層２１ａが
含まれるように、また前記ｎ+型拡散領域２１Ｃ，２１
Ｄが少なくとも部分的に含まれるように、ｐ型ウェル２
１Ｐを形成する。かかるｐ型ウェル２１Ｐは、例えばＭ
ｇを１２０ｋｅＶの加速電圧下、３．０×１０12ｃｍ -1
のドーズ量でイオン注入することにより形成でき、ＭＥ
ＳＦＥＴのｎ型チャネルを構成するｎ型活性層２１ａの
下に位置するｐ型領域を形成する。また、本実施例では
前記チャネル層２１ａは、Ｓｉを２０ｋｅＶの加速電圧
下、９．０×１０12ｃｍ-2のドーズでイオン注入するこ
とにより形成され、前記ＧａＡｓ基板２１中、先の実施
例の場合よりも多少浅い位置に形成される。前記高抵抗
領域２１Ａ，２１Ｂおよびｎ+型拡散領域２１Ｃ，２１
Ｄは、先の実施例と同様なイオン注入条件下で形成され
る。
【００３９】さらに本実施例では、前記ＷＳｉゲート電
極２４Ａ直下に位置する前記チャネル層２１ａと、前記
ｎ+型拡散層２１Ｃあるいはｎ+型拡散層２１Ｄとの間
に、ｎ-型のＬＤＤ領域２１ｃあるいは２１ｄが、加速
電圧５０ｋｅＶ、ドーズ量５．０×１０13ｃｍ-2でのイ
オン注入により形成されている。かかるＬＤＤ領域２１
ｃ、２１ｄは、例えば先の図４（Ｄ）に対応する工程に
おいて形成することができる。この場合、前記ｎ＋型拡
散領域２１Ｃ，２１Ｄは、前記ＷＳｉゲート電極２４Ａ
の両側に形成したサイドウォールを自己整合マスクとし
たイオン注入により形成すればよい。
極２４Ａ直下に位置する前記チャネル層２１ａと、前記
ｎ+型拡散層２１Ｃあるいはｎ+型拡散層２１Ｄとの間
に、ｎ-型のＬＤＤ領域２１ｃあるいは２１ｄが、加速
電圧５０ｋｅＶ、ドーズ量５．０×１０13ｃｍ-2でのイ
オン注入により形成されている。かかるＬＤＤ領域２１
ｃ、２１ｄは、例えば先の図４（Ｄ）に対応する工程に
おいて形成することができる。この場合、前記ｎ＋型拡
散領域２１Ｃ，２１Ｄは、前記ＷＳｉゲート電極２４Ａ
の両側に形成したサイドウォールを自己整合マスクとし
たイオン注入により形成すればよい。
【００４０】図６の構成のＭＭＩＣ４０では、前記チャ
ネル層２１ａの下にｐ型領域２１Ｐが形成されているた
めショートチャネル効果が効果的に抑制され、前記ＭＥ
ＳＦＥＴはゲート長Ｌｇを０．４０μｍまで減少させて
も正常な動作が得られる。またこの場合の遮断周波数は
４５ＧＨｚに達する。 ［第３実施例］図７（Ａ）〜図８（Ｆ）は、本発明の第
３実施例によるＭＭＩＣの製造方法を示す図である。た
だし図中、先に説明した部分には同一の参照符号を付
し、説明を省略する。
ネル層２１ａの下にｐ型領域２１Ｐが形成されているた
めショートチャネル効果が効果的に抑制され、前記ＭＥ
ＳＦＥＴはゲート長Ｌｇを０．４０μｍまで減少させて
も正常な動作が得られる。またこの場合の遮断周波数は
４５ＧＨｚに達する。 ［第３実施例］図７（Ａ）〜図８（Ｆ）は、本発明の第
３実施例によるＭＭＩＣの製造方法を示す図である。た
だし図中、先に説明した部分には同一の参照符号を付
し、説明を省略する。
【００４１】図７（Ａ）を参照するに、先に説明した図
５（Ｈ）の構造が形成された後、図７（Ｂ）の工程でレ
ジストパターン３４を使い、前記層間絶縁膜３２中に開
口部３２Ａ，３２Ｂが、先に説明したように形成され
る。
５（Ｈ）の構造が形成された後、図７（Ｂ）の工程でレ
ジストパターン３４を使い、前記層間絶縁膜３２中に開
口部３２Ａ，３２Ｂが、先に説明したように形成され
る。
【００４２】次に図７（Ｃ）の工程において前記レジス
トパターン３４が除去され、さらに前記層間絶縁膜３２
上に、前記開口部３２Ｂを覆うようにレジストパターン
３５が形成される。さらに図７（Ｃ）の工程では、前記
レジストパターン３５をマスクにドライエッチングを行
い、前記開口部３２Ａ中において前記ＳｉＮ膜３１を除
去する。
トパターン３４が除去され、さらに前記層間絶縁膜３２
上に、前記開口部３２Ｂを覆うようにレジストパターン
３５が形成される。さらに図７（Ｃ）の工程では、前記
レジストパターン３５をマスクにドライエッチングを行
い、前記開口部３２Ａ中において前記ＳｉＮ膜３１を除
去する。
【００４３】次に図８（Ｄ）の工程において図７（Ｃ）
に示す前記レジストパターン３５が除去され、さらに前
記層間絶縁膜３２上に一様にＡｕ層３６を、スパッタリ
ングにより、典型的には０．１μｍの厚さに形成する。
さらに図８（Ｄ）の工程では、前記Ａｕ層３６上に前記
レジストパターンに対応した、開口部３７Ａ，３７Ｂを
有するレジストパターン３７を形成し、前記レジストパ
ターン３７をマスクに前記Ａｕ層３６をめっきシード層
として使いながら電解めっきを行なうことにより、前記
開口部３７Ａ中に前記電極パターン３３を電解めっき層
により形成する。また同時に、前記開口部３７Ｂ中には
前記電極パターン３３Ｂが、電解めっき層により形成さ
れる。
に示す前記レジストパターン３５が除去され、さらに前
記層間絶縁膜３２上に一様にＡｕ層３６を、スパッタリ
ングにより、典型的には０．１μｍの厚さに形成する。
さらに図８（Ｄ）の工程では、前記Ａｕ層３６上に前記
レジストパターンに対応した、開口部３７Ａ，３７Ｂを
有するレジストパターン３７を形成し、前記レジストパ
ターン３７をマスクに前記Ａｕ層３６をめっきシード層
として使いながら電解めっきを行なうことにより、前記
開口部３７Ａ中に前記電極パターン３３を電解めっき層
により形成する。また同時に、前記開口部３７Ｂ中には
前記電極パターン３３Ｂが、電解めっき層により形成さ
れる。
【００４４】さらに図８（Ｄ）の工程の後前記レジスト
パターン３７を除去し、前記Ａｕ層３６を、前記電極パ
ターン３３Ａ，３３Ｂをマスクにドライエッチングによ
りパターニングすることにより、図８（Ｅ）に示す、先
の図５（Ｉ）と類似した構造が得られる。ただし、図８
（Ｅ）の構造は、前記電極パターン３３Ａと電極パター
ン３０Ｂとの間、あるいは電極パターン３３Ｂと電極パ
ターン２９との間に、Ａｕ層３６が介在する点で前記図
５（Ｉ）の構造と異なっている。
パターン３７を除去し、前記Ａｕ層３６を、前記電極パ
ターン３３Ａ，３３Ｂをマスクにドライエッチングによ
りパターニングすることにより、図８（Ｅ）に示す、先
の図５（Ｉ）と類似した構造が得られる。ただし、図８
（Ｅ）の構造は、前記電極パターン３３Ａと電極パター
ン３０Ｂとの間、あるいは電極パターン３３Ｂと電極パ
ターン２９との間に、Ａｕ層３６が介在する点で前記図
５（Ｉ）の構造と異なっている。
【００４５】本実施例の方法により、単位面積あたりの
容量が０．４ｆＦ／μｍ2のキャパシタが、単層の配線
プロセスにより得られる。 ［第４実施例］図９（Ａ）〜図１０（Ｅ）は、本発明の
第４実施例によるＭＭＩＣの製造方法を示す。ただし図
中、先に説明した部分には同一の参照符号を付し、説明
を省略する。
容量が０．４ｆＦ／μｍ2のキャパシタが、単層の配線
プロセスにより得られる。 ［第４実施例］図９（Ａ）〜図１０（Ｅ）は、本発明の
第４実施例によるＭＭＩＣの製造方法を示す。ただし図
中、先に説明した部分には同一の参照符号を付し、説明
を省略する。
【００４６】図９（Ａ）を参照するに、この工程は先の
図５（Ｈ）の工程に対応し、前記ＧａＡｓ基板２１上に
おいてＴ型ゲート電極構造２４，オーミック電極３０
Ａ，３０Ｂおよびキャパシタ電極２９をＳｉＮパッシベ
ーション膜３１で覆った構造が得られる。
図５（Ｈ）の工程に対応し、前記ＧａＡｓ基板２１上に
おいてＴ型ゲート電極構造２４，オーミック電極３０
Ａ，３０Ｂおよびキャパシタ電極２９をＳｉＮパッシベ
ーション膜３１で覆った構造が得られる。
【００４７】次に図９（Ｂ）の工程において図９（Ａ）
の構造上に、下側が露光感度が高く上側が露光感度の低
い、二層構造のレジスト膜３８が形成され、これに前記
キャパシタ電極２９に対応した、リフトオフに好適な台
形形状の開口部３８Ａを形成した後、前記レジスト膜３
８上にＡｕ層３９を真空蒸着法により、典型的には０．
２μｍの厚さに堆積する。その結果、前記ＳｉＮ膜３１
上には、前記開口部３８Ａに対応してＡｕパターン３９
Ａが、前記Ａｕ層３９の一部として形成される。
の構造上に、下側が露光感度が高く上側が露光感度の低
い、二層構造のレジスト膜３８が形成され、これに前記
キャパシタ電極２９に対応した、リフトオフに好適な台
形形状の開口部３８Ａを形成した後、前記レジスト膜３
８上にＡｕ層３９を真空蒸着法により、典型的には０．
２μｍの厚さに堆積する。その結果、前記ＳｉＮ膜３１
上には、前記開口部３８Ａに対応してＡｕパターン３９
Ａが、前記Ａｕ層３９の一部として形成される。
【００４８】さらに図９（Ｃ）の工程において先の図７
（Ｂ），（Ｃ）の工程と同様に前記層間絶縁膜３２およ
びレジストパターン３４が形成され、さらに前記層間絶
縁膜３２中に前記レジストパターン３４をマスクに、前
記オーミック電極パターン３０Ｂを露出する開口部３２
Ａと前記Ａｕパターン３９Ａを露出する開口部３２Ｂと
が形成される。
（Ｂ），（Ｃ）の工程と同様に前記層間絶縁膜３２およ
びレジストパターン３４が形成され、さらに前記層間絶
縁膜３２中に前記レジストパターン３４をマスクに、前
記オーミック電極パターン３０Ｂを露出する開口部３２
Ａと前記Ａｕパターン３９Ａを露出する開口部３２Ｂと
が形成される。
【００４９】次に、図１０（Ｄ）の工程において、先に
説明した図８（Ｉ）の工程と同様に前記レジストパター
ン３４が除去され、Ａｕ層３６を形成した後、レジスト
パターン３７がさらにその上形成される。前記レジスト
パターン３７には開口部３７Ａ，３７Ｂが、それぞれ前
記オーミック電極３０Ｂおよびキャパシタ電極２９に対
応して形成され、さらに前記Ａｕ層３６をめっきシード
層として使いながらＡｕの電解めっきを行なうことによ
り、前記開口部３７Ａ，３７Ｂに電極パターン３３Ａ，
３３Ｂをそれぞれ形成する。
説明した図８（Ｉ）の工程と同様に前記レジストパター
ン３４が除去され、Ａｕ層３６を形成した後、レジスト
パターン３７がさらにその上形成される。前記レジスト
パターン３７には開口部３７Ａ，３７Ｂが、それぞれ前
記オーミック電極３０Ｂおよびキャパシタ電極２９に対
応して形成され、さらに前記Ａｕ層３６をめっきシード
層として使いながらＡｕの電解めっきを行なうことによ
り、前記開口部３７Ａ，３７Ｂに電極パターン３３Ａ，
３３Ｂをそれぞれ形成する。
【００５０】さらに図１０（Ｄ）の工程の後、前記レジ
ストパターン３７を除去し、前記Ａｕ層３６を前記電極
パターン３３Ａ，３３Ｂ直下の部分を除き、ドライエッ
チングにより除去することにより、図１０（Ｅ）に示す
所望のＭＭＩＣが得られる。
ストパターン３７を除去し、前記Ａｕ層３６を前記電極
パターン３３Ａ，３３Ｂ直下の部分を除き、ドライエッ
チングにより除去することにより、図１０（Ｅ）に示す
所望のＭＭＩＣが得られる。
【００５１】本実施例では、前記キャパシタ下側電極パ
ターン２９上のＳｉＮ膜３１がＡｕパターン３９Ａによ
り保護されているため、図９（Ｃ）の工程において前記
層間絶縁膜３２中に開口部３２Ｂをドライエッチングに
より形成する際に、キャパシタ絶縁膜を形成する前記Ｓ
ｉＮ膜３１が損傷したり、あるいは膜厚が減少する等の
問題を回避でき、前記キャパシタの容量を設計値通りに
設定することが可能である。 [第５実施例]図１１（Ａ）〜図１２（Ｆ）は、本発明の
第５実施例によるＭＭＩＣの製造方法を示す。ただし図
中、先に説明した部分には同一の参照符号を付し、説明
を省略する。
ターン２９上のＳｉＮ膜３１がＡｕパターン３９Ａによ
り保護されているため、図９（Ｃ）の工程において前記
層間絶縁膜３２中に開口部３２Ｂをドライエッチングに
より形成する際に、キャパシタ絶縁膜を形成する前記Ｓ
ｉＮ膜３１が損傷したり、あるいは膜厚が減少する等の
問題を回避でき、前記キャパシタの容量を設計値通りに
設定することが可能である。 [第５実施例]図１１（Ａ）〜図１２（Ｆ）は、本発明の
第５実施例によるＭＭＩＣの製造方法を示す。ただし図
中、先に説明した部分には同一の参照符号を付し、説明
を省略する。
【００５２】図１１（Ａ）を参照するに、この工程は先
の図９（Ａ）の工程と同様に、図５（Ｈ）の工程に対応
しており、半絶縁性ＧａＡｓ基板２１上においてＴ型ゲ
ート電極構造２４，オーミック電極３０Ａ，３０Ｂおよ
びキャパシタ電極２９をＳｉＮパッシベーション膜３１
で覆い、さらにその上を層間絶縁膜３２で覆った構造が
得られる。
の図９（Ａ）の工程と同様に、図５（Ｈ）の工程に対応
しており、半絶縁性ＧａＡｓ基板２１上においてＴ型ゲ
ート電極構造２４，オーミック電極３０Ａ，３０Ｂおよ
びキャパシタ電極２９をＳｉＮパッシベーション膜３１
で覆い、さらにその上を層間絶縁膜３２で覆った構造が
得られる。
【００５３】次に図１１（Ｂ）の工程において、前記層
間絶縁膜３２中に開口部３２Ａ，３２Ｂをレジストパタ
ーン３４をマスクとして形成した後、図１１（Ｃ）の工
程において前記レジストパターン３４を除去し、さらに
前記層間絶縁膜３２上にＳｉＮ膜５１を一様に堆積す
る。さらに前記開口部３２Ｂのみをレジストパターン３
５で覆った後、前記ＳｉＮ膜５１をドライエッチングに
より除去し、図１２（Ｄ）に示す、前記開口部３２Ｂに
のみＳｉＮパターン５１Ａが残された構造を得る。
間絶縁膜３２中に開口部３２Ａ，３２Ｂをレジストパタ
ーン３４をマスクとして形成した後、図１１（Ｃ）の工
程において前記レジストパターン３４を除去し、さらに
前記層間絶縁膜３２上にＳｉＮ膜５１を一様に堆積す
る。さらに前記開口部３２Ｂのみをレジストパターン３
５で覆った後、前記ＳｉＮ膜５１をドライエッチングに
より除去し、図１２（Ｄ）に示す、前記開口部３２Ｂに
のみＳｉＮパターン５１Ａが残された構造を得る。
【００５４】さらに図１２（Ｅ）の工程において前記レ
ジストパターン５１Ａを除去し、さらに前記層間絶縁膜
３２上にＡｕ層３６を一様に、前記ＳｉＮパターン５１
Ａをも覆うように堆積した後、その上にレジストパター
ン３６を形成する。前記レジストパターン３６は、先の
実施例と同様に前記電極パターン３０Ｂおよび２９にそ
れぞれ対応して開口部３７Ａ，３７Ｂを有しており、前
記Ａｕパターン３６をめっきシード層に使ってＡｕの電
解めっきを行い、前記開口部３７Ａ，３７Ｂにそれぞれ
対応して電極パターン３３Ａ，３３Ｂを形成する。
ジストパターン５１Ａを除去し、さらに前記層間絶縁膜
３２上にＡｕ層３６を一様に、前記ＳｉＮパターン５１
Ａをも覆うように堆積した後、その上にレジストパター
ン３６を形成する。前記レジストパターン３６は、先の
実施例と同様に前記電極パターン３０Ｂおよび２９にそ
れぞれ対応して開口部３７Ａ，３７Ｂを有しており、前
記Ａｕパターン３６をめっきシード層に使ってＡｕの電
解めっきを行い、前記開口部３７Ａ，３７Ｂにそれぞれ
対応して電極パターン３３Ａ，３３Ｂを形成する。
【００５５】さらに図１２（Ｅ）の工程の後、前記レジ
ストパターン３７を除去し、露出したＡｕ層３６をドラ
イエッチングにより除去することにより、図１２（Ｆ）
に示す構造のＭＭＩＣが得られる。
ストパターン３７を除去し、露出したＡｕ層３６をドラ
イエッチングにより除去することにより、図１２（Ｆ）
に示す構造のＭＭＩＣが得られる。
【００５６】本実施例では、前記キャパシタ下側電極２
９と上側電極３３Ｂとの間のキャパシタ誘電体膜を、Ｓ
ｉＮ膜３１とＳｉＮ膜５１Ａとの積層により形成するこ
とにより、前記キャパシタの容量を、所定の設計値に適
合させることが可能である。さらに、前記ＳｉＮ膜３１
が前記開口部３２Ｂの形成の際にドライエッチングによ
り損傷を受け、あるいは厚さを減少させた場合でも、前
記ＳｉＮ膜５１Ａを形成することにより、キャパシタ容
量の変動を補償することができる。
９と上側電極３３Ｂとの間のキャパシタ誘電体膜を、Ｓ
ｉＮ膜３１とＳｉＮ膜５１Ａとの積層により形成するこ
とにより、前記キャパシタの容量を、所定の設計値に適
合させることが可能である。さらに、前記ＳｉＮ膜３１
が前記開口部３２Ｂの形成の際にドライエッチングによ
り損傷を受け、あるいは厚さを減少させた場合でも、前
記ＳｉＮ膜５１Ａを形成することにより、キャパシタ容
量の変動を補償することができる。
【００５７】以上の実施例では、キャパシタ絶縁膜をＳ
ｉＮとして説明をしたが、ＳｉＯ2あるいはＳｉＯＮを
使うことも可能である。
ｉＮとして説明をしたが、ＳｉＯ2あるいはＳｉＯＮを
使うことも可能である。
【００５８】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
【００５９】
【発明の効果】本発明によれば、矩形断面形状のショッ
トキーゲート電極を有する自己整合型ＭＥＳＦＥＴを始
めとする能動素子とキャパシタなどの受動素子とを含む
ＭＭＩＣにおいて、前記ＭＥＳＦＥＴについて低抵抗ゲ
ート電極を有するＴ型ゲート電極構造を実現でき、さら
に前記低抵抗ゲート電極とキャパシタ下側電極とを同時
に形成することにより、ＭＭＩＣの製造費用を低減させ
ることができる。また本発明では、前記キャパシタ電極
を化合物半導体基板上に直接に形成するにあたり、前記
化合物半導体基板中にｐ型不純物元素をイオン注入する
ことにより高抵抗領域を形成するが、同様な高抵抗領域
をＭＥＳＦＥＴ領域にも形成することにより、ＭＥＳＦ
ＥＴ中におけるショートチャネル効果を抑制することが
できる。その際、かかる高抵抗領域の形成を同時に行な
うことにより、製造費用の増大の問題を回避できる。
トキーゲート電極を有する自己整合型ＭＥＳＦＥＴを始
めとする能動素子とキャパシタなどの受動素子とを含む
ＭＭＩＣにおいて、前記ＭＥＳＦＥＴについて低抵抗ゲ
ート電極を有するＴ型ゲート電極構造を実現でき、さら
に前記低抵抗ゲート電極とキャパシタ下側電極とを同時
に形成することにより、ＭＭＩＣの製造費用を低減させ
ることができる。また本発明では、前記キャパシタ電極
を化合物半導体基板上に直接に形成するにあたり、前記
化合物半導体基板中にｐ型不純物元素をイオン注入する
ことにより高抵抗領域を形成するが、同様な高抵抗領域
をＭＥＳＦＥＴ領域にも形成することにより、ＭＥＳＦ
ＥＴ中におけるショートチャネル効果を抑制することが
できる。その際、かかる高抵抗領域の形成を同時に行な
うことにより、製造費用の増大の問題を回避できる。
【図１】（Ａ）〜（Ｃ）は、従来のＭＭＩＣの製造工程
を示す図（その１）である。
を示す図（その１）である。
【図２】（Ｄ）〜（Ｆ）は、従来のＭＭＩＣの製造工程
を示す図（その２）である。
を示す図（その２）である。
【図３】（Ａ）〜（Ｃ）は、本発明の第１実施例による
ＭＭＩＣの製造工程を示す図（その１）である。
ＭＭＩＣの製造工程を示す図（その１）である。
【図４】（Ｄ）〜（Ｆ）は、本発明の第１実施例による
ＭＭＩＣの製造工程を示す図（その２）である。
ＭＭＩＣの製造工程を示す図（その２）である。
【図５】（Ｇ）〜（Ｉ）は、本発明の第１実施例による
ＭＭＩＣの製造工程を示す図（その３）である。
ＭＭＩＣの製造工程を示す図（その３）である。
【図６】本発明の第２実施例によるＭＭＩＣの構造を示
す図である。
す図である。
【図７】（Ａ）〜（Ｃ）は、本発明の第３実施例による
ＭＭＩＣの製造工程を示す図（その１）である。
ＭＭＩＣの製造工程を示す図（その１）である。
【図８】（Ｄ）〜（Ｅ）は、本発明の第３実施例による
ＭＭＩＣの製造工程を示す図（その２）である。
ＭＭＩＣの製造工程を示す図（その２）である。
【図９】（Ａ）〜（Ｃ）は、本発明の第４実施例による
ＭＭＩＣの製造工程を示す図（その１）である。
ＭＭＩＣの製造工程を示す図（その１）である。
【図１０】（Ｄ）〜（Ｅ）は、本発明の第４実施例によ
るＭＭＩＣの製造工程を示す図（その２）である。
るＭＭＩＣの製造工程を示す図（その２）である。
【図１１】（Ａ）〜（Ｃ）は、本発明の第５実施例によ
るＭＭＩＣの製造工程を示す図（その１）である。
るＭＭＩＣの製造工程を示す図（その１）である。
【図１２】（Ｄ）〜（Ｆ）は、本発明の第５実施例によ
るＭＭＩＣの製造工程を示す図（その２）である。
るＭＭＩＣの製造工程を示す図（その２）である。
１１，２１ 化合物半導体基板 １１Ａ，２１Ａ，２１Ｂ 高抵抗領域 １１Ｂ，２１ａ チャネル層 １１Ｃ，１１Ｄ，２１Ｃ，２１Ｄ ｎ+型拡散領域 １２Ａ，２４Ａ ショットキーゲート電極 １２Ｂ，２４Ｂ 低抵抗ゲート電極 １３Ａ，１３Ｂ，３０Ａ，３０Ｂ オーミック電極 １４，３１ パッシベーション膜 １５，３２ 層間絶縁膜 １６Ａ，３３Ａ 配線パターン １６Ｂ，２９ キャパシタ下側電極パターン １７，５１Ａ キャパシタ誘電体膜 １８，３２ 層間絶縁膜 １８Ａ，３２Ａ，３２Ｂ 開口部 １９，３３Ｂ キャパシタ上側電極パターン ２０，４０ ＭＭＩＣ ２４ Ｔ型ゲート電極構造 ２５，２６，２７，３４，３５，３７，３８ レジスト
パターン ２５Ａ，２６Ａ，２７Ａ，２７Ｂ，３７Ａ，３７Ｂ，３
８Ａ レジスト開口部 ３６ めっきシード層 ３９ Ａｕ層 ３９Ａ Ａｕパターン ５１ 誘電体膜
パターン ２５Ａ，２６Ａ，２７Ａ，２７Ｂ，３７Ａ，３７Ｂ，３
８Ａ レジスト開口部 ３６ めっきシード層 ３９ Ａｕ層 ３９Ａ Ａｕパターン ５１ 誘電体膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC15 AV06 DF02 EZ02 EZ13 EZ14 EZ18 EZ20 5F102 FA00 FA03 GA00 GA15 GA16 GB01 GC01 GD01 GJ05 GL05 GM05 GR08 GR09 GS01 GS04 GT03 GT04 GT05 GV08 HB08 HC10 HC19 HC29 HC30
Claims (13)
- 【請求項１】 化合物半導体基板と、 前記化合物半導体基板上の第１の領域に形成された、第
１の幅を有するショットキーゲート電極と、 前記ショットキーゲート電極上に形成され、第２のより
大きい幅を有し、前記ショットキーゲート電極と共にＴ
型電極構造を形成する低抵抗ゲート電極と、 前記第１の領域中、前記Ｔ型ゲート電極構造の両側にお
いて、前記化合物半導体基板表面にオーミック接触する
一対のオーミック電極と、 前記化合物半導体基板上の第２の領域に、前記化合物半
導体基板表面に対して直接に接するように形成された、
前記低抵抗ゲート電極と実質的に同一の組成を有する下
側電極パターンと、 前記下側電極パターン上に形成された誘電体膜と、 前記誘電体膜上に形成された上側電極パターンとよりな
ることを特徴とする半導体装置。 - 【請求項２】 前記化合物半導体基板の前記第２の領域
は、ｐ型不純物を含む高抵抗領域よりなることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記第１の領域は、前記第２の領域に含
まれているのと同じｐ型不純物元素を、実質的に同一の
濃度含むことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第１の領域中には、ｐ型のウェルが
形成されていることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 前記下側電極パターンは、前記第２の領
域において前記化合物半導体基板の表面と直接にコンタ
クトするＴｉ層と、前記Ｔｉ層上に形成された低抵抗金
属層とよりなることを特徴とする請求項１〜４のうち、
いずれか一項記載の半導体装置。 - 【請求項６】 前記化合物半導体基板中には、前記第１
の領域において、前記ショットキーゲート電極の互いに
対向する第１および第２の側縁にそれぞれ整合して、ｎ
型の第１および第２の拡散領域が形成されることを特徴
とする請求項１〜５のうち、いずれか一項記載の半導体
装置。 - 【請求項７】 前記誘電体膜は、前記半導体装置の表面
保護膜の一部を構成することを特徴とする請求項１〜６
のうち、いずれか一項記載の半導体装置。 - 【請求項８】 前記化合物半導体基板中には、前記第２
の領域中の高抵抗領域から延在する高抵抗領域が形成さ
れており、前記下側電極パターンからは、前記高抵抗領
域上を、前記下側電極パターンと実質的に同一の組成を
有する配線パターンが延在することを特徴とする請求項
１〜７のうち、いずれか一項記載の半導体装置。 - 【請求項９】 化合物半導体基板と、 前記化合物半導体基板上の第１の領域に形成された能動
素子と、 前記化合物半導体基板中の第２の、前記第１の領域とは
別の領域に形成された高抵抗部と、 前記化合物半導体基板上を、前記高抵抗部に沿って延在
する配線パターンとよりなり、 前記高抵抗部はｐ型不純物元素を含み、 前記配線パターンは、前記化合物半導体基板表面に直接
にコンタクトするＴｉ層と、前記Ｔｉ層上に形成された
低抵抗金属層とよりなることを特徴とするマイクロ波集
積回路。 - 【請求項１０】 化合物半導体基板上の第１の領域およ
び第２の領域にｐ型不純物元素をイオン注入し、前記化
合物半導体基板中に第１および第２の高抵抗領域を、実
質的に同時に形成する工程と、 前記第1の領域に能動素子を形成する工程と、 前記第２の領域にキャパシタを形成する工程とを含むこ
とを特徴とするマイクロ波集積回路の製造方法。 - 【請求項１１】 前記能動素子を形成する工程と前記キ
ャパシタを形成する工程とは、前記第１の領域上に耐熱
金属化合物よりなるショットキーゲート電極を形成する
工程と、前記第１の領域中に、前記ショットキーゲート
電極を自己整合マスクに、ｎ型不純物元素をイオン注入
する工程と、 前記化合物半導体基板表面を、前記第１の領域において
前記ショットキーゲート電極を露出し、また前記第２の
領域において前記化合物半導体基板表面を露出する第１
の開口部を有する第１のレジストマスクにより覆う工程
と、 前記第１のレジストマスクを、前記ショットキーゲート
電極を露出する第２の開口部と前記第１の開口部を露出
する第３の開口部とを有する第２のレジストマスクによ
り覆う工程と、 前記第２のレジストマスク上に低抵抗金属層を、前記低
抵抗金属層が前記ショットキーゲート電極を前記第２の
開口部において覆うように、また前記低抵抗金属層が前
記第２の開口部で露出された前記化合物半導体基板表面
を覆うように堆積する工程と、 前記第２のレジストマスク上に堆積した前記低抵抗金属
層を、前記第１および第２のレジストマスクと共にリフ
トオフし、前記ショットキーゲート電極上に低抵抗ゲー
ト電極を、また前記第２の領域において前記キャパシタ
の下側電極を形成する工程とを含むことを特徴とする請
求項１０記載のマイクロ波集積回路の製造方法。 - 【請求項１２】 前記低抵抗金属層を堆積する工程は、
Ｔｉ層を堆積する工程と、前記Ｔｉ層上に別の低抵抗金
属層を堆積する工程とよりなることを特徴とする請求項
１０記載のマイクロ波集積回路の製造方法。 - 【請求項１３】 前記第２のレジストマスクは、下部に
おいて大きな露光感度を有し、上部においてより小さい
露光感度を有することを特徴とする請求項１０〜１２の
うち、いずれか一項記載のマイクロ波集積回路の製造方
法。
Priority Applications (3)
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|---|---|---|---|
| JP2000030818A JP3375928B2 (ja) | 2000-02-08 | 2000-02-08 | 半導体装置 |
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| TW090102518A TW480627B (en) | 2000-02-08 | 2001-02-06 | Microwave monolithic integrated circuit and fabrication process thereof |
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| JP2006179706A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
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| JP2522159B2 (ja) | 1993-06-24 | 1996-08-07 | 日本電気株式会社 | 半導体集積回路の製造方法 |
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| TW468253B (en) * | 1997-01-13 | 2001-12-11 | Hitachi Ltd | Semiconductor memory device |
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- 2001-02-06 US US09/776,722 patent/US6476427B2/en not_active Expired - Fee Related
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| JP2003163225A (ja) | 半導体装置およびその製造方法 |
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