JP2001222899A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路のテスト時等に、ＲＡＭ等の
記憶領域の記憶データの読み出しに要する処理時間を短
縮する。 【解決手段】 データバスＤＢからのデータをＲＡＭに
書き込むと共にＲＡＭの記憶データを読み出す入出力制
御回路２とは別に、メモリセル列ＭＬ毎に設けられ且つ
メモリセル列ＭＬの記憶データを読み出して所定の出力
端子Ｔ_OUT に出力する読み出し回路４を設け、記憶デー
タの入出力制御回路２による読み出しと読み出し回路４
による読み出しとを切換回路６によって切り換える。テ
スト時には読み出し回路４により記憶データを読み出す
ようにすれば、出力端子Ｔ_OUT の数単位でＲＡＭの記憶
データを読み出すことが可能となり、データバスＤＢを
介して記憶データを読み出す場合に比較して読み出し時
間が短縮されることになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、例えばシングルチップマイクロコンピュータ等の
ＲＡＭを内蔵した半導体集積回路に関する。

【０００２】

【従来の技術】一般に、シングルチップマイクロコンピ
ュータ等の半導体集積回路に内蔵されたＲＡＭは、デー
タバスを介して中央処理装置と信号の授受を行うように
なっている。すなわち、例えば図２に示すように、ＲＡ
Ｍの行又は列毎のメモリセルからなるメモリセル列ＭＬ
が、メモリセル列ＭＬ毎に設けられた入出力制御回路２
を介してデータバスＤＢに接続されている。前記入出力
制御回路２は、例えば互いに逆方向に接続された書き込
み用及び読み出し用の二つのスリーステート回路で構成
されている。

【０００３】そして、前記データバスＤＢは図示しない
中央処理装置と接続され、前記入出力制御回路２が中央
処理装置からの書き込み指令信号ＷＲ或いは読み出し指
令信号ＲＤとイネーブル信号ＣＥ１〜ＣＥｎとの論理和
に応じて作動し、中央処理装置が、イネーブル信号ＣＥ
１〜ＣＥｎを制御し、“Ｈ”レベルとするイネーブル信
号ＣＥ１〜ＣＥｎを、アクセス先の記憶領域に応じて切
り換えることによって、書き込み指令信号ＷＲが“Ｈ”
であるときには、“Ｈ”レベルのイネーブル信号に対応
するメモリセル列が有効となり、中央処理装置からのデ
ータがデータバスＤＢ、入出力制御回路２を介して、有
効なメモリセル列ＭＬの目的とするメモリセルに書き込
まれる。同様に読み出し指令信号ＲＤが“Ｈ”であると
きには、“Ｈ”レベルのイネーブル信号に対応するメモ
リセル列が有効となり、指定されたメモリセルの記憶デ
ータが、有効なメモリセル列に対応する入出力制御回路
２を経て、データバスＤＢを介して中央処理装置に伝達
されるようになっている。

【０００４】そして、このようなＲＡＭのテストを行う
場合には、中央処理装置からデータバスＤＢを介してテ
ストデータをＲＡＭの各アドレスに書き込み、その後、
各アドレスからデータバスＤＢ上に記憶データを読み出
し、例えば、このデータバスＤＢ上に読み出した記憶デ
ータと、書き込んだテストデータとを比較する等、読み
出した記憶データの状態を監視することによってＲＡＭ
のテストを行うようにしている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
ように、ＲＡＭへのアクセスは、中央処理装置及びデー
タバスＤＢを介して行うようになっているため、一度に
書き込みを行うことのでりるメモリセル数に限りがあ
る。同様に、メモリセル列ＭＬから記憶データを読み出
す場合にも、一度に読み出すことの可能なデータ数が限
られてしまう。

【０００６】このように一度に書き込み或いは読み出し
を行うことの可能なデータ数に限りがあっても、それに
要する処理時間は人間の感覚としてはさほどの長い時間
ではなく、人間による操作時間に比較すれば書き込み或
いは読み出しに要する処理時間は短いため、使用者に不
便を感じさせることはなく何ら問題はない。しかしなが
ら、例えば出荷前の動作テストを行う場合等には、個々
の半導体集積回路毎に、一旦テストデータを全てのアド
レスに書き込み、その後全てのアドレスから記憶データ
を読み出すという処理を行うことになるため、総テスト
時間に対する書き込み或いは読み出しに要する処理時間
の割合が大きい。したがって、一度に書き込み或いは読
み出し可能なデータ数に限りがあるということは、テス
ト時間の短縮を妨げる大きな要因となっている。

【０００７】これを回避するために、例えばＲＡＭを複
数のブロックに分割することも考えられる。しかしなが
ら、同時に複数のアドレスに対してテストデータの書き
込みを行うことは可能であるが、ＲＡＭの記憶データを
読み出す場合には、データバスＤＢ上で読み出しデータ
が衝突してしまうことから、同時に記憶データの読み出
しを行うことは困難である。

【０００８】そこで、この発明は、上記従来の未解決の
問題に着目してなされたものであり、内蔵したＲＡＭの
テストを容易に行うことの可能な半導体集積回路を提供
することを目的としている。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る半導体集積回路は、記憶領
域の記憶データの読み出しをデータバスを介して行うよ
うにした半導体集積回路において、前記記憶領域とデー
タバスとの間に介挿され且つ前記記憶領域の記憶データ
の読み出しを行う第１の読み出し手段と、当該第１の読
み出し手段とは別に前記記憶領域の記憶データを読み出
しこれを記憶データ毎に個別の出力端子に出力する第２
の読み出し手段と、モード切換信号に応じて、前記第１
の読み出し手段による前記記憶データの読み出しと前記
第２の読み出し手段による前記記憶データの読み出しと
を切り換える切換手段と、を備えることを特徴としてい
る。

【００１０】この請求項１に係る発明では、記憶領域と
データバスとの間に第１の読み出し手段が設けられ、こ
れによって記憶領域とデータバスとの間で記憶データの
読み出しが行われる。さらに、この第１の読み出し手段
とは別に、第２の読み出し手段によって記憶領域の記憶
データが読み出され、これらは記憶データ毎に個別の出
力端子にそれぞれ出力される。そして、第１の読み出し
手段による記憶データの読み出しと、第２の読み出し手
段によるデータの読み出しとが、モード切換信号に応じ
て切換手段によって切り換えられるようになっている。

【００１１】つまり、第２の読み出し手段によって読み
出した記憶データは、記憶データ毎に個別の出力端子に
出力されるから、例えば出力端子の数単位で記憶データ
を読み出すようにすれば、複数の記憶データが衝突する
ことなく、出力端子の数単位で記憶データを取り出すこ
とができる。ここで、データバスを介して記憶データの
読み出しを行う場合には、データバスのビット数等の関
係から、読み出し可能なデータ数に限りがある。これ
は、半導体集積回路を通常使用する場合には何ら問題は
ない。しかしながら、例えば半導体集積回路の動作テス
ト等を行うために、テストデータを一旦記憶領域に書き
込み、その後記憶領域の記憶データを読み出してこれを
監視する場合等には、記憶データの読み出しだけで時間
がかかってしまう。

【００１２】このような場合には、切換手段によって、
第１の読み出し手段によるデータバスを介しての記憶デ
ータの読み出しから第２の読み出し手段による記憶デー
タの読み出しに切り換え、複数の記憶データを出力端子
に出力するようにすれば、出力端子の数単位で記憶デー
タの読み出しを行うことが可能となるから、記憶データ
の読み出しに要する所要時間を短縮することが可能とな
る。

【００１３】また、請求項２に係る半導体集積回路は、
前記第２の読み出し手段で読み出した記憶データとは別
の信号を出力するための出力端子を、前記第２の読み出
し手段で読み出した記憶データを出力するための出力端
子として兼用するようになっていることを特徴としてい
る。この請求項２に係る発明では、第２の読み出し手段
で読み出した記憶データとは別の信号を出力するために
設けられた出力端子が、第２の読み出し手段で読み出し
た記憶データを出力するための出力端子として兼用され
る。よって、第２の読み出し手段で読み出した記憶デー
タを出力するための出力端子を新たに設ける必要がな
い。

【００１４】また、請求項３に係る半導体集積回路は、
前記第２の読み出し手段は、複数の記憶データを同時に
読み出し可能に形成されていることを特徴としている。
この請求項３に係る発明では、第２の読み出し手段によ
り、複数の記憶データが同時に読み出され、これら記憶
データはそれぞれ個別の出力端子に出力されるから、複
数の記憶データを同時に出力端子から取り出すことが可
能となる。

【００１５】よって、例えば、第１の読み出し手段で、
記憶領域を構成するマトリクス状に配置されたメモリセ
ルの列毎にデータの書き込み及び読み出しを行っている
場合等には、各メモリセル列から一つずつメモリセルの
記憶データを読み出し、これを個別の出力端子に出力す
ることによって、メモリセル列単位で記憶データを読み
出すことが可能となる。

【００１６】また、請求項４に係る半導体集積回路は、
前記第２の読み出し手段は、複数の記憶データを同一の
出力端子に異なるタイミングで順次出力するようになっ
ていることを特徴としている。この請求項４に係る発明
では、複数の記憶データが同一の出力端子に出力され、
このとき、これら複数の記憶データは、異なるタイミン
グで順次出力される。よって、出力端子から取り出すべ
き記憶データの数よりも、兼用可能な出力端子の数が少
ない場合でも、例えばこの出力端子からの記憶データの
読み取りが可能なタイミング等異なるタイミングで同一
の出力端子に順次記憶データを出力すれば、記憶データ
が衝突することはなく、複数の記憶データを取り出すこ
とが可能となる。

【００１７】さらに、請求項５に係る半導体集積回路
は、記憶領域へのデータの書き込みをデータバスを介し
て行うようにした半導体集積回路において、前記データ
バスからのデータを前記記憶領域の所定領域に書き込む
ことの可能な複数の書き込み手段と、前記書き込み手段
のうちの何れか一つを作動させ且つ作動させる書き込み
手段を切り換えて前記記憶領域へのデータの書き込みを
制御する書き込み制御手段と、を備え、当該書き込み制
御手段は、テストモード時には前記複数の書き込み手段
を作動させて同時に書き込みを行うようになっているこ
とを特徴としている。

【００１８】この請求項５に係る発明では、記憶領域と
データバスとの間に、データバスからのデータを記憶領
域の所定領域に書き込むことの可能な書き込み手段が複
数設けられている。これら書き込み手段は書き込み制御
手段によって制御され、書き込み制御手段において作動
させる書き込み手段を順次切り換えることによって、デ
ータバスからのデータが書き込み制御手段によって作動
された書き込み手段を介して記憶領域の所定領域に書き
込まれる。そして、この書き込み手段が切り換えられる
ことによって、記憶領域の各領域に順次データの書き込
みが行われる。

【００１９】このとき、書き込み制御手段では、テスト
モード時には、複数の書き込み手段を作動させて複数の
領域に対して同時に書き込みを行うようになっている。
したがって、例えば半導体集積回路の動作をテスト等を
行うために同一のテストデータを記憶領域の各部に書き
込む場合等には、テストモードに切り換えて各書き込み
手段を同時に作動させれば、データバスからのテストデ
ータは各書き込み手段からそれぞれに対応する領域に書
き込まれることになる。よって、書き込み手段の数単位
で記憶領域へのデータの書き込みを行うことが可能とな
るから、テストデータの書き込みに要する所要時間を短
縮することが可能となる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明を適用した、例え
ば、シングルチップマイクロコンピュータ等の集積回路
（ＩＣ）に内蔵されるＲＡＭに適用したものであって、
その一例を示す概略構成図である。

【００２１】図１に示すように、ＲＡＭは、公知のＲＡ
Ｍと同様に、複数のメモリセルがマトリクス状に配置さ
れて構成され、例えば横方向或いは縦方向に並ぶメモリ
セルからなるメモリセル列ＭＬ毎に、入出力制御回路２
が設けられ、各メモリセル列ＭＬはそれぞれ対応する入
出力制御回路２を介してデータバスＤＢに接続されてい
る。そして、このデータバスＤＢは中央処理装置ＣＰＵ
に接続され、中央処理装置ＣＰＵからのデータがデータ
バスＤＢを経て入出力制御回路２を介してＲＡＭに書き
込まれ、また、ＲＡＭの記憶データが入出力制御回路２
で読み出されてデータバスＤＢを介して中央処理装置Ｃ
ＰＵに伝達されるようになっている。

【００２２】また、各メモリセル列ＭＬには、入出力制
御回路２とは別にメモリセル列ＭＬの記憶データを読み
出すための、例えばスリーステート回路から構成される
読み出し回路（第２の読み出し手段）４が設けられ、こ
の読み出し回路４の出力は、それぞれ個別に、集積回路
の出力端子Ｔ_OUT に出力されるようになっている。この
出力端子Ｔ_OUT は、読み出し回路４からの記憶データを
出力するために設けた出力端子ではなく、集積回路にお
いて、他のデータを出力するために予め設けられた端子
である。つまり、読み出し回路４では、他のデータを出
力するための出力端子を兼用して記憶データを出力する
ようになっている。

【００２３】そして、この読み出し回路４による記憶デ
ータの読み出しと、前記入出力制御回路２による記憶デ
ータの読み出しとの切り換えを、切換回路（切換手段）
６によって行うようになっている。さらに、モード切り
換え信号に応じて前記入出力制御回路２の書き込み時の
動作を制御するための書き込み制御回路７が設けられて
いる。

【００２４】なお、前記切換回路６及び書き込み制御回
路７も、前記メモリセル列ＭＬ毎に設けられている。前
記入出力制御回路２は、互いに逆方向に接続された二つ
のスリーステート回路である、書き込み回路（書き込み
手段）２１及び読み出し回路（第１の読み出し手段）２
２から構成され、書き込み回路２１のコントロール信号
入力端子には、書き込み制御回路（書き込み制御手段）
７からの書き込み指令信号ｗｒが入力され、読み出し回
路２２のコントロール信号入力端子には、切換回路６か
らの読み出し指令信号ｒｄが入力される。そして、書き
込み指令信号ｗｒが“Ｈ”レベルであるときには書き込
み回路２１が有効となり、データバスＤＢからのデータ
が書き込み回路２１を介してメモリセル列ＭＬに伝達さ
れる。一方、読み出し指令信号ｒｄが“Ｈ”レベルであ
るときには読み出し回路２２が有効となり、メモリセル
列ＭＬからの記憶データが読み出し回路２２を介してデ
ータバスＤＢに出力されるようになっている。

【００２５】前記切換回路６は、２つのＡＮＤ回路６
１，６２で構成され、ＡＮＤ回路６１には、中央処理装
置ＣＰＵからの読み出し指令信号ＲＤ、モード切換信号
ＭＯＤＥの反転信号及びイネーブル信号ＣＥｎが入力さ
れ、その出力は、入出力制御回路２の書き込み回路２２
のコントロール信号入力端子に読み出し指令信号ｒｄと
して出力される。また、ＡＮＤ回路６２には、中央処理
装置ＣＰＵからの読み出し指令信号ＲＤとモード切換信
号ＭＯＤＥとが入力され、その出力は、読み出し回路４
を構成するスリーステート回路のコントロール信号入力
端子に読み出し指令信号ｒｄｔとして出力される。

【００２６】前記書き込み制御回路７は、中央処理装置
ＣＰＵからのモード切換信号ＭＯＤＥとイネーブル信号
ＣＥｎとの論理積をとるＯＲ回路７１と、このＯＲ回路
７１の出力と中央処理装置ＣＰＵからの書き込み指令信
号ＷＲとの論理和をとるＡＮＤ回路７２とから構成され
ている。このＡＮＤ回路７２の出力が、読み出し指令信
号ｗｒとして前記書き込み回路２１のコントロール信号
入力端子に出力される。

【００２７】さらに、前記中央処理装置ＣＰＵは、公知
のＲＡＭに対する制御と同様に、図示しないワード線を
制御すると共に、書き込み指令信号ＷＲ、読み出し指令
信号ＲＤ及びイネーブル信号ＣＥによって図示しないビ
ット線を制御する。つまり、書き込みを行うときには書
き込み指令信号ＷＲを“Ｈ”レベル、読み出しを行うと
きには読み出し指令信号ＲＤを“Ｈ”レベルにし、さら
に、各メモリセル列ＭＬに対応するイネーブル信号ＣＥ
ｎのうち、何れか一つに対するイネーブル信号のみを
“Ｈ”レベルに設定し、この“Ｈ”レベルとなるイネー
ブル信号を所定のタイミングで切り換える。これによっ
て、データバスＤＢで転送されるデータを入出力制御回
路２を介してＲＡＭの所定のメモリセルに書き込むと共
に、ＲＡＭの記憶データを読み出してデータバスＤＢに
出力させる。また、図示しない上位計算機からテストモ
ードが指示されたときには、モード切換信号ＭＯＤＥを
テストモードを指示する“Ｈ”レベルに設定して出力
し、テストモードが指示されないときにはモード切換信
号ＭＯＤＥを通常モードを指示する“Ｌ”レベルに設定
して出力する。

【００２８】次に、上記実施の形態の動作を説明する。
今、集積回路ＩＣの出荷前の動作テスト等において、Ｒ
ＡＭのテストを行うものとする。まず、ＲＡＭに所定の
テストデータを書き込む。中央処理装置ＣＰＵでは、モ
ード切換信号ＭＯＤＥをテストモードを指示する“Ｈ”
レベルに設定して出力すると共に、“Ｈ”レベルの書き
込み指令信号ＷＲを出力し、公知のＲＡＭへの書き込み
と同様にして、各アドレスを指定し、イネーブル信号Ｃ
Ｅｎを順次切り換えて図示しないワード線及びビット線
を制御して書き込み制御を行う。

【００２９】前記モード切換信号ＭＯＤＥが“Ｈ”レベ
ルであることから、書き込み制御回路７のＯＲ回路７１
の出力が“Ｈ”レベルとなり、また、書き込み指令信号
ＷＲが“Ｈ”レベルであることから、書き込み制御回路
７からの書き込み指令信号ｗｒが“Ｈ”レベルとなっ
て、入出力制御回路２の書き込み回路２１がオン状態と
なり、データバスＤＢのデータが書き込み回路２１を経
てメモリセル列に伝達されて所定のメモリセルに書き込
まれる。このとき、モード切換信号ＭＯＤＥが“Ｈ”レ
ベルであり、イネーブル信号ＣＥｎに係わらずＯＲ回路
７１の出力が“Ｈ”レベルとなることから、全ての書き
込み制御回路７の出力である書き込み指令信号ｗｒが
“Ｈ”レベルとなる。よって、全ての入出力制御回路２
の書き込み回路２１がオン状態となって、各メモリセル
列ＭＬにデータバスＤＢからのデータが同時に伝達さ
れ、ワード線を制御することによって所定のメモリセル
が選択されて書き込みが行われる。このとき、各メモリ
セル列ＭＬに対して同時にデータの書き込みを行うこと
ができるから、イネーブル信号ＣＥｎを切り換えて書き
込みを行う場合に比較してデータの書き込みに要する所
要時間を大幅に短縮することができる。

【００３０】このようにして、全てのメモリセルに書き
込みが行われると、次に、メモリセル列ＭＬに対応する
各出力端子Ｔ_OUT にテストプローブを接続する。そし
て、上位計算機から中央処理装置ＣＰＵに対して引き続
きテストモードを指示する。これによって、モード切換
信号ＭＯＤＥはテストモードを指示する“Ｈ”レベルを
維持する。そして、読み出し指令信号ＲＤが“Ｈ”レベ
ルとして出力され、且つ“Ｈ”レベルとなるイネーブル
信号ＣＥｎが所定のタイミングで切り換えられて出力さ
れると共に、ワード線が制御され、メモリセル列の各メ
モリセルの記憶データが順次読み出される。

【００３１】このとき、モード切換信号ＭＯＤＥが
“Ｈ”レベルに設定されているから、切換回路６のＡＮ
Ｄ回路６２が有効となり、読み出し指令信号ｒｄｔが
“Ｈ”レベルとなるから、読み出し回路４が有効とな
る。また、読み出し指令信号ｒｄは“Ｈ”レベルを維持
するから、ＡＮＤ回路６１の出力は“Ｌ”レベルを維持
し、読み出し回路２２はオフ状態を維持する。

【００３２】したがって、各メモリセル列ＭＬから読み
出された記憶データは、読み出し回路４を経て出力端子
Ｔ_OUT に出力される。このとき、読み出し指令信号ＲＤ
は“Ｈ”レベルであるから、イネーブル信号ＣＥｎに係
わらず、全てのメモリセル列ＭＬに対応する読み出し回
路４が有効となり、全てのメモリセル列ＭＬ１，ＭＬ
２，……から記憶データがそれぞれ対応する出力端子Ｔ
_OUT に出力されることになる。

【００３３】そして、ワード線を制御し各メモリセル列
のメモリセルの記憶データを順次読み出すことによっ
て、各メモリセル列ＭＬにおいて、メモリセル列ＭＬの
各メモリセルの記憶データが順に読み出されて出力端子
Ｔ_OUT から読み出されることになる。このとき、各出力
端子Ｔ_OUT にはテストプローブが接続されているから、
テストプローブでその出力信号を監視することによっ
て、メモリセル列毎にその各メモリセルの記憶データを
監視することができる。

【００３４】一方、この半導体集積回路を通常使用する
場合には、上位計算機から中央処理装置ＣＰＵに対して
テストモードを指示しない。よって、モード切換信号Ｍ
ＯＤＥとして通常モードを指示する“Ｌ”レベルが設定
される。そして、中央処理装置ＣＰＵでは、通常のＲＡ
Ｍに対する制御と同様に、ワード線及びビット線の制御
を行い、このとき、モード切換信号ＭＯＤＥが“Ｌ”レ
ベルであるから、書き込み時には、イネーブル信号ＣＥ
ｎが“Ｈ”レベルとなるタイミングで書き込み回路２１
が作動してデータバスＤＢのデータが指定されたメモリ
セルに書き込まれる。一方、読み出し時には、モード切
換信号ＭＯＤＥが“Ｌ”レベルであるから、読み出し指
令信号ｒｄがイネーブル信号ＣＥが“Ｈ”レベルとなる
タイミングで“Ｈ”レベルとなり、読み出し指令信号ｒ
ｄｔは“Ｌ”レベルを維持する。

【００３５】よって、読み出し回路２２はイネーブル信
号ＣＥｎのタイミングでオン状態、読み出し回路４はオ
フ状態を維持するから、作動する読み出し回路２２がイ
ネーブル信号ＣＥｎのタイミングで切り換わりメモリセ
ルから読み出された記憶データは読み出し回路２２を経
てデータバスＤＢに出力され中央処理装置ＣＰＵに伝達
される。

【００３６】ここで、データバスＤＢを介して中央処理
装置ＣＰＵでＲＡＭの記憶データを読み出す場合には、
４ビット或いは８ビット程度のデータバスＤＢを介して
読み出しが行われるため、一度に読み出しを行うことの
できるメモリセルＭＳには限りがあり、全てのメモリセ
ルＭＳの記憶データを読み出すためには、繰り返し読み
出し操作を行う必要がある。

【００３７】しかしながら、上記実施の形態において
は、各出力端子Ｔ_OUT に対応するメモリセル列ＭＬの記
憶データを同時に読み出すことができるから、出力端子
Ｔ_OUTの数単位でメモリセル列ＭＬの記憶データの読み
出しが行われることになる。したがって、データバスＤ
Ｂを介して中央処理装置ＣＰＵから記憶データを読み出
す場合に比較して、ＲＡＭの記憶データの読み出し時間
を大幅に短縮することができる。

【００３８】また、出力端子Ｔ_OUT は、半導体集積回路
に予め別のデータを出力する目的で予め設けられた端子
であって、既にある出力端子Ｔ_OUT をテスト時に兼用す
るようにしているから、新たに出力端子Ｔ_OUT を設ける
ことなく実現することができる。また、従来の半導体集
積回路において、読み出し回路４、切換回路６及び書き
込み制御回路７を新たに追加すればよいから、大幅な変
更を伴うことなく、容易に実現することができる。

【００３９】なお、上記実施の形態においては、各メモ
リセル列ＭＬ毎に出力端子Ｔ_OUT を設ける場合について
説明したが、これに限るものではなく、兼用可能な出力
端子が各メモリセル列ＭＬ分ない場合には、複数のメモ
リセル列ＭＬの出力を一つの出力端子Ｔ_OUT に出力する
ようにし、同一の出力端子Ｔ_OUT に出力するメモリセル
列ＭＬからの記憶データの、出力端子Ｔ_OUT への出力タ
イミングをずらすようにすればよい。つまり、例えば、
同一の出力端子Ｔ_OUT に出力するメモリセル列ＭＬ間
で、記憶データの読み出しタイミングをずらすか、或い
は、各メモリセル列ＭＬから同時に記憶データを読み出
してこれを保持しておき、この保持した記憶データを異
なるタイミングで順に出力端子Ｔ_OUT へ出力するように
すればよい。

【００４０】また、上記実施の形態においては、ＲＡＭ
の横方向に並ぶメモリセルを単位として記憶データの読
み出しを行うようにした場合について説明したが、これ
に限らずＲＡＭの縦方向に並ぶメモリセルを単位として
記憶データの読み出しを行うようにしてもよい。

【００４１】

【発明の効果】以上説明したように、本発明の請求項１
に係る半導体集積回路によれば、データバスと記憶領域
との間に設けられた第１の読み出し手段とは別に、第２
の読み出し手段を設け、記憶領域の記憶データを第２の
読み出し手段を介して読み出しこれを記憶データ毎に個
別の出力端子に出力するようにしたから、例えば、半導
体集積回路のテストを行う場合等には、第２の読み出し
手段を介して記憶領域の記憶データを読み出すことによ
って出力端子の数単位で記憶データを読み出すことがで
き、記憶領域の記憶データの読み出しに要する処理時間
を短縮することができる。

【００４２】また、請求項２に係る半導体集積回路によ
れば、別の信号を出力するための出力端子を、第２の読
み出し手段で読み出した記憶データを出力するための出
力端子として兼用するようにしたから、読み出し手段で
読み出した記憶データを出力するための出力端子を新た
に設ける必要がなく、容易に実現することができる。ま
た、請求項３に係る半導体集積回路によれば、第２の読
み出し手段を、複数の記憶データを同時に読み出し可能
に形成したから、複数の記憶データを複数の出力端子か
ら同時に取り出すことができる。

【００４３】また、請求項４に係る発明によれば、複数
の記憶データを、同一の出力端子に異なるタイミングで
順次出力するようにしたから、出力端子から取り出すべ
き記憶データの数よりも、兼用可能な出力端子の数が少
ない場合等でも、複数の記憶データを確実に出力端子か
ら取り出すことができる。さらに、請求項５に係る発明
によれば、記憶領域とデータバスとの間に設けられた複
数の書き込み手段を、通常は順次切り換えて書き込みを
行い、テストモード時には、複数の書き込み手段を同時
に作動させて書き込みを行うようにしたから、書き込み
手段の数単位で記憶領域への書き込みを行うことがで
き、同一のテストデータを記憶領域の各部に書き込む場
合等には、テストデータの書き込みに要する所要時間を
短縮することができる。

【図面の簡単な説明】

【図１】本発明を適用した半導体集積回路の一例を示す
概略構成図である。

【図２】従来の半導体集積回路の一例を示す概略構成図
である。

【符号の説明】

２ 入出力制御回路 ４ 読み出し回路 ６ 切換回路 ７ 書き込み制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 記憶領域の記憶データの読み出しをデー
   タバスを介して行うようにした半導体集積回路におい
   て、 前記記憶領域とデータバスとの間に介挿され且つ前記記
   憶領域の記憶データの読み出しを行う第１の読み出し手
   段と、 当該第１の読み出し手段とは別に前記記憶領域の記憶デ
   ータを読み出しこれを記憶データ毎に個別の出力端子に
   出力する第２の読み出し手段と、 モード切換信号に応じて、前記第１の読み出し手段によ
   る前記記憶データの読み出しと前記第２の読み出し手段
   による前記記憶データの読み出しとを切り換える切換手
   段と、を備えることを特徴とする半導体集積回路。
2. 【請求項２】 前記第２の読み出し手段で読み出した記
   憶データとは別の信号を出力するための出力端子を、前
   記第２の読み出し手段で読み出した記憶データを出力す
   るための出力端子として兼用するようになっていること
   を特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記第２の読み出し手段は、複数の記憶
   データを同時に読み出し可能に形成されていることを特
   徴とする請求項１又は２記載の半導体集積回路。
4. 【請求項４】 前記第２の読み出し手段は、複数の記憶
   データを同一の出力端子に異なるタイミングで順次出力
   するようになっていることを特徴とする請求項１乃至３
   の何れかに記載の半導体集積回路。
5. 【請求項５】 記憶領域へのデータの書き込みをデータ
   バスを介して行うようにした半導体集積回路において、 前記データバスからのデータを前記記憶領域の所定領域
   に書き込むことの可能な複数の書き込み手段と、 前記書き込み手段のうちの何れか一つを作動させ且つ作
   動させる書き込み手段を切り換えて前記記憶領域へのデ
   ータの書き込みを制御する書き込み制御手段と、を備
   え、 当該書き込み制御手段は、テストモード時には前記複数
   の書き込み手段を作動させて同時に書き込みを行うよう
   になっていることを特徴とする半導体集積回路。