JP2015022776A - 半導体装置及びそのテスト方法 - Google Patents

Abstract

【目的】アクセス性能の低下を招く不良メモリセルを精度良く判定することが可能な半導体メモリ及びそのテスト方法を提供することを目的とする
【構成】テストモード時にテストデータ生成部が、書込期間及び読出期間からなるテスト周期毎にテストデータ片を生成し、期待値レジスタが、このテストデータ片を取り込みこれを期待値データ片として送出する。メモリセル駆動部は、書込期間では書込駆動信号を複数のメモリセルアレイ部に供給し、読出期間では読出駆動信号を複数のメモリセルアレイ部に供給する。この際、データ中継スイッチは、書込期間ではテストデータ片を複数のメモリセルアレイ部の各々に供給する一方、読出期間では複数のメモリセルアレイ部各々から読み出された読出データ片の各々を取り込んで出力する。そして、判定部が、上記データ中継スイッチによって取り込まれた読出データ片の各々と期待値データ片とが一致しているか否かを判定し、その判定結果を示すテスト結果信号を生成する。
【選択図】図２

Description

本発明は、半導体装置、特にメモリ及びテスト回路を含む半導体装置及びそのテスト方法に関する。

半導体集積装置の製品出荷時のテストのテスト容易化手法の１つとして自己診断テストが知られている。かかる自己診断テストを実施する為には、半導体集積装置内に、主回路の他に、テストデータを発生しつつこのテストデータを主回路に入力し、この際得られた出力結果と期待値との比較を行って良否判定を行うテスト回路を形成しておく。このテスト回路によれば、テスト対象となる半導体集積装置に接続したテスタで、テストデータに基づく出力結果と期待値との比較を行う必要が無くなるので、テスト容易化が図られる。

また、半導体集積装置に含まれるメモリに対して自己診断テストを実施する為に、当該半導体集積装置内に、テストデータを発生するテストデータ生成回路、テストデータをメモリに書き込んで読み出す為の制御を担う回路、及び読み出されたデータと期待値との比較結果により良否を判定する比較器と、からなるテスト回路を設けたものが知られている（例えば、特許文献１参照）。ところで、このようなメモリの自己診断テストでは、各アドレス毎に、テストデータを書き込んで読み出す為の書込アクセス及び読出アクセスを順に実施しなければならないので、テスト時間が長くなってしまうという問題があった。

特開平１０−１６２６００号

本発明は、自己診断テスト時間の短縮を図ることが可能な半導体装置及びそのテスト方法を提供することを目的とする。

本発明に係る半導体装置は、複数のメモリセルアレイ部と、前記メモリセルアレイ部に対して自己診断テストを施すテスト回路部と、を含む半導体装置であって、前記テスト回路部は、書込期間及び読出期間からなるテスト周期毎にテストデータ片を生成するテストデータ生成部と、前記テストデータ片を取り込んで記憶し、これを期待値データ片として送出する期待値レジスタと、前記書込期間ではデータを書き込ませる書込駆動信号を前記複数の前記メモリセルアレイ部に供給し、前記読出期間ではデータを読み出す読出駆動信号を前記複数の前記メモリセルアレイ部に供給するメモリセル駆動部と、前記テスト周期の前記書込期間では前記テストデータ片を前記複数の前記メモリセルアレイ部の各々に供給する一方、前記読出期間では前記複数の前記メモリセルアレイ部の各々から読み出された読出データ片の各々を取り込んで出力するデータ中継スイッチと、前記データ中継スイッチから出力された前記読出データ片の各々と前記期待値データ片とが一致しているか否かを判定し、その判定結果を示すテスト結果信号を生成する判定部と、を有する。

また、本発明に係る半導体装置のテスト方法は、複数のメモリセルアレイ部を含む半導体装置の内部で前記メモリセルアレイ部に対して自己診断テストを施すテスト方法であって、書込期間及び読出期間からなるテスト周期毎にテストデータ片を生成すると共に、前記テストデータ片を期待値データ片として生成し、前記テスト周期の前記書込期間では前記テストデータ片を前記複数の前記メモリセルアレイ部の各々に同時に書き込み、前記読出期間では前記複数の前記メモリセルアレイ部の各々から同時に前記テストデータ片の読み出しを行って読出データ片を夫々得て、前記読出データ片の各々と前記期待値データ片とが一致しているか否かを示すテスト結果信号を生成する。

本発明に係る半導体装置としての半導体メモリ１０の概略構成を示すブロック図である。 テスト回路５の構成を示すブロック図である。 テストモードで為されるテスト回路５の内部動作の一例を示すタイムチャートである。 テスト回路５の他の内部構成を示すブロック図である。 図４に示されるテスト回路５の変形例を示すブロック図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る半導体装置としての半導体メモリ１０の構成を示すブロック図である。

半導体メモリ１０は、例えばＳＤＲＡＭ (Synchronous Dynamic Random Access Memory) からなり、デコーダ１、メモリセル駆動部２、メモリセルアレイ部３Ａ及び３Ｂ、テスト結果出力スイッチ４、テスト回路５、データ入出力回路６、データスイッチ７、リードライトアンプ（以下、ＲＷアンプと称する）８Ａ及び８Ｂを含む。

デコーダ１は、外部端子群ＰＤａを介して入力された書込命令、読出命令、待機命令、待機解除命令等のＳＤＲＡＭ用の各種コマンドを示すコマンド信号ＣＭＤに応じたアクセス制御信号を生成し、これをメモリセル駆動部２に供給する。また、デコーダ１は、外部端子群ＰＤｂを介して入力されたアドレスＡＤ０〜ＡＤ１５にて示される、メモリセルアレイ部３Ａ及び３Ｂの番地に対してアクセス（書込、読出）を行う為のアドレス制御信号を生成し、これをメモリセル駆動部２に供給する。

メモリセル駆動部２は、外部端子ＰＤｃを介して入力されたテスト信号ＴＳＴが通常モードを示す場合には、上記アドレス制御信号によって指定された番地に対して上記したアクセス制御信号によって示される内容のメモリアクセスを行うべきメモリ駆動信号をメモリセルアレイ部３Ａ及び３Ｂに供給する。すなわち、メモリセル駆動部２は、指定された番地にデータを書き込ませるべきメモリ駆動信号、又は、指定された番地からデータを読み出すべきメモリ駆動信号をメモリセルアレイ部３Ａ及び３Ｂに供給する。

また、メモリセル駆動部２は、テスト信号ＴＳＴがテストモードを示す場合には、メモリセルアレイ部３Ａ及び３Ｂにテストデータ（後述する）を書き込み、書き込まれたテストデータを順次読み出すべきテストシーケンスに従ったメモリ駆動信号を生成し、これをメモリセルアレイ部３Ａ及び３Ｂに供給する。

メモリセルアレイ部３Ａは、アドレスＡＤ０〜ＡＤ１５によって表される番地［００００］ｈ〜［ＦＦＦＦ］ｈの内の第１の番地群、例えば奇数番地の番地群に対応した記憶領域を有する。メモリセルアレイ部３Ａには、書込用のデータを１６ビット単位で外部から取り込むと共に、自身に記憶されているデータを１６ビット単位で外部読出しする為のポートＱ０〜Ｑ１５が設けられている。

メモリセルアレイ部３Ｂは、アドレスＡＤ０〜ＡＤ１５によって表される番地［００００］ｈ〜［ＦＦＦＦ］ｈの内の第２の番地群、例えば偶数番地に対応した格記憶領域を有する。メモリセルアレイ部３Ｂには、メモリセルアレイ部３Ａと同様に、書込用のデータを１６ビット単位で外部から取り込むと共に、自身に記憶されているデータを１６ビット単位で外部読出しする為のポートＱ０〜Ｑ１５が設けられている。

テスト結果出力スイッチ４は、上記したテスト信号ＴＳＴが通常モードを示す場合には、外部端子ＰＤｄとデータ入出力回路６とを接続する。これにより、テスト結果出力スイッチ４は、外部端子ＰＤｄを介して入力されたデータＤＴ０をデータ入出力回路６に供給する一方、データ入出力回路６から送出されたデータＤＴ０を外部端子ＰＤｄを介して外部出力する。また、テスト結果出力スイッチ４は、上記テスト信号ＴＳＴがテストモードを示す場合には、外部端子ＰＤｄとテスト回路５とを接続する。これにより、テスト結果出力スイッチ４は、テスト回路５から送出されたテスト結果信号ＴＯＵＴ（後述する）を外部端子ＰＤｄを介して外部出力する。このように、外部端子ＰＤｄは、データＤＴ０の外部入出力、及びテスト結果信号ＴＯＵＴの外部出力を兼用する外部端子である。

データ入出力回路６は、テスト結果出力スイッチ４及び外部端子群ＰＤｅを介して入力された１６ビット分のデータＤＴ０〜ＤＴ１５を書込用データＷ０〜Ｗ１５としてデータスイッチ７に供給する。また、データ入出力回路６は、データスイッチ７から供給された読出データＲ０〜Ｒ１５の内のビット桁「０」に対応した読出データＲ０をデータＤＴ０としてテスト結果出力スイッチ４に供給すると共に、ビット桁「１」〜「１５」に対応した読出データＲ１〜Ｒ１５を、データＤＴ１〜ＤＴ１５として外部端子群ＰＤｃを介して外部出力させる。

データスイッチ７は、データ入出力回路６から供給された書込用データＷ０〜Ｗ１５をデータＧＤ０〜ＧＤ１５とし、これらを、１６ビット分のデータを伝送する１６本のラインからなるデータバスＤＢＳを介してテスト回路５に供給する一方、テスト回路５からデータバスＤＢＳを介して供給されたデータＧＤ０〜ＧＤ１５を読出データＲ０〜Ｒ１５としてデータ入出力回路６に供給する。

図２は、テスト回路５の内部構成を示す回路図である。図２に示すように、テスト回路５は、ビット一致判定部５００〜５１５、テストデータ生成部５１６、期待値レジスタ５１７、アンドゲート５１８、インバータ５１９、セレクタ５２０及び５２１を含む。

ビット一致判定部５００〜５１５は、１６ビットのデータＧＤ０〜ＧＤ１５の各ビットに対応して設けられており、同一の内部構成、すなわち、データ中継スイッチ５１及び５２、一致回路５３及び５４、アンドゲート５５を含む構成からなる。

例えば、ビット一致判定部５００のデータ中継スイッチ５１は、テスト読出のイネーブルを示すテスト読出信号ＴＲＥが供給された場合には、ＲＷアンプ８Ａから供給されたデータＧＡ０をテスト読出データＹＡ０として一致回路５３に供給する。一方、テスト読出のディスエーブルを示すテスト読出信号ＴＲＥが供給された場合には、ビット一致判定部５００のデータ中継スイッチ５１は、ＲＷアンプ８Ａから供給されたデータＧＡ０をデータＧＤ０としてデータバスＤＢＳ上に送出する一方、データバスＤＢＳを介して供給されたデータＧＤ０又はテストデータＴＥ０を、書込用のデータＧＡ０としてＲＷアンプ８Ａに供給する。ビット一致判定部５００のデータ中継スイッチ５２は、テスト読出のイネーブルを示すテスト読出信号ＴＲＥが供給された場合には、ＲＷアンプ８Ｂから供給されたデータＧＢ０をテスト読出データＹＢ０として一致回路５４に供給する。一方、テスト読出のディスエーブルを示すテスト読出信号ＴＲＥが供給された場合には、ビット一致判定部５００のデータ中継スイッチ５２は、ＲＷアンプ８Ｂから供給されデータＧＢ０をデータＧＤ０としてデータバスＤＢＳ上に送出する一方、データバスＤＢＳを介して供給されたデータＧＤ０又はテストデータＴＥ０を、書込用のデータＧＢ０としてＲＷアンプ８Ｂに供給する。ビット一致判定部５００の一致回路５３は、例えば否定排他的論理和回路からなり、上記したテスト読出データＹＡ０と、期待値データＥ０とが同一の論理レベルである場合には論理レベル１、互いに異なる論理レベルである場合には論理レベル０の一致判定信号Ｃａを生成し、これを第１の論理積ゲートとしてのアンドゲート５５に供給する。ビット一致判定部５００の一致回路５４は、例えば否定排他的論理和回路からなり、上記したテスト読出データＹＢ０と、期待値データＥ０とが同一の論理レベルである場合には論理レベル１、互いに異なる論理レベルである場合には論理レベル０の一致判定信号Ｃｂを生成し、これをアンドゲート５５に供給する。ビット一致判定部５００のアンドゲート５５は、一致判定信号Ｃａ及びＣｂが共に論理レベル１である場合にだけ論理レベル１、それ以外の場合には論理レベル０を有するビット一致判定信号ＣＭ０を生成し、これをデータバスＤＢＳ上に送出する。

また、例えば、ビット一致判定部５０１のデータ中継スイッチ５１は、テスト読出のイネーブルを示すテスト読出信号ＴＲＥが供給された場合には、ＲＷアンプ８Ａから供給されたデータＧＡ１をテスト読出データＹＡ１として一致回路５３に供給する。一方、テスト読出のディスエーブルを示すテスト読出信号ＴＲＥが供給された場合には、ビット一致判定部５０１のデータ中継スイッチ５１は、ＲＷアンプ８Ａから供給されデータＧＡ１をデータＧＤ１としてデータバスＤＢＳ上に送出する一方、データバスＤＢＳを介して供給されたデータＧＤ１又はテストデータＴＥ１を、書込用のデータＧＡ１としてＲＷアンプ８Ａに供給する。ビット一致判定部５０１のデータ中継スイッチ５２は、テスト読出のイネーブルを示すテスト読出信号ＴＲＥが供給された場合には、ＲＷアンプ８Ｂから供給されたデータＧＢ１をテスト読出データＹＢ１として一致回路５４に供給する。一方、テスト読出のディスエーブルを示すテスト読出信号ＴＲＥが供給された場合には、ビット一致判定部５０１のデータ中継スイッチ５２は、ＲＷアンプ８Ｂから供給されデータＧＢ１をデータＧＤ１としてデータバスＤＢＳ上に送出する一方、データバスＤＢＳを介して供給されたデータＧＤ１又はテストデータＴＥ１を、書込用のデータＧＢ１としてＲＷアンプ８Ｂに供給する。ビット一致判定部５０１の一致回路５３は、上記したテスト読出データＹＡ１と、期待値データＥ１とが同一の論理レベルである場合には論理レベル１、互いに異なる論理レベルである場合には論理レベル０の一致判定信号Ｃａを生成し、これをアンドゲート５５に供給する。ビット一致判定部５０１の一致回路５４は、上記したテスト読出データＹＢ１と、期待値データＥ１とが同一の論理レベルである場合には論理レベル１、互いに異なる論理レベルである場合には論理レベル０の一致判定信号Ｃｂを生成し、これをアンドゲート５５に供給する。ビット一致判定部５０１のアンドゲート５５は、一致判定信号Ｃａ及びＣｂが共に論理レベル１である場合にだけ論理レベル１、それ以外の場合には論理レベル０を有するビット一致判定信号ＣＭ１を生成し、これをデータバスＤＢＳ上に送出する。

同様にして、ビット一致判定部５０２〜５１５各々のデータ中継スイッチ５１は、テスト読出のイネーブルを示すテスト読出信号ＴＲＥが供給された場合には、ＲＷアンプ８Ａから供給されたデータＧＡ（ｎ）［ｎ：２〜１５の自然数］をテスト読出データＹＡ（ｎ）として一致回路５３に供給する。一方、テスト読出のディスエーブルを示すテスト読出信号ＴＲＥが供給された場合には、ビット一致判定部５０２〜５１５各々のデータ中継スイッチ５１は、ＲＷアンプ８Ａから供給されデータＧＡ（ｎ）をデータＧＤ（ｎ）としてデータバスＤＢＳ上に送出する一方、データバスＤＢＳを介して供給されたデータＧＤ（ｎ）又はテストデータＴＥ（ｎ）を、書込用のデータＧＡ（ｎ）としてＲＷアンプ８Ａに供給する。ビット一致判定部５０２〜５１５各々のデータ中継スイッチ５２は、テスト読出のイネーブルを示すテスト読出信号ＴＲＥが供給された場合には、ＲＷアンプ８Ｂから供給されたデータＧＢ（ｎ）をテスト読出データＹＢ（ｎ）として一致回路５４に供給する。一方、テスト読出のディスエーブルを示すテスト読出信号ＴＲＥが供給された場合には、ビット一致判定部５０２〜５１５各々のデータ中継スイッチ５２は、ＲＷアンプ８Ｂから供給されデータＧＢ（ｎ）をデータＧＤ（ｎ）としてデータバスＤＢＳ上に送出する一方、データバスＤＢＳを介して供給されたデータＧＤ（ｎ）又はテストデータＴＥ（ｎ）を、書込用のデータＧＢ（ｎ）としてＲＷアンプ８Ｂに供給する。ビット一致判定部５０２〜５１５各々の一致回路５３は、上記したテスト読出データＹＡ（ｎ）と、期待値データＥ（ｎ）とが同一の論理レベルである場合には論理レベル１、互いに異なる論理レベルである場合には論理レベル０の一致判定信号Ｃａを生成し、これをアンドゲート５５に供給する。ビット一致判定部５０２〜５１５各々の一致回路５４は、上記したテスト読出データＹＢ（ｎ）と、期待値データＥ（ｎ）とが同一の論理レベルである場合には論理レベル１、互いに異なる論理レベルである場合には論理レベル０の一致判定信号Ｃｂを生成し、これをアンドゲート５５に供給する。ビット一致判定部５０２〜５１５各々のアンドゲート５５は、一致判定信号Ｃａ及びＣｂが共に論理レベル１である場合にだけ論理レベル１、それ以外の場合には論理レベル０を有するビット一致判定信号ＣＭ（ｎ）を生成し、これをデータバスＤＢＳ上に送出する。

テストデータ生成部５１６は、図３に示す如くテスト信号ＴＳＴが通常モードを示す論理レベル０からテストモードを示す論理レベル１に遷移すると、１６ビットのテストデータＴＥ０〜ＴＥ１５の生成を開始する。例えば、テストデータ生成部５１６は、図３に示す如く、先ず、テスト周期Ｔｃ１において［５５ＡＡ］ｈを示すテストデータＴＥ０〜ＴＥ１５を生成し、これらをテスト周期Ｔｃ１の書込期間ＷＰに亘りデータバスＤＢＳを介して期待値レジスタ５１７及びビット一致判定部５００〜５１５に供給する。次に、テストデータ生成部５１６は、テスト周期Ｔｃ２において、［ＡＡ５５］ｈを示すテストデータＴＥ０〜ＴＥ１５を生成し、これらをテスト周期Ｔｃ２の書込期間ＷＰに亘りデータバスＤＢＳを介して期待値レジスタ５１７及びビット一致判定部５００〜５１５に供給する。また、テストデータ生成部５１６は、テストモードを示す論理レベル１のテスト信号ＴＳＴに応じて、図３に示す如きテスト周期Ｔｃ１及びＴｃ２各々の読出期間ＲＰの間だけテスト読出のイネーブルを示す論理レベル１のテスト読出信号ＴＲＥをビット一致判定部５００〜５１５に供給する。

期待値レジスタ５１７は、図３に示すように、テストデータＴＥ０〜ＴＥ１５を取り込んで記憶し、これを期待値データＥ０〜Ｅ１５としてビット一致判定部５００〜５１５に供給する。

第２の論理積ゲートとしてのアンドゲート５１８は、ビット一致判定部５００〜５１５によってデータバスＤＢＳ上に送出されたビット一致判定信号ＣＭ０〜ＣＭ１５が全て論理レベル１となる場合には「良好」、いずれか１つでも論理レベル０となる場合には「不良」を示すテスト結果信号ＴＯＵＴを生成する。インバータ５１９は、アドレスＡＤ０〜ＡＤ１５の内の最下位ビットであるＡＤ０の論理レベルを反転させた反転アドレス信号をセレクタ５２１に供給する。セレクタ５２０は、テスト信号ＴＳＴが通常モードを示す場合には、アドレスＡＤ０にて示される論理レベルのイネーブル信号ＥＮ１を生成する一方、テスト信号ＴＳＴがテストモードを示す場合には、ＲＷアンプ８Ａをイネーブル状態に設定させるべき論理レベル１のイネーブル信号ＥＮ１を生成する。セレクタ５２１は、テスト信号ＴＳＴが通常モードを示す場合には、アドレスＡＤ０の論理レベルを反転させた論理レベルのイネーブル信号ＥＮ２を生成する一方、テスト信号ＴＳＴがテストモードを示す場合には、ＲＷアンプ８Ｂをイネーブル状態に設定させるべき論理レベル１のイネーブル信号ＥＮ２を生成する。

図２に示す構成により、テスト回路５は、テスト信号ＴＳＴが通常モードを示す場合には、最下位ビットであるアドレスＡＤ０に基づき、ＲＷアンプ８Ａ及び８Ｂの内の一方をイネーブル状態、他方をディスエーブル状態に設定するイネーブル信号ＥＮ１及びＥＮ２を生成する。例えば、テスト回路５は、ＲＷアンプ８Ａ（８Ｂ）をイネーブル状態に設定する場合には論理レベル１、ディスエーブル状態に設定する場合には論理レベル０のイネーブル信号ＥＮ１（ＥＮ２）を生成する。また、テスト回路５は、テスト信号ＴＳＴが通常モードを示す場合には、データスイッチ７から供給された書込用のデータＧＤ０〜ＧＤ１５をデータＧＡ０〜ＧＡ１５としてＲＷアンプ８Ａに供給しつつ、かかるデータＧＤ０〜ＧＤ１５をデータＧＢ０〜ＧＢ１５としてＲＷアンプ８Ｂに供給する。また、テスト回路５は、テスト信号ＴＳＴが通常モードを示す場合に、読出データとしてのデータＧＡ０〜ＧＡ１５がＲＷアンプ８Ａから供給されたときには、かかるデータＧＡ０〜ＧＡ１５をデータＧＤ０〜ＧＤ１５として、データバスＤＢＳを介してデータスイッチ７に中継供給する。また、テスト信号ＴＳＴが通常モードを示す場合に、ＲＷアンプ８Ｂから読出データとしてのデータＧＢ０〜ＧＢ１５が供給されたときには、テスト回路５は、かかるデータＧＢ０〜ＧＢ１５をデータＧＤ０〜ＧＤ１５として、データバスＤＢＳを介してデータスイッチ７に供給する。

一方、テスト信号ＴＳＴがテストモードを示す場合には、テスト回路５は、ＲＷアンプ８Ａ及び８Ｂを共にイネーブル状態に設定する論理レベル１のイネーブル信号ＥＮ１及びＥＮ２を生成する。テスト回路５は、かかるイネーブル信号ＥＮ１をＲＷアンプ８Ａ、イネーブル信号ＥＮ２をＲＷアンプ８Ｂに供給する。また、テスト信号ＴＳＴがテストモードを示す場合には、テスト回路５は、内部生成した１６ビットのテストデータ（後述する）をテスト書込用のデータＧＡ０〜ＧＡ１５及びＧＢ０〜ＧＢ１５としてＲＷアンプ８Ａ及び８Ｂに供給する。更に、テスト信号ＴＳＴがテストモードを示す場合に、テスト読出データとしてのデータＧＡ０〜ＧＡ１５がＲＷアンプ８Ａから供給されると共に、テスト読出データとしてのデータＧＢ０〜ＧＢ１５がＲＷアンプ８Ｂから供給されたときには、テスト回路５は、両者を同時に取り込む。そして、テスト回路５は、取り込んだテスト読出データとしてのデータＧＡ０〜ＧＡ１５と、データＧＢ０〜ＧＢ１５とが一致しているか否かを判定し、その判定結果を示すテスト結果信号ＴＯＵＴを生成し、これをテスト結果出力スイッチ４に供給する。すなわち、両者が一致していると判定された場合には、テスト回路５は「良好」を示すテスト結果信号ＴＯＵＴをテスト結果出力スイッチ４に供給する一方、両者が不一致であると判定された場合には「不良」を示すテスト結果信号ＴＯＵＴをテスト結果出力スイッチ４に供給する。

ＲＷアンプ８Ａは、イネーブルを示すイネーブル信号ＥＮ１が供給されている間だけ動作可能となり、メモリセルアレイ部３ＡのポートＱ０〜Ｑ１５を介して１６ビットのデータＤＡ０〜ＤＡ１５が読み出されたときには、これらをデータＧＡ０〜ＧＡ１５としてテスト回路５に供給する。また、テスト回路５から書き込み用の１６ビットのデータＧＡ０〜ＧＡ１５が供給されたときには、これらを書き込み用のデータＤＡ０〜ＤＡ１５としてメモリセルアレイ部３ＡのポートＱ０〜Ｑ１５に供給する。この際、メモリセルアレイ部３Ａは、アドレスＡＤ０〜ＡＤ１５にて指定された番地にデータを書き込ませるべきメモリ駆動信号が供給された場合には、ＲＷアンプ８Ａから供給されたデータＤＡ０〜ＤＡ１５をこの指定番地に記憶する。一方、指定番地からデータを読み出させるべきメモリ駆動信号が供給された場合には、メモリセルアレイ部３Ａは、この指定番地から読み出した１６ビットのデータをデータＤＡ０〜ＤＡ１５としてＲＷアンプ８Ａに供給する。

ＲＷアンプ８Ｂは、イネーブルを示すイネーブル信号ＥＮ２が供給されている間だけ動作可能となり、メモリセルアレイ部３ＢのポートＱ０〜Ｑ１５を介して１６ビットのデータＤＢ０〜ＤＢ１５が読み出されたときには、これらをデータＧＢ０〜ＧＢ１５としてテスト回路５に供給する。また、テスト回路５から書き込み用の１６ビットのデータＧＢ０〜ＧＢ１５が供給されたときには、これらを書き込み用のデータＤＢ０〜ＤＢ１５としてメモリセルアレイ部３ＢのポートＱ０〜Ｑ１５に供給する。この際、メモリセルアレイ部３Ｂは、アドレスＡＤ０〜ＡＤ１５にて指定された番地にデータを書き込ませるべきメモリ駆動信号が供給された場合には、ＲＷアンプ８Ｂから供給されたデータＤＢ０〜ＤＢ１５をこの指定番地に記憶する。一方、指定番地からデータを読み出させるべきメモリ駆動信号が供給された場合には、メモリセルアレイ部３Ｂは、この指定番地から読み出した１６ビットのデータをデータＤＢ０〜ＤＢ１５としてＲＷアンプ８Ｂに供給する。

図１及び図２に示される構成により、半導体メモリ１０のテスト回路５は、テスト信号ＴＳＴが通常モードを示す場合には、アドレスＡＤ０に基づきメモリセルアレイ部３Ａ及び３Ｂの内の一方だけをアクセス対象とし、このアクセス対象となった方のメモリセルアレイ部に対してだけデータの書き込み又は読み出しを実施させる。

一方、テスト信号ＴＳＴがテストモードを示す場合、テスト回路５及びメモリセル駆動部２は、メモリセルアレイ部３Ａ及び３Ｂに対して自己診断テストを実施する。

以下に、上記した半導体メモリ１０の製品出荷時に為される自己診断テストについて、図３に示すテスト周期Ｔｃ１でのテスト回路５の内部動作を例にとって説明する。

先ず、テストモードを示す論理レベル１のテスト信号ＴＳＴに応じて、テストデータ生成部５１６は、テスト周期Ｔｃ１において［５５ＡＡ］ｈを示すテストデータＴＥ０〜ＴＥ１５を生成し、これらをテスト周期Ｔｃ１の書込期間ＷＰに亘りデータバスＤＢＳ上に送出する。かかるテスト周期Ｔｃ１の書込期間ＷＰでは、ビット一致判定部５００〜５１５は、テスト読出のディスエーブルを示す論理レベル０のテスト読出信号ＴＲＥにより、［５５ＡＡ］ｈを示すテストデータＴＥ０〜ＴＥ１５を、データＧＡ０〜ＧＡ１５及びＧＢ０〜ＧＢ１５としてＲＷアンプ８Ａ及び８Ｂに供給する。また、テストモードを示す論理レベル１のテスト信号ＴＳＴが供給されている間、セレクタ５２０及び５２１は、ＲＷアンプ８Ａ及び８Ｂを共にイネーブル状態に設定すべき論理レベル１のイネーブル信号ＥＮ１及びＥＮ２をこれらＲＷアンプ８Ａ及び８Ｂに供給する。よって、テスト周期Ｔｃ１の書込期間ＷＰでは、共に［５５ＡＡ］ｈを示すデータＧＡ０〜ＧＡ１５及びＧＢ０〜ＧＢ１５がメモリセルアレイ部３Ａ及び３Ｂに同時に供給される。また、テストモードを示す論理レベル１のテスト信号ＴＳＴに応じて、メモリセル駆動部２は、メモリセルアレイ部３Ａ及び３Ｂの各アドレスに順次テストデータを書き込み、書き込まれたテストデータを順次読み出すべきテストシーケンスに従ったメモリ駆動信号をメモリセルアレイ部３Ａ及び３Ｂに供給する。

例えば、図３に示すテスト周期Ｔｃ１の書込期間ＷＰでは、メモリセル駆動部２は、メモリセルアレイ部３Ａ及び３Ｂ各々の各アドレスに対して順次データを書き込ませるべき書込駆動信号をメモリセルアレイ部３Ａ及び３Ｂに供給する。これにより、メモリセルアレイ部３Ａ及び３Ｂの各々には、図３に示す如く、同時に［５５ＡＡ］ｈを示すテストデータが書き込まれる。この際、期待値レジスタ５１７は、［５５ＡＡ］ｈを示すテストデータＴＥ０〜ＴＥ１５を取り込んで記憶し、これらを期待値データＥ０〜Ｅ１５としてビット一致判定部５００〜５１５に供給する。次に、テスト周期Ｔｃ１の読出期間ＲＰでは、メモリセル駆動部２は、メモリセルアレイ部３Ａ及び３Ｂ各々の各アドレスから順次、データを読み出させるべき読出駆動信号をメモリセルアレイ部３Ａ及び３Ｂに供給する。これにより、メモリセルアレイ部３Ａ及び３Ｂ各々から同時にデータの読み出しが為される。よって、メモリセルアレイ部３Ａから読み出されたデータＤＡ０〜ＤＡ１５がＲＷアンプ８Ａを介してデータＧＡ０〜ＧＡ１５としてビット一致判定部５００〜５１５に供給されると同時に、メモリセルアレイ部３Ｂから読み出されたデータＤＢ０〜ＤＢ１５がＲＷアンプ８Ｂを介してデータＧＢ０〜ＧＢ１５としてビット一致判定部５００〜５１５に供給される。この際、読出期間ＲＰでは、ビット一致判定部５００〜５１５は、論理レベル１のテスト読出信号ＴＲＥに応じて、メモリセルアレイ部３Ａから読み出されたデータＧＡ０〜ＧＡ１５及びメモリセルアレイ部３Ｂから読み出されたデータＧＢ０〜ＧＢ１５を、データ中継スイッチ５１及び５２を介してテスト読出データＹＡ０〜ＹＡ１５及びＹＢ０〜ＹＢ１５として取り込む。

そして、ビット一致判定部５００〜５１５は、一致回路５３により、期待値レジスタ５１７に記憶されている期待値データＥ０〜Ｅ１５とテスト読出データＹＡ０〜ＹＡ１５とが一致しているか否かを判定すると共に、一致回路５３により、上記期待値データＥ０〜Ｅ１５とテスト読出データＹＡ０〜ＹＡ１５とが一致しているか否かを判定する。この際、期待値データＥ０〜Ｅ１５とテスト読出データＹＡ０〜ＹＡ１５とが一致しており、且つ期待値データＥ０〜Ｅ１５と読出データＹＢ０〜ＹＢ１５とが一致している場合にだけ図３に示す如き「良好」を示す論理レベル１のテスト結果信号ＴＯＵＴが、アンドゲート５５及びアンドゲート５１８を介してテスト結果出力スイッチ４に送出される。尚、テスト結果出力スイッチ４は、テストモードを示す論理レベル１のテスト信号ＴＥＳが供給されている間は、テスト結果信号ＴＯＵＴを外部端子ＰＤｄを介して外部出力する。

要するに、テスト回路５及びメモリセル駆動部２は、先ず、自身で発生したテストデータＴＥ０〜ＴＥ１５をメモリセルアレイ部３Ａ及び３Ｂの双方に同時に書き込ませる。そして、テスト回路５は、メモリセルアレイ部３Ａ及び３Ｂ各々から同時にデータの読み出しを行って読み出されたテスト読出データＹＡ０〜ＹＡ１５及びＹＢ０〜ＹＢ１５の各々が、期待値データＥ０〜Ｅ１５と一致しているか否かを判定する。この際、テスト回路５は、テスト読出データＹＡ０〜ＹＡ１５及びＹＢ０〜ＹＢ１５が共に期待値データＥ０〜Ｅ１５と等しい場合には「良好」を示すテスト結果信号ＴＯＵＴを送出する一方、テスト読出データＹＡ０〜ＹＡ１５及びＹＢ０〜ＹＢ１５の内の一方が期待値データＥ０〜Ｅ１５とは異なる場合には「不良」を示すテスト結果信号ＴＯＵＴを送出する。

よって、テスタ（図示せぬ）側で、半導体メモリ１０の外部端子ＰＤｄから送出されたテスト結果信号ＴＯＵＴをモニタすることで、テスト対象となった半導体メモリ１０の良品不良品判定を行うことが可能となる。

更に、図２に示すテスト回路５では、テストモード時には２つのメモリセルアレイ部３Ａ及び３Ｂに対して同時にテストデータを書き込ませると共に、これら２つのメモリセルアレイ部３Ａ及び３Ｂの各々から同時に上記したテストデータを読み出し、各テストデータと期待値データとの一致判定を同時に行うようにしている。

よって、書込期間ＷＰ及び読出期間ＲＰからなる１テスト周期Ｔｃにて、２つのメモリセルアレイ部３Ａ及び３Ｂに対して同時にテストが為されるので、テスト時間を短縮させることが可能となる。

尚、上記実施例では、２つのメモリセルアレイ部３Ａ及び３Ｂに対するテストを同時に実施する場合に為される構成を示したが、夫々がデータ読出及び書込用のポートを備えた３個以上の複数のメモリセルアレイ部に対しても同様に、上記した如き同時書込、同時読出及び同時一致判定を行うようにしても良い。この際、Ｎ個（Ｎは２以上の整数）以上のメモリセルアレイ部に対して同時書込、同時読出及び同時一致判定を行う場合には、各メモリセルアレイ部毎にＲＷアンプを設ける。また、上記実施例では、テストデータ、期待値データ及び読出データの各々は１６ビットのデータ片であるが、各データのビット長は２ビット以上、つまりｎビット（２以上の整数）であっても良い。

要するに、本発明においては、テストモード時にテストデータ生成部（５１６）が、書込期間（ＷＰ）及び読出期間（ＲＰ）からなるテスト周期（Ｔｃ）毎にテストデータ片（ＴＥ）を生成する。また、期待値レジスタ（５１７）は、このテストデータ片を取り込んで記憶し期待値データ片（Ｅ）として送出する。ここで、メモリセル駆動部（２）は、書込期間ではデータを書き込ませる書込駆動信号を複数のメモリセルアレイ部（３Ａ、３Ｂ）に供給し、読出期間ではデータを読み出す読出駆動信号を複数のメモリセルアレイ部に供給する。この際、データ中継スイッチ（５１、５２）は、かかる書込期間ではテストデータ片を複数のメモリセルアレイ部の各々に供給する一方、読出期間では複数のメモリセルアレイ部各々から読み出された読出データ片（ＹＡ、ＹＢ）の各々を個別に取り込んで出力する。そして、判定部（５３〜５５、５１８）が、上記データ中継スイッチによって取り込まれた読出データ片の各々と期待値データ片とが一致しているか否かを判定し、その判定結果をテスト結果信号（ＴＯＵＴ）として生成するようにしている。

かかる構成によれば、１テスト周期にて、複数のメモリセルアレイ部に対して同時にテストが為されるので、テスト時間の短縮が図られるようになる。

また、上記した実施例では、テスト書込用のテストデータＴＥ０〜ＴＥ１５をデータバスＤＢＳを介してビット一致判定部５００〜５１５に供給するようにしているが、データバスＤＢＳとは別に設けたテストデータバスを介してテストデータＴＥ０〜ＴＥ１５をビット一致判定部５００〜５１５に供給するようにしても良い。

図４は、かかる点に鑑みて為されたテスト回路５の他の内部構成を示すブロック図である。尚、図４に示される構成では、１６ビット分のデータを伝送する１６本のラインからなるテストデータバスＴＢＳを図２に示す構成に追加したものである。ただし、図４に示す構成では、テストデータ生成部５１６は、生成したテストデータＴＥ０〜ＴＥ１５をテストデータバスＴＢＳを介してビット一致判定部５００〜５１５各々のデータ中継スイッチ５１及び５２に供給する。更に、図４に示す構成では、ビット一致判定部５００〜５１５各々のアンドゲート５５から送出されたビット一致判定信号ＣＭ０〜ＣＭ１５を、テストデータバスＴＢＳを介してアンドゲート５１８に供給するようにしている。

このように、図２又は図４に示す構成では、テストデータ生成部（５１６）は、第１〜第ｎビットからなるテストデータ片（ＴＥ）をｎ本のラインからなるデータバス（ＤＢＳ又はＴＢＳ）を介してデータ中継スイッチ（５１、５２）に供給する。この際、判定部（５３〜５５、５１８）の一致回路（５００〜５１５各々の５３及び５４）は、各メモリセル部（３Ａ、３Ｂ）から読み出された読出データ片（ＹＡ、ＹＢ）と期待値データ片（Ｅ）とが一致しているか否かの一致判定を同一ビット桁同士で行うことにより第１〜第ｎの各ビット桁毎に一致判定の結果を示す一致判定信号（Ｃａ、Ｃｂ）を生成する。この際、第１の論理ゲート（５００〜５１５各々の５５）は、メモリセルアレイ部各々に対応した一致判定信号に対して同一ビット桁同士で論理積を求め、各ビット桁毎に論理積の結果を示すビット一致判定信号（ＣＭ０〜ＣＭ１５）をデータバス（ＤＢＳ又はＴＢＳ）に送出する。すると、かかるデータバス上に接続されている第２の論理ゲート（５１８）が、データバス上に送出されたｎビット分のビット一致判定信号の論理積を求めその論理積結果をテスト結果信号（ＴＯＵＴ）として生成するようにしている。

かかる構成によれば、各ビット毎に設けられる一致回路（５３、５４）及び第２の論理ゲート（５５）にて得られたｎビット分の一致判定信号（ＣＭ０〜ＣＭ１５）は、テストデータ片（ＴＥ）の伝送をも担うデータバスを介して単一の第２の論理ゲート（５１８）に供給される。よって、第２の論理ゲート（５１８）は、データバスに沿ったいずれかの位置に配置すれば良いので、チップ内での配置の自由度が高くなり、高集積化することが可能となる。

図５は、図４に示されるテスト回路５の内部構成の変形例を示すブロック図である。尚、図５に示す構成では、図４に示すテストデータ生成部５１６に代えてテストデータ生成部５２６を採用し、期待値レジスタ５１７に代えて期待値レジスタ５２７を採用し、１６ビットのテストデータバスＴＢＳに代えて、４ビット分のデータ伝送を為す４本のラインからなるテストデータバスＴＢＳａを採用した点を除き、用いられている各モジュールは図４に示すものと同一である。

図５において、テストデータ生成部５２６は、テスト信号ＴＳＴが通常モードを示す論理レベル０からテストモードを示す論理レベル１に遷移すると、４ビットのテストデータＴＥ０〜ＴＥ３を生成し、これらをテストデータバスＴＢＳａ上に送出する。この際、テストデータ生成部５２６は、テストデータＴＥ０〜ＴＥ３の内のＴＥ０を、テストデータバスＴＢＳａを介してビット一致判定部５００〜５０３の各々に供給し、ＴＥ１を、テストデータバスＴＢＳａを介してビット一致判定部５０４〜５０７の各々に供給する。また、テストデータ生成部５２６は、テストデータＴＥ０〜ＴＥ３の内のＴＥ２をテストデータバスＴＢＳａを介してビット一致判定部５０８〜５１１の各々に供給し、ＴＥ３をテストデータバスＴＢＳａを介してビット一致判定部５１２〜５１５の各々に供給する。更に、テストデータ生成部５２６は、これらテストデータＴＥ０〜ＴＥ３を期待値レジスタ５２７に供給する。期待値レジスタ５２７は、４ビットのテストデータＴＥ０〜ＴＥ３を取り込んで記憶し、これらを期待値データＥ０〜Ｅ３をビット一致判定部５００〜５１５に供給する。すなわち、期待値レジスタ５２７は、期待値データＥ０をビット一致判定部５００〜５０３の各々に供給し、期待値データＥ１をビット一致判定部５０４〜５０７の各々に供給する。また、期待値レジスタ５２７は、期待値データＥ２をビット一致判定部５０８〜５１１の各々に供給し、期待値データＥ３をビット一致判定部５１２〜５１５の各々に供給する。更に、図５に示す構成では、ビット一致判定部５００〜５１５各々のアンドゲート５５から送出されたビット一致判定信号ＣＭ０〜ＣＭ１５を、データバスＤＢＳを介してアンドゲート５１８に供給するようにしている。

よって、図５に示す構成によれば、メモリセルアレイ部３Ａ及び３Ｂに書き込むテストデータのパターンは１６通りに限定されるものの、テストデータバスＴＢＳａのライン数は４ビット分の４本となる。更に、テストデータ生成部５２６及び期待値レジスタ５２７で扱うビット数が４ビットとなる。従って、かかる構成によれば、図４に示す如き、１６ビット分の１６本のライン数を有するテストデータバスＴＢＳ、１６ビット分のデータを扱うテストデータ生成部５１６及び期待値レジスタ５１７を採用したテスト回路５に比べて装置規模を縮小させることが可能となる。

尚、図５に示す一例では、テストデータ片のビット数を読出又は書込データ片のビット数である１６ビットよりも小なる４ビットとし、４本のラインからなるデータバス（ＴＢＳａ）を介して、１６ビットの各ビットに対応したデータ中継スイッチ（５１、５２）の各々に供給するようにしているが、そのビット数は４ビットに限定されない。要するに、第１〜第ｐビット（ｐはｎ／２以下の整数）からなるテストデータ片をｐ本のラインからなるデータバスを介してデータ中継スイッチに供給するような構成であれば良い。

２ メモリセル駆動部
３Ａ、３Ｂ メモリセルアレイ部
５ テスト回路
５００〜５１５ ビット一致判定回路
５１、５２ データ中継スイッチ
５１６ テストデータ生成部
５１７ 期待値レジスタ
５１８ アンドゲート

Claims (4)

1. 複数のメモリセルアレイ部と、前記メモリセルアレイ部に対して自己診断テストを施すテスト回路部と、を含む半導体装置であって、
   前記テスト回路部は、
   書込期間及び読出期間からなるテスト周期毎にテストデータ片を生成するテストデータ生成部と、
   前記テストデータ片を取り込んで記憶し、これを期待値データ片として送出する期待値レジスタと、
   前記書込期間ではデータを書き込ませる書込駆動信号を前記複数の前記メモリセルアレイ部に供給し、前記読出期間ではデータを読み出す読出駆動信号を前記複数の前記メモリセルアレイ部に供給するメモリセル駆動部と、
   前記テスト周期の前記書込期間では前記テストデータ片を前記複数の前記メモリセルアレイ部の各々に供給する一方、前記読出期間では前記複数の前記メモリセルアレイ部の各々から読み出された読出データ片の各々を取り込んで出力するデータ中継スイッチと、
   前記データ中継スイッチから出力された前記読出データ片の各々と前記期待値データ片とが一致しているか否かを判定し、その判定結果を示すテスト結果信号を生成する判定部と、を有することを特徴とする半導体装置。
2. 前記テストデータ片、前記期待値データ片、及び前記読出データ片の各々は第１〜第ｎビット（ｎは２以上の整数）からなるデータ片であり、前記テストデータ生成部は、前記テストデータ片における第１〜第ｎビットをｎ本のラインからなるデータバスを介して前記データ中継スイッチに供給し、
   前記判定部は、
   前記読出データ片と前記期待値データ片とが一致しているか否かの一致判定を同一ビット桁同士で行うことにより第１〜第ｎの各ビット桁毎に一致判定の結果を示す一致判定信号を生成する一致回路と、
   前記複数の前記メモリセルアレイ部各々に対応した複数の前記一致判定信号に対して同一ビット桁同士で論理積を求め、各ビット桁毎に前記論理積の結果を示す第１〜第ｎのビット一致判定信号を前記データバスに送出する第１の論理ゲートと、
   前記データバス上の前記第１〜第ｎのビット一致判定信号の論理積を求めその論理積結果を前記テスト結果信号として生成する第２の論理ゲートと、を含むことを特徴とする請求項１記載の半導体装置。
3. 前記期待値データ片及び前記読出データ片の各々は第１〜第ｎビット（ｎは２以上の整数）からなるデータ片であり、
   前記テストデータ生成部は、第１〜第ｐビット（ｐはｎ／２以下の整数）からなる前記テストデータ片を生成し、このテストデータ片をｐ本のラインからなるデータバスを介して前記データ中継スイッチに供給することを特徴とする請求項１記載の半導体装置。
4. 複数のメモリセルアレイ部を含む半導体装置の内部で前記メモリセルアレイ部に対して自己診断テストを施すテスト方法であって、
   書込期間及び読出期間からなるテスト周期毎にテストデータ片を生成すると共に、前記テストデータ片を期待値データ片として生成し、
   前記テスト周期の前記書込期間では前記テストデータ片を前記複数の前記メモリセルアレイ部の各々に同時に書き込み、
   前記読出期間では前記複数の前記メモリセルアレイ部の各々から同時に前記テストデータ片の読み出しを行って読出データ片を夫々得て、
   前記読出データ片の各々と前記期待値データ片とが一致しているか否かを示すテスト結果信号を生成することを特徴とする半導体装置のテスト方法。

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