JP3474474B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に不良メモリセル（エラーセル）のアドレス
を記憶してそのセルの代わりに予備メモリのセルを利用
する技術に関する。

【０００２】

【従来の技術】ＤＲＡＭなどの半導体メモリにおいて
は、検査時に不良と判定されたセルのアドレスを不揮発
性メモリである不良アドレスメモリに書き込み、コンピ
ュ−タの電源投入直後にこの不良アドレスメモリから不
良アドレスを読みだしレジスタに記憶し、このレジスタ
の出力に基づいてアドレスデコ−ダに変更を加えるよう
にしている。

【０００３】図９はこのような処理を行うための回路
例、即ち不良セルをアドレス空間から切り離すための回
路例を示す。１はメモリセル１０からなるメモリ領域、
１１〜１４はアドレスに対応するワード線を選択するた
めのドライバ、Ｆ１〜Ｆ４はドライバ１１〜１４を夫々
選択するためのフリップフロップであり、図示しないレ
ジスタから不良アドレスが読み出され、そのアドレスに
対応するフリップフロップＦ１（Ｆ２〜Ｆ３）からドラ
イバ１１（１２〜１４）に禁止信号が出力される。この
結果当該アドレスがＣＰＵから読み出されても、対応す
るセルは選択されず、代わりに別途設けられた図示しな
い予備メモリ領域内のセルが選択される。なおこの例は
メモリ領域において不良アドレスを含む「行」のセル群
の選択が行われないように構成している。

【０００４】

【発明が解決しようとする課題】上述の回路は各「行」
のメモリセル群毎にそれらセルをメモリ領域から切り離
すためのコントロ−ル線が設けられているため、コント
ロ−ル線に必要なチップ面積が増加するという問題があ
り、また予備メモリ領域にＣＰＵが管理しているアドレ
ス空間の一部を割り当てるので広いアドレス空間が必要
になり、それに伴ってアドレス線の数も増えるという問
題がある。

【０００５】本発明はこのような事情にもとづいてなさ
れたものであり、主メモリの不良メモリセルが選択され
るときに予備メモリに振り替える半導体メモリ装置にお
いて、チップ面積の増加を抑えることを目的とする。

【０００６】

【課題を解決する手段】請求項１の発明は、システムア
ドレスバスに現れたアドレスが主メモリの不良メモリセ
ルに対応するときには予備メモリのメモリセルを選択す
る半導体メモリ装置において、主メモリの不良メモリセ
ルに対応するアドレス（不良アドレス）が予め書き込ま
れた不良アドレスメモリと、前記システムアドレスバス
に現れたアドレスと不良アドレスメモリに記憶された不
良アドレスとを比較し、両者が一致したときに一致信号
を出力する比較部と、前記主メモリ及び予備メモリにア
ドレスを与えるためのメモリアドレスバスと、前記予備
メモリのメモリセルを選択するためのアドレスである予
備メモリアドレスを出力する予備メモリアドレス出力部
と、前記比較部から一致信号が出力されていないときに
は、メモリアドレスバスをシステムアドレスバス側に、
また一致信号が出力されているときには前記メモリアド
レスバスを予備メモリアドレス出力部側に切り替えて接
続する切り替え手段と、前記比較部から一致信号が出力
されていないときには、主メモリのデコ−ダへのアドレ
スの入力を有効としかつ予備メモリのデコ−ダへの入力
を無効とすると共に、前記比較部から一致信号が出力さ
れているときには、主メモリのデコ−ダへのアドレスの
入力を無効としかつ予備メモリのデコ−ダへの入力を有
効とするデコ−ダ制御手段と、を備えたことを特徴とす
る。

【０００７】前記デコ−ダ制御手段は、ワ−ド線及びビ
ット線の少なくとも一方において、主メモリのデコ−ダ
の各ドライバ及び予備メモリのデコ−ダの各ドライバに
共通化された制御信号線を有し、主メモリのドライバに
入力される信号と予備メモリのドライバに入力される信
号とは反転の関係にあり、前記制御信号線に現れる制御
信号により主メモリのデコ−ダの各ドライバが一括して
動作状態（不動作状態）になると共に、予備メモリのド
ライバが一括して不動作状態（動作状態）になるように
構成することができる（請求項２の発明）。

【０００８】

【０００９】

【００１０】

【００１１】

【発明の実施の形態】図１は、本発明の半導体メモリ装
置の実施の形態を示す回路図、図２はこのメモリ装置を
適用したデ−タ処理装置例えばＭＣＵ（マイクロコント
ロ−ラユニット）の全体概要図である。図において２は
デ−タバス、２１はＣＰＵ（中央処理装置）、３はアド
レスバスである。この例では、図２の構成のうちＣＰＵ
２１を除いた部分をメモリ装置と呼ぶことにすると、メ
モリ装置はデ−タを格納するために不揮発性メモリ例え
ばフラッシュメモリからなる主メモリ４と、この主メモ
リ４に含まれる不良メモリセルのアドレス（以下不良ア
ドレスという）が予め書き込まれる不揮発性メモリであ
る不良アドレスメモリ２２、主メモリ４内の不良メモリ
セルの代わりに用いられる予備メモリセルが割り当てら
れた予備メモリ（冗長メモリ）５と、を備えている。

【００１２】また図１において４０及び５０は各々トラ
ンジスタからなるメモリセルを示している。この例では
主メモリ４及び予備メモリ５は共通のメモリチップ内に
別々のメモリ領域に割り当てられて設けられており、ビ
ット線ＢＬはメモリセル４０、５０で共通化されてい
る。なお主メモリ４と予備メモリ５は共通のメモリアレ
イに設けられることに限らず別々のメモリアレイに設け
られていてもよい。ＷＬはワ−ド線である。

【００１３】４１〜４４は主メモリ４の各ワ−ド線ＷＬ
に対応するメモリセル群４０を選択する、デコ−ダの一
部を構成するドライバ、５１、５２は予備メモリ５の各
ワ−ド線ＷＬに対応するメモリセル群５０を選択する、
デコ−ダの一部を構成するドライバである。これらドラ
イバ４１〜４４、５１、５２は、アドレスバス３１に接
続される入力端ｉｎａと、制御信号線Ａ２に接続される
入力端ｉｎｂとを備えている。制御信号線Ａ２はドライ
バ４１〜４４、５１、５２を動作または不動作にするた
めの制御信号を送るものであり、ドライバ４１〜４４、
５１、５２は入力端ｉｎａに論理「１」の信号が入力さ
れたときに動作状態となり、論理「０」の信号が入力さ
れたときに不動作状態となる。即ちこの例ではイネ−ブ
ル信号である「１」が入力されたときにアドレス信号の
入力が有効になる。

【００１４】以上において、説明の便宜上例えばシステ
ムアドレスバス３に現れた下位２ビットがワ−ド線ＷＬ
に対応しているものとし、アドレスバスのうちワ−ド線
ＷＬに対応する信号線をＡ０、Ａ１の信号線からなるも
のとし、各ドライバ４１〜４４、５１、５２の入力側に
付してあるＡ０、Ａ１などの符号を夫々信号線Ａ０、Ａ
１に出力されている信号レベルを表すものとする。なお
図ではその信号レベルの反転信号として上線を付してあ
るが、明細書では使用しているワ−プロの制限によりＡ
０の反転信号は「−Ａ０」として記載する。従って例え
ば制御信号線Ａ２に「１」が現れると、ドライバ４１〜
４４、５１、５２には「−Ａ２」つまり「０］が入力さ
れることになる。

【００１５】更にこのメモリ装置はレジスタ６１を備え
ており、このレジスタ６１はデ−タ処理装置の電源を投
入したときに不良アドレスメモリ２２に書き込まれてい
る不良アドレスがコピ−される。この例ではこの不良ア
ドレスとは、主メモリ４のエラ−セルを含む「行」を特
定するアドレスである。６２は比較部であるコンパレ−
タであり、このコンパレ−タ６２は、アドレスバス３に
出力されたアドレスとレジスタ６１に保持されているア
ドレスとが一致したときに例えば信号「１］が後述の予
備メモリアドレス出力部６３、スイッチ部Ｓ１およびＳ
２に出力される。この例では主メモリ４の不良アドレス
（詳しくは不良アドレスのうち「行」を特定する下位２
ビット）を「００」、「１０」の２個として説明しよう
としているため、レジスタ６１は、これら不良アドレス
を夫々保持する２個のレジスタ６１ａ、６１ｂからな
り、またこれに対応してコンパレ−タ６２は２個のコン
パレ−タ６２ａ、６２ｂからなる。

【００１６】また６３で示される予備メモリアドレス出
力部６３は、例えば予備メモリ５のアドレスを夫々出力
するためのアドレス出力部６３ａおよび６３ｂからな
り、各アドレス出力部６３は、前記コンパレ−タ６２か
らの信号「１」が入力されたときに、予備メモリ５のア
ドレスに対応する２ビットのデ−タをアドレスバス３２
をなす信号線Ａ０、Ａ１に夫々出力する。またこれらア
ドレス出力部６３ａ、６３ｂは予備メモリ５のアドレス
の他に制御信号線Ａ２に信号「１」を出力する。なおア
ドレスバスの用語は符号３、３１、３２で用いている
が、用語の混乱を避けるために３をシステムアドレスバ
ス、３１をメモリアドレスバス、３２を予備メモリアド
レスバスと夫々呼ぶことにする。

【００１７】スイッチ部Ｓ１はメモリアドレスバス３１
をシステムアドレス３または予備メモリアドレスバス３
２の一方に接続するための切り替え手段であり、接点Ｎ
Ｃ側では前者が、接点ＮＯ側では後者が選択される。ま
たスイッチ部Ｓ２は制御信号線Ａ２をア−スに接続する
（接点ＮＣ側）か、浮遊状態の端子（接点ＮＯ側）に接
続する。スイッチ部Ｓ２及び制御信号線はデコーダ制御
手段をなしている。

【００１８】次に上述実施の形態の作用について説明す
る。ＣＰＵ２１から主メモリ４のアドレスが出力され、
そのアドレスが正常な場合にはレジスタ６１ａ（６１
ｂ）に保持されているアドレス（不良アドレス）とシス
テムアドレスバス３に現れているアドレスとは一致しな
いので、コンパレ−タ６２ａ、６２ｂのいずれの出力も
「０」であり、スイッチ部Ｓ１、Ｓ２はいずれもＮＣ側
に切り替わっている（図１の状態）。このため制御信号
線Ａ２はア−スに接続されるのでドライバ４１〜４４の
入力端ｉｎｂには「−Ａ２」の信号つまり「１」がイネ
−ブル信号として入力され、ドライバ４１〜４４は動作
状態となる。このときドライバ５１、５２の入力端ｉｎ
ｂには「Ａ２」の信号つまり「０」が禁止信号として入
力され、ドライバ５１、５２は不動作状態となり、予備
メモリ５に対してのアクセスは行われない。

【００１９】一方システムアドレスバス３はメモリアド
レスバス３１に接続されるので、システムアドレスバス
３に現れたアドレスに対応するドライバが駆動される。
この例では説明上「００」、「１０」を不良アドレスと
しているので、例えば正常なアドレス「０１」に対して
ドライバ４３が駆動され、その出力線であるワ−ド線Ｗ
Ｌに接続されているメモリセル４０が選択され、この結
果選択されたビット線ＢＬと交差するデ−タが読み出さ
れる。

【００２０】これに対し、ＣＰＵ２１から出力された主
メモリ４のアドレスが不良なメモリセル４０に対応する
アドレス（不良アドレス）である場合、例えば「００」
であれば、レジスタ６１ａに保持されているアドレスと
システムアドレスバス３に現れているアドレスとが一致
するので、コンパレ−タ６２ａから「１」が出力され、
スイッチ部Ｓ１、Ｓ２がいずれもＮ０側に切り替わる。
このため制御信号線Ａ２のスイッチ部Ｓ２側は浮遊状態
になり、予備アドレス出力部６３ａから制御信号線Ａ２
に出力された信号「１」がドライバ５１、５２の入力端
ｉｎｂにイネ−ブル信号として入力され、これらドライ
バ５１、５２が動作状態になる。このときドライバ４１
〜４４の入力端ｉｎｂには「−Ａ２」の信号つまり
「０」が禁止信号として入力され、ドライバ４１〜４４
は不動作状態となり、主メモリ４に対してのアクセスは
行われない。

【００２１】一方コンパレ−タ６２ａからの信号「１」
により予備アドレス出力部６３ａから予備メモリアドレ
スバス３２に予備メモリ５のアドレス（予備アドレス）
例えば「０１」が出力される。予備メモリアドレスバス
３２はメモリアドレスバス３１に接続されるのでドライ
バ５１が駆動され、その出力線であるワ−ド線ＷＬに接
続されているメモリセル５０が選択される。この結果選
択されたビット線ＢＬと交差するデ−タが読み出され
る。

【００２２】このような実施例によれば、主メモリ４の
ドライバ４１〜４４と予備メモリ５のドライバ５１、５
２とのうちの一方を有効に、他方を無効にするための共
通の制御信号線Ａ２を設けると共に、システムアドレス
バス３に現れるアドレスが不良アドレスであるか否かを
コンパレ−タ６２により監視し、このコンパレ−タ６３
の出力に基づいて制御信号線Ａ２の信号レベルを切り替
えているので制御信号線Ａ２が１本で足り、その配線領
域が狭くて済む。

【００２３】またメモリアドレスバス３１がシステムア
ドレスバス３から切り離された状態で予備メモリ５がア
クセスされること、及び通常時は制御信号Ａ２により予
備メモリ５のドライバ５１、５２は無効になっているこ
とから、メモリアドレスバス３１に発生させる予備メモ
リ５のアドレスは、ＣＰＵ２１が管理しているアドレス
空間から独立している。従って予備メモリ５のアドレス
として、ＣＰＵ２１が管理しているアドレスを気にする
ことなく自由に決めることができ、特にメモリ用に準備
されたアドレス空間に予備メモリを追加する余裕がない
場合に有効な手法である。このようにシステムが必要と
する最小限度のアドレス空間を準備すればよいので、ア
ドレス信号線の数が少なくなり、この点からも配線領域
が少なくなり、チップ面積の縮小をもたらしダイコスト
の低減を可能にするという効果があると共に、不必要な
アドレス信号線のチャ−ジアップを行わなくなるため消
費電力の低減にもつながり、信頼性の向上にも貢献す
る。

【００２４】ここで不良アドレスメモリ２２に書き込ま
れている不良アドレスをレジスタ６１に書き込む手法に
ついての好ましい例について述べる。図３は例えばＭＣ
Ｕの電源を時刻ｔ１に投入したときのＭＣＵ内の電源電
圧（ｖｄｄ）の立上がり、クロック信号の立上がり、及
びリセット状況を示すタイムチャ−トである。一般にＭ
ＣＵ内では、電源電圧（ｖｄｄ）が所定値まで立上がり
クロック信号が安定する時刻ｔ２までの間、レジスタへ
の書き込みが禁止されるリセットの状態になっており、
時刻ｔ２にてリセットが解除され、レジスタへの書き込
みが行われる。

【００２５】レジスタ６１への不良アドレスの書き込み
についてはリセットをかけないようにし、不安定であっ
てもクロック信号により不良アドレスをレジスタ６１に
読みだし、順次次のクロックで上書きしていく。このよ
うにすればはじめはレジスタ６１内のデ−タが正しくな
くても、リセットが解除されるときには正しいデ−タつ
まり不良アドレスがレジスタ６１内に書き込まれている
ことになる。従ってＭＣＵが処理を開始するときには、
主メモリ４の不良アドレスがアクセスされても予備メモ
リ５に振り替えられるので、デ−タ処理に支障がない
し、またＭＣＵのスタンバイ後はレジスタ６１への書き
込み処理を行わなくてよく、その分通常の処理を行うこ
とができる。

【００２６】上述実施の形態では、主メモリ４に不良メ
モリセルがあると、そのセルを含むワード線ＷＬを無効
とし、予備メモリ５のワード線Ｗに振り替え、「行」に
含まれるメモリセル群ごと予備メモリ５のメモリセルと
取り替えているが、主メモリ４の不良メモリセルを含む
ビット線ＢＬを無効とし、予備メモリ５のビット線Ｗに
振り替え、「列」に含まれるメモリセル群ごと予備メモ
リ５のメモリセルと交換するように構成してもよく、こ
の場合は、不良アドレスはビット線を特定する上位のア
ドレスをレジスタに記憶させると共に、主メモリ４及び
予備メモリ５の列デコーダのドライバに対して上述実施
の形態と同様の構成を採用すればよい。

【００２７】図１に示す実施の形態において、ＣＰＵ２
１で管理しているアドレスに空きがある場合にはつまり
使用していないアドレスがある場合には、その空いてい
るアドレスを予備メモリ５のアドレスに割り当てるよう
にしてもよい。この場合コントロ−ルスイッチＳ２及び
制御信号線Ａ２を設けない構成とすることができる。何
故なら、主メモリ４と予備メモリ５のアドレスは互いに
異なるものになるし、スイッチＳ１がシステムアドレス
バス３側に切り替わっているときにも、ＣＰＵ２１に接
続されているインタ−フェイスなどの機器と同じアドレ
スがメモリアドレス３１に現れることがないからであ
る。

【００２８】図４は本発明の更に他の実施の形態を示す
図である。この例が図１の装置と異なる点は、予備アド
レス出力部６３を用いずに比較部をなす各コンパレ−タ
６２ａ，６２ｂの出力を予備メモリ５の各行の選択信号
としたことにあり、予備メモリ５のメモリセル５０の数
が少ない場合に用いることができる。即ちコンパレ−タ
６２ａ，６２ｂの出力信号線は予備メモリ５の各行のメ
モリセル５０群のゲ−トに夫々接続されている。この場
合メモリアドレスバス３１及びアドレスバスを切り替え
るためのスイッチ部Ｓ１は不要であり、主メモリ４のデ
コ−ダをなすドライバ４１〜４４は直接システムアドレ
スバス３に接続されている。

【００２９】またシステムアドレスバス３に不良アドレ
スが発生したときに主メモリ４が選択されないようにす
るためにドライバ４１〜４４の制御入力端ｉｎｂに一端
が接続された制御信号線Ａ２が設けられている。この制
御信号線Ａ２の他端に設けられたスイッチ部Ｓ３は、コ
ンパレ−タ６１ａ、６１ｂの出力がいずれも「０」のと
きにはア−ス側に、いずれかが「１」のときには電源Ｖ
ｄｄ側に切り替わるように構成されている。

【００３０】従ってシステムアドレスバス３に正常なメ
モリセル４０に対応するアドレスが発生しているときに
は、スイッチ部Ｓ３はア−ス側に切り替わっているので
ドライバ４１〜４４はイネ−ブル状態にあり、主メモリ
４の対応する行のメモリセルが選択される。このときは
コンパレ−タ６１ａ、６１ｂの出力はいずれも「０」で
あり、予備メモリ５はアクセスされない。一方システム
アドレスバス３に不良アドレスが発生した場合には、ス
イッチ部Ｓ３はＶｄｄ側に切り替わると共にコンパレ−
タ６１ａ（６１ｂ）の出力が「１」になるので、主メモ
リ４のアクセスが禁止され、予備メモリ５がアクセスさ
れる。

【００３１】次に本発明の更に他の実施の形態について
説明すると、図５はこの実施の形態の概略を説明するた
めの説明図であり、図６は同実施の形態を示す回路図で
ある。Ｍ１は第１のメモリアレイ、Ｍ２は第２のメモリ
アレイであり、いずれも例えばフラッシュメモリよりな
る。メモリアレイＭ１のワ−ド線ＷＬ（横のラインであ
る「行」）及びメモリアレイＭ２のワ−ド線ＷＬは、夫
々第１の行デコ−ダＲＤ１及び第２の行デコ−ダＲＤ２
により選択される。またメモリアレイＭ１において、行
デコ−ダＲＤ１側から縦のラインに属するメモリセル７
０を１列目、２列目、…、メモリアレイＭ２において、
行デコ−ダＲＤ２側から縦のラインに属するメモリセル
７０を１列目、２列目…と呼ぶことにすると、両メモリ
アレイＭ２、Ｍ２の同じ列に相当するビット線ＢＬは列
デコ−ダＣＤにより同時に選択（デコ−ド）される。な
おメモリセル７０をなすトランジスタは、図５ではマス
として、図６では丸により夫々便宜的に示してあり、そ
の数も図のエリアの制約から便宜的なものである。

【００３２】前記メモリアレイＭ１（Ｍ２）は、予め決
めた１行に含まれるメモリセル７０例えば最終行のメモ
リセルを予備メモリ７１（８１）として用い、その他の
メモリセルを主メモリ７２（８２）として用いる。そし
てアドレスバス（システムアドレスバス）３に現れるア
ドレスのうち例えば上位ビットによりビット線ＢＬが、
選択され、下位ビットにより主メモリ７２、８２の中か
らワ−ド線ＷＬが選択される。

【００３３】予備メモリ７１（８１）のワ−ド線ＷＬの
選択については、第１のメモリアレイＭ１の主メモリ７
２のワ−ド線ＷＬが選択されたときには第２のメモリア
レイＭ２の予備メモリ８１のワ−ド線ＷＬが選択され、
第２のメモリアレイＭ２の主メモリ８２のワ−ド線ＷＬ
が選択されたときには第１のメモリアレイＭ１の予備メ
モリ７１のワ−ド線ＷＬが選択される。このような動作
を行うためには、例えば行デコ−ダＲＤ１（ＲＤ２）に
おいて、各ワ−ド線ＷＬの出力のオア回路を組み込み、
そのオア回路の出力を予備メモリ８１（７１）のワ−ド
線ＷＬの信号とすればよい。

【００３４】７３、８３は、夫々第１のメモリアレイＭ
１及び第２のメモリアレイＭ２のデ−タを読み出してデ
−タバス２に出力するセンスアンプであり、例えばメモ
リアレイＭ１の主メモリ７２のｎ行、ｍ列のメモリセル
７０が選択されると、センスアンプ７３にてそのメモリ
セル７０のデ−タが読み出される。またこのとき第２の
メモリアレイＭ２の予備メモリ８１のｍ列のメモリセル
７０が選択され、そのデ−タがセンスアンプに読み出さ
れている。ここでこの実施の形態では、主メモリ７２
（８２）に不良なメモリセル７０が含まれている場合
に、その不良メモリセル７０に代えて第２のメモリアレ
イＭ２の予備メモリ８１（第１のメモリアレイＭ１の予
備メモリ７１）に振り替えるようにしている。

【００３５】この様子を図５に示す。例えば主メモリ７
２の１列、２行のメモリセルＡが不良であるとすると、
このメモリセルＡに書いておくべきデ−タを予備メモリ
８１の１列のメモリセルＡに予め書いておく。このよう
に処理しておくことにより、主メモリセル７２の不良メ
モリセルＡが選択されたときには、この不良メモリセル
Ａの代替えの予備メモリ８１のメモリセルＡが選択され
てセンスアンプ８３に読み出されるので、このセンスア
ンプ８３の読みだしデ−タをデ−タバス２に出力すれば
よい。図５において、主メモリ７２、８２中に記載した
大文字のアルファベットは不良メモリセルであり、これ
ら不良メモリセルが振り替えられる予備メモリ７１、８
１のメモリセルに、対応するアルファベットを付してあ
る。ただし主メモリ７２（８２）の一列の中に不良メモ
リセルが２個以上ある場合には、検査段階で不良品とし
て除外されているので、この実施の形態の対象としてい
るデバイスは、一列の中に不良メモリセルがあったとし
てもその数は１個である。

【００３６】ところで、選択された主メモリ７２（８
２）のメモリアレイ７０が正常であれば、そのメモリア
レイ７０から読み出した一方のセンスアンプ７３（８
３）からデ−タバス２に出力し、不良メモリアレイ７０
を選択したときには他方のセンスアンプ８３（７３）か
らデ−タバス２に出力する必要があるため、センスアン
プ７３（８３）の切り替えを行うために、既述の実施の
形態と同様にレジスタ９１及びコンパレ−タ９２を用
い、コンパレ−タ９２の出力に応じて、センスアンプ７
３、８３とデ−タバス２との間に設けたスイッチ部１０
０、２００の切り替えを行うようにしている。

【００３７】次に、レジスタ９１、コンパレ−タ９２及
びスイッチ部１００、２００の切り替えのための回路に
ついて図７を参照しながら説明する。レジスタ９１は、
主メモリ７２の不良アドレスが書き込まれるレジスタ９
１−１及び９１−２と、主メモリ８２の不良アドレスが
書き込まれるレジスタ９１−３及び９１−４とからな
る。コンパレ−タ９２は、主メモリ７２の不良アドレス
がアドレスバス３に現れたときに比較結果ａ１、ａ２を
夫々出力するコンパレ−タ９２−１及び９２−２と、主
メモリ８２の不良アドレスがアドレスバス３に現れたと
きに比較結果ｂ１、ｂ２を夫々出力するコンパレ−タ９
２−３及び９２−４とからなる。そしてスイッチ部１０
０（２００）は、上述の比較結果ａ１、ａ２、ｂ１、ｂ
２と、行デコ−ダＲＤ１（ＲＤ２）がいずれかのワ−ド
線ＷＬを選択したときに出力される選択信号とに基づい
て図７のロジックによりオン、オフ制御され、オア回路
１０４（２０４）から「１」が入力されたときにスイッ
チが閉じ、「０」が入力されたときにスイッチが開くも
のとする。なお図中１０１、１０２、２０１、２０２は
オア回路、１０３、２０３は排他的論理和回路である。
また排他的論理和回路１０３の入力信号である行デコー
ダののＲＤ１（ＲＤ２）からの選択信号は便宜上、出力
元の行デコ−ダと同一の符号としてある。

【００３８】例えば主メモリ７２から正常なメモリセル
が選択されたとすると、ａ１、ａ２は「０」であり、Ｒ
Ｄ１は「１」であるから排他的論理和回路１０３の出力
は「１」であり、従ってスイッチ部１００は閉じる。一
方スイッチ部２００についてはｂ１、ｂ２が「０」、Ｒ
Ｄ２が「０」であるから、開いており、従ってセンスア
ンプ７３にて読み出されたデ−タがデ−タバス２に出力
される。

【００３９】これに対して主メモリ７の不良メモリセル
が選択されたとすると、ａ１（ａ２）は「１」となり、
ＲＤ１は「１」であるから排他的論理和回路１０３の出
力は「０」となり、スイッチ部１００は開く（ｂ１、ｂ
２は「０」である）。一方スイッチ部２００については
ａ１（ａ２）が「１」であるから閉じ、従ってセンスア
ンプ８３にて読み出されたデ−タ（これは予備メモリ８
１のデ−タである）がデータバス２に出力される。

【００４０】このような実施の形態によれば先の実施の
形態の場合よりもデ−タバス２へのデ−タの送出を早く
行うことができる。

【００４１】図８の（ａ）、（ｂ）は、図５〜図７に示
す実施の形態におけるアドレス信号及びデ−タの確定の
様子を示す。アドレス信号が時刻ｔ１で確定すると、主
メモリ７２（８２）及び予備メモリ８１（７１）から同
時にセンスアンプ７３（８３）にデ−タが読み出される
と共にスイッチ部１００、２００の切り替えが行われ
る。この結果時刻ｔ２にてデ−タが確定する。

【００４２】一方図８の（ｃ）、（ｄ）は、図１及び図
２に示す実施の形態におけるアドレス信号及びデ−タの
確定の様子を示す。この場合はアドレス信号が確定した
後、スイッチ部Ｓ１、Ｓ２の切り替えなどの処理に時間
Ｔを要し、このため読み出すべきメモリセルが確定する
のは、クロック１の立上がりの時刻ｔ２であり、従って
図５〜図７に示す実施の形態の方が処理速度という点か
らすれば有利である。

【００４３】図５、６の実施の形態では、主メモリ７２
（８２）の列の数と同じ数のメモリセルを予備メモリ８
１（７２）として用意しているが、主メモリ７２（８
２）の行の数と同じ数のメモリセルを予備メモリとして
用意し、主メモリのメモリセルが選択されたときに予備
メモリの中から主メモリで選択されたメモリセルの行に
対応するメモリセルを選択するようにしてもよい。

【００４４】

【発明の効果】以上のように請求項１、２の発明によれ
ば、主メモリのメモリセルが不良である場合に予備メモ
リに振り替える半導体メモリ装置を構成するにあたり、
チップ面積の増加を抑えることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の要部を示す回路図であ
る。

【図２】上記の実施の形態の全体を示す回路図である。

【図３】コンピュ−タの電源投入時の各部の電圧の立上
がりの様子を示す波形図である。

【図４】本発明の他の実施の形態の要部を示す回路図で
ある。

【図５】本発明の更に他の実施の形態の概略を示す説明
図である。

【図６】上記の更に他の実施の形態の要部を示す回路図
である。

【図７】上記の更に他の実施の形態において、スイッチ
部の切り替えのための回路を示す回路図である。

【図８】図１及び図６に示す実施の形態におけるデ−タ
の確定の様子を示すタイムチャ−トである。

【図９】従来の半導体メモリ装置の一部を示す回路図で
ある。

【符号の説明】

２ デ−タバス ２２ 不良アドレスメモリ ３ アドレスバス（システムアドレスバス） ３１ メモリアドレスバス ３２ 予備メモリアドレスバス ４ 主メモリ ４０ メモリセル ４１〜４４ ドライバ ５ 予備メモリ ５０ メモリセル ５１ ドライバ ６１ レジスタ ６２ コンパレ−タ ６３ 不良アドレス出力部 Ｓ１、Ｓ２ スイッチ部 ＢＬ ビット線 ＷＬ ワ−ド線 Ｍ１ 第１のメモリアレイ Ｍ２ 第２のメモリアレイ ７１、８１ 予備メモリ ７２、８２ 主メモリ ７３、８３ センスアンプ ９１ レジスタ ９２ コンパレ−タ １００、２００ スイッチ部 ＲＤ１、ＲＤ２ 行デコ−ダ ＣＤ 列デコ−ダ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−45169（ＪＰ，Ａ) 特開 昭61−77946（ＪＰ，Ａ) 特開 平１−307099（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G11C 29/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 システムアドレスバスに現れたアドレス
   が主メモリの不良メモリセルに対応するときには予備メ
   モリのメモリセルを選択する半導体メモリ装置におい
   て、 主メモリの不良メモリセルに対応するアドレス（不良ア
   ドレス）が予め書き込まれた不良アドレスメモリと、 前記システムアドレスバスに現れたアドレスと不良アド
   レスメモリに記憶された不良アドレスとを比較し、両者
   が一致したときに一致信号を出力する比較部と、 前記主メモリ及び予備メモリにアドレスを与えるための
   メモリアドレスバスと、 前記予備メモリのメモリセルを選択するためのアドレス
   である予備メモリアドレスを出力する予備メモリアドレ
   ス出力部と、 前記比較部から一致信号が出力されていないときには、
   メモリアドレスバスをシステムアドレスバス側に、また
   一致信号が出力されているときには前記メモリアドレス
   バスを予備メモリアドレス出力部側に切り替えて接続す
   る切り替え手段と、 前記比較部から一致信号が出力されていないときには、
   主メモリのデコ−ダへのアドレスの入力を有効としかつ
   予備メモリのデコ−ダへの入力を無効とすると共に、前
   記比較部から一致信号が出力されているときには、主メ
   モリのデコ−ダへのアドレスの入力を無効としかつ予備
   メモリのデコ−ダへの入力を有効とするデコ−ダ制御手
   段と、を備えたことを特徴とする半導体メモリ装置。
2. 【請求項２】 デコ−ダ制御手段は、ワ−ド線及びビッ
   ト線の少なくとも一方において、主メモリのデコ−ダの
   各ドライバ及び予備メモリのデコ−ダの各ドライバに共
   通化された制御信号線を有し、主メモリのドライバに入
   力される信号と予備メモリのドライバに入力される信号
   とは反転の関係にあり、前記制御信号線に現れる制御信
   号により主メモリのデコ−ダの各ドライバが一括して動
   作状態（不動作状態）になると共に、予備メモリのドラ
   イバが一括して不動作状態（動作状態）になることを特
   徴とする請求項１記載の半導体メモリ装置。