JP2001210609A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】ダイシング工程における不良発生防止とダイシ
ングブレードの寿命が向上できるスクライブ領域保護膜
を有する半導体装置を提供する。 【解決手段】基板１に設けられた半導体チップ領域１０
と、この素子領域の周囲に設けられたスクライブ領域２
０と、これらの領域に順次設けられた層間絶縁膜２ａ、
パッシベーション膜６ａおよび保護膜７とを有する半導
体装置において、スクライブ領域２０の保護膜７を半導
体チップ領域１０の保護膜７と連続して設け、かつスク
ライブ領域１０の中央線に対して所定の距離で線対称的
にパターニングした。その結果、ダイシングブレードへ
の保護膜の付着抑制と該ブレードの目詰まりが防止で
き、ダイシング工程におけるクラック等の不良発生防止
とダイシングブレードの寿命を向上できる。
ングブレードの寿命が向上できるスクライブ領域保護膜
を有する半導体装置を提供する。 【解決手段】基板１に設けられた半導体チップ領域１０
と、この素子領域の周囲に設けられたスクライブ領域２
０と、これらの領域に順次設けられた層間絶縁膜２ａ、
パッシベーション膜６ａおよび保護膜７とを有する半導
体装置において、スクライブ領域２０の保護膜７を半導
体チップ領域１０の保護膜７と連続して設け、かつスク
ライブ領域１０の中央線に対して所定の距離で線対称的
にパターニングした。その結果、ダイシングブレードへ
の保護膜の付着抑制と該ブレードの目詰まりが防止で
き、ダイシング工程におけるクラック等の不良発生防止
とダイシングブレードの寿命を向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にスクライブ領域の構造に関するものである。
特にスクライブ領域の構造に関するものである。
【０００２】
【従来の技術】従来より、シリコン基板や化合物半導体
基板を用いた半導体装置の製造工程において、基板上に
多数形成された半導体装置を有する半導体ウエハは、ダ
イシングソー等を用いて分割される。
基板を用いた半導体装置の製造工程において、基板上に
多数形成された半導体装置を有する半導体ウエハは、ダ
イシングソー等を用いて分割される。
【０００３】ウエハを分割する領域は、スクライブ領域
と呼ばれ、通常、その領域は基板面が露出している。
と呼ばれ、通常、その領域は基板面が露出している。
【０００４】図７は特開平１―１９９４３４等に開示さ
れている半導体装置のスクライブ領域の構造を説明する
ための断面図であり、スクライブ領域を含みその周辺部
分のみを示すウエハ断面図である。図６のように、従来
の半導体装置は、基板１上にＢＰＳＧ膜や酸化シリコン
膜のような層間絶縁膜２ａが形成され、さらに半導体装
置を空気中の湿度や腐食性ガスから保護するために、層
間絶縁膜２ａ上にはＳｉＯＮ膜やＳｉＮ等の無機絶縁膜
からなるパッシベーション膜６ａが被覆され、さらに基
板の振動や衝撃等の機械的ストレスの緩衝材や環境の湿
度から半導体装置を保護するために感光性または非感光
性のポリイミド樹脂からなる保護膜７が被覆されてい
る。図中符号１０は半導体チップ領域であり、符号２０
はスクライブ領域を示す。スクライブ領域２０は半導体
装置毎の個々のチップに分割するため、基板１面を露出
させて形成してある。このスクライブ領域２０に沿っ
て、スクライバ又はダイシングソーにより、基板１に傷
又は切り込みを形成した後、基板１の主面に圧力を加え
ることにより個々のチップに分割される。
れている半導体装置のスクライブ領域の構造を説明する
ための断面図であり、スクライブ領域を含みその周辺部
分のみを示すウエハ断面図である。図６のように、従来
の半導体装置は、基板１上にＢＰＳＧ膜や酸化シリコン
膜のような層間絶縁膜２ａが形成され、さらに半導体装
置を空気中の湿度や腐食性ガスから保護するために、層
間絶縁膜２ａ上にはＳｉＯＮ膜やＳｉＮ等の無機絶縁膜
からなるパッシベーション膜６ａが被覆され、さらに基
板の振動や衝撃等の機械的ストレスの緩衝材や環境の湿
度から半導体装置を保護するために感光性または非感光
性のポリイミド樹脂からなる保護膜７が被覆されてい
る。図中符号１０は半導体チップ領域であり、符号２０
はスクライブ領域を示す。スクライブ領域２０は半導体
装置毎の個々のチップに分割するため、基板１面を露出
させて形成してある。このスクライブ領域２０に沿っ
て、スクライバ又はダイシングソーにより、基板１に傷
又は切り込みを形成した後、基板１の主面に圧力を加え
ることにより個々のチップに分割される。
【０００５】しかし、図７のようなスクライブ領域の構
造では、チップに分割する際に、基板１の周辺領域の半
導体チップ領域１０にまで達するようなクラックや割れ
が発生し、半導体装置の角が欠落するという問題があっ
た。また、スクライブ領域に形成する半導体装置特性評
価用素子（表示していない）が基板表面が露出するため
に吸湿等の影響を受けるために、特性が変化してしま
い、半導体装置の特性評価の信頼性が低下する問題が生
じていた。
造では、チップに分割する際に、基板１の周辺領域の半
導体チップ領域１０にまで達するようなクラックや割れ
が発生し、半導体装置の角が欠落するという問題があっ
た。また、スクライブ領域に形成する半導体装置特性評
価用素子（表示していない）が基板表面が露出するため
に吸湿等の影響を受けるために、特性が変化してしま
い、半導体装置の特性評価の信頼性が低下する問題が生
じていた。
【０００６】上記の問題点を解決する方法が特開平２―
４５９５５号公報、特開平６―７７３１５号公報および
特開平６―１５１５８３号公報等に開示されている。
４５９５５号公報、特開平６―７７３１５号公報および
特開平６―１５１５８３号公報等に開示されている。
【０００７】特開平２―４５９５５号公報および特開６
―１５１５８３号公報に開示されているスクライブ領域
の構造について図５を参照して説明する。図５（ａ）は
スクライブ領域の平面図、図５（ｂ）は図４（ａ）のＡ
―Ａ’に沿った断面図である。図５のように、スクライ
ブ領域には、基板１表面に酸化シリコン膜等の層間絶縁
膜２ａが形成され、さらにその上には窒化シリコン（Ｓ
ｉＮ）膜等のパッシベーション膜６ａが形成されてお
り、スクライブ領域２０に形成される評価用素子（表示
していない）を保護している。パッシベーション膜６ａ
上には、半導体チップ領域１０上のパッシベーション膜
６ａ上に形成されたポリイミド樹脂等の有機樹脂膜から
なる保護膜７と同時に矩形状に保護膜（スクライブ領域
保護膜パターン７ｃと称す）がパターニングされてい
る。この保護膜は、スクライブ領域に形成される評価用
素子を保護するとともに、該評価用素子を使用して評価
した後の、スクライブ領域のダイシング時に、スクライ
ブ領域の基板１に発生したクラックの半導体チップ領域
１０への拡大するのを抑制している。
―１５１５８３号公報に開示されているスクライブ領域
の構造について図５を参照して説明する。図５（ａ）は
スクライブ領域の平面図、図５（ｂ）は図４（ａ）のＡ
―Ａ’に沿った断面図である。図５のように、スクライ
ブ領域には、基板１表面に酸化シリコン膜等の層間絶縁
膜２ａが形成され、さらにその上には窒化シリコン（Ｓ
ｉＮ）膜等のパッシベーション膜６ａが形成されてお
り、スクライブ領域２０に形成される評価用素子（表示
していない）を保護している。パッシベーション膜６ａ
上には、半導体チップ領域１０上のパッシベーション膜
６ａ上に形成されたポリイミド樹脂等の有機樹脂膜から
なる保護膜７と同時に矩形状に保護膜（スクライブ領域
保護膜パターン７ｃと称す）がパターニングされてい
る。この保護膜は、スクライブ領域に形成される評価用
素子を保護するとともに、該評価用素子を使用して評価
した後の、スクライブ領域のダイシング時に、スクライ
ブ領域の基板１に発生したクラックの半導体チップ領域
１０への拡大するのを抑制している。
【０００８】特開平６―７７３１５号公報には、図６の
ように、スクライブ領域２０に半導体チップ領域１０の
保護膜に連続したスクライブ領域保護膜パターン７ｄを
配置し、スクライブ領域のダイシング時に、スクライブ
領域の基板１等に発生したクラックが半導体チップ領域
１０に拡大するのを抑制している。
ように、スクライブ領域２０に半導体チップ領域１０の
保護膜に連続したスクライブ領域保護膜パターン７ｄを
配置し、スクライブ領域のダイシング時に、スクライブ
領域の基板１等に発生したクラックが半導体チップ領域
１０に拡大するのを抑制している。
【０００９】
【発明が解決しようとする課題】図５および図６のスク
ライブ領域にポリイミド樹脂等からなる保護膜パターン
を形成する技術では、ダイシング時に半導体チップ領域
にクラックが拡大するのを抑制する効果は得られている
が、半導体チップの裏面で欠けが生じたり、ダイシング
後にスクライブ領域の保護膜パターン７ｃ，７ｄの一部
がヒゲ状に残る不具合が発生する場合がある。また、ダ
イシングブレードの寿命が低下する原因になっていた。
ライブ領域にポリイミド樹脂等からなる保護膜パターン
を形成する技術では、ダイシング時に半導体チップ領域
にクラックが拡大するのを抑制する効果は得られている
が、半導体チップの裏面で欠けが生じたり、ダイシング
後にスクライブ領域の保護膜パターン７ｃ，７ｄの一部
がヒゲ状に残る不具合が発生する場合がある。また、ダ
イシングブレードの寿命が低下する原因になっていた。
【００１０】また、図５および図６のようなスクライブ
領域にポリイミド樹脂等からなる保護膜パターンを形成
する技術においては、ダイシングブレードの使用時間が
増加するにつれて、ダイシングブレードにポリイミド樹
脂が付着し、ダイシングブレードのダイシング効率が低
下し、ポリイミド樹脂のヒゲや半導体チップ裏面の欠け
が発生しやすくなるものと考えられる。
領域にポリイミド樹脂等からなる保護膜パターンを形成
する技術においては、ダイシングブレードの使用時間が
増加するにつれて、ダイシングブレードにポリイミド樹
脂が付着し、ダイシングブレードのダイシング効率が低
下し、ポリイミド樹脂のヒゲや半導体チップ裏面の欠け
が発生しやすくなるものと考えられる。
【００１１】本発明の主な目的の一つは、半導体装置の
ダイシング工程において、ダイシング後におけるヒゲ状
のポリイミド樹脂残りや半導体チップ裏面の欠けの発生
を抑制した半導体装置、特にそのスクライブ領域の構造
について提供することである。また、本発明の主な他の
目的は、ポリイミド樹脂の保護膜を有した半導体装置の
ダイシング工程において、ダイシングブレードの寿命を
向上できる半導体装置を提供することである。
ダイシング工程において、ダイシング後におけるヒゲ状
のポリイミド樹脂残りや半導体チップ裏面の欠けの発生
を抑制した半導体装置、特にそのスクライブ領域の構造
について提供することである。また、本発明の主な他の
目的は、ポリイミド樹脂の保護膜を有した半導体装置の
ダイシング工程において、ダイシングブレードの寿命を
向上できる半導体装置を提供することである。
【００１２】
【課題を解決するための手段】本発明の第１の構成は、
半導体基板上に素子が設けられた素子領域と、この素子
領域の周囲に設けられたスクライブ領域と、これらの素
子領域とスクライブ領域に順次設けられた層間絶縁膜、
パッシベーション膜および保護膜とを有する半導体装置
において、前記スクライブ領域の前記保護膜が前記素子
領域の前記保護膜と連続して設けられ、かつ前記スクラ
イブ領域の中央線に対して所定の距離で線対称的にパタ
ーニングされていることを特徴とする。
半導体基板上に素子が設けられた素子領域と、この素子
領域の周囲に設けられたスクライブ領域と、これらの素
子領域とスクライブ領域に順次設けられた層間絶縁膜、
パッシベーション膜および保護膜とを有する半導体装置
において、前記スクライブ領域の前記保護膜が前記素子
領域の前記保護膜と連続して設けられ、かつ前記スクラ
イブ領域の中央線に対して所定の距離で線対称的にパタ
ーニングされていることを特徴とする。
【００１３】本発明の第２の構成は、半導体基板上に素
子が設けられた素子領域と、この素子領域の周囲に設け
られたスクライブ領域と、これらの素子領域とスクライ
ブ領域に順次設けられた層間絶縁膜、パッシベーション
膜および保護膜とを有する半導体装置において、前記ス
クライブ領域の前記保護膜が前記素子領域の前記保護膜
と連続して設けられ、かつ前記スクライブ領域の中央線
に対して所定の距離で千鳥状にパターニングされている
ことを特徴とする。
子が設けられた素子領域と、この素子領域の周囲に設け
られたスクライブ領域と、これらの素子領域とスクライ
ブ領域に順次設けられた層間絶縁膜、パッシベーション
膜および保護膜とを有する半導体装置において、前記ス
クライブ領域の前記保護膜が前記素子領域の前記保護膜
と連続して設けられ、かつ前記スクライブ領域の中央線
に対して所定の距離で千鳥状にパターニングされている
ことを特徴とする。
【００１４】上記の第１および第２の構成において、前
記スクライブ領域の前記保護膜のパターニング形状とし
ては、矩形状、台形または半円状とすることができる。
記スクライブ領域の前記保護膜のパターニング形状とし
ては、矩形状、台形または半円状とすることができる。
【００１５】前記素子領域および前記スクライブ領域の
前記保護膜としては、公知の感光性または非感光性のポ
リイミド膜が使用できる。
前記保護膜としては、公知の感光性または非感光性のポ
リイミド膜が使用できる。
【００１６】また、上記の第１および第２の構成の半導
体装置においては、前記スクライブ領域には前記素子の
特性評価用素子および／またはアライメントマークを設
けることができる。
体装置においては、前記スクライブ領域には前記素子の
特性評価用素子および／またはアライメントマークを設
けることができる。
【００１７】本発明では、スクライブ領域上の保護膜の
レイアウトは、対向する素子領域間でスクライブ領域の
中央線に対して所定の間隔で線対称または千鳥状にして
いる。この保護膜のレイアウトにより、ダイシングブレ
ードへの保護膜の付着を抑制しダイシング効率を向上で
き、ダイシングブレードの後におけるヒゲ状のポリイミ
ド残りや、素子領域裏面の欠けの発生を防止できる。ま
た、ダイシングブレードの保護膜による目詰まりが抑制
されるために該ブレードの寿命を向上させることができ
る。
レイアウトは、対向する素子領域間でスクライブ領域の
中央線に対して所定の間隔で線対称または千鳥状にして
いる。この保護膜のレイアウトにより、ダイシングブレ
ードへの保護膜の付着を抑制しダイシング効率を向上で
き、ダイシングブレードの後におけるヒゲ状のポリイミ
ド残りや、素子領域裏面の欠けの発生を防止できる。ま
た、ダイシングブレードの保護膜による目詰まりが抑制
されるために該ブレードの寿命を向上させることができ
る。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１９】図１は本発明の第1の実施の形態の半導体
装置のスクライブ領域とそれに隣接する半導体チップ領
域の要部の平面図（ａ）と断面図（ｂ）である。図１の
ように、本実施の形態の半導体装置は、半導体素子（表
示していない）の形成された基板１上にＢＰＳＧ（Boro
nphosphosilicate Glass）、ＳｉＯ2等の層間絶縁膜２
ａが被覆された後、配線層（表示していない）が形成さ
れ、さらに半導体チップを保護するためにＳｉＮ，Ｓｉ
ＯＮ等のパッシベーション膜６ａが被覆される。パッシ
ベーション膜６ａ上には感光性または非感光性のポリイ
ミド膜等の保護膜７が形成され、半導体チップを機械的
衝撃や湿度から保護している。半導体チップ領域１０間
にはスクライブ領域２０が設けれており、このスクライ
ブ領域２０をダイシングすることによって個々の半導体
チップに分割される。
装置のスクライブ領域とそれに隣接する半導体チップ領
域の要部の平面図（ａ）と断面図（ｂ）である。図１の
ように、本実施の形態の半導体装置は、半導体素子（表
示していない）の形成された基板１上にＢＰＳＧ（Boro
nphosphosilicate Glass）、ＳｉＯ2等の層間絶縁膜２
ａが被覆された後、配線層（表示していない）が形成さ
れ、さらに半導体チップを保護するためにＳｉＮ，Ｓｉ
ＯＮ等のパッシベーション膜６ａが被覆される。パッシ
ベーション膜６ａ上には感光性または非感光性のポリイ
ミド膜等の保護膜７が形成され、半導体チップを機械的
衝撃や湿度から保護している。半導体チップ領域１０間
にはスクライブ領域２０が設けれており、このスクライ
ブ領域２０をダイシングすることによって個々の半導体
チップに分割される。
【００２０】スクライブ領域２０には、半導体チップ領
域１０の保護膜７と同時にパターニングされ、保護膜７
と同じ材料からなるスクライブ領域保護膜パターン７ａ
が半導体チップ領域１０の保護膜７に連続して設けられ
ている。スクライブ領域保護膜パターン７ａは対向する
半導体チップ領域１０に連続しており、所定の距離（ｂ
で示す）でスクライブ領域の中央線に対して線対称にな
るように設けられている。スクライブ領域保護膜パター
ン７ａのスクライブライン方向の幅（ｃで示す）は、ス
クライブ領域の基板１表面に形成される半導体チップ特
性評価用素子（表示していない）等のサイズに合わせて
自由に変更される。スクライブ領域保護膜パターン７ａ
間の好ましい距離（ｂで示す）は、２０〜３０μｍであ
る。
域１０の保護膜７と同時にパターニングされ、保護膜７
と同じ材料からなるスクライブ領域保護膜パターン７ａ
が半導体チップ領域１０の保護膜７に連続して設けられ
ている。スクライブ領域保護膜パターン７ａは対向する
半導体チップ領域１０に連続しており、所定の距離（ｂ
で示す）でスクライブ領域の中央線に対して線対称にな
るように設けられている。スクライブ領域保護膜パター
ン７ａのスクライブライン方向の幅（ｃで示す）は、ス
クライブ領域の基板１表面に形成される半導体チップ特
性評価用素子（表示していない）等のサイズに合わせて
自由に変更される。スクライブ領域保護膜パターン７ａ
間の好ましい距離（ｂで示す）は、２０〜３０μｍであ
る。
【００２１】本実施の形態のように、スクライブライン
の中央部に幅２０〜３０μｍで保護膜を設けない領域を
設け、スクライブ領域保護膜パターン７ａを線対称的に
設けたことにより、ダイシング時にダイシングブレード
への保護膜の付着が低減し、ダイシング効率が向上する
ためにスクライブ領域の基板中のクラックとスクライブ
領域に隣接した半導体チップ領域の裏面の小さな欠け
（チッピング）の発生が防止でき、また、ダイシング時
にスクライブ領域に隣接する保護膜７の剥離も防止でき
る効果がある。
の中央部に幅２０〜３０μｍで保護膜を設けない領域を
設け、スクライブ領域保護膜パターン７ａを線対称的に
設けたことにより、ダイシング時にダイシングブレード
への保護膜の付着が低減し、ダイシング効率が向上する
ためにスクライブ領域の基板中のクラックとスクライブ
領域に隣接した半導体チップ領域の裏面の小さな欠け
（チッピング）の発生が防止でき、また、ダイシング時
にスクライブ領域に隣接する保護膜７の剥離も防止でき
る効果がある。
【００２２】なお、スクライブ領域２０の幅は通常１０
０μｍ程度であるために、スクライブ領域保護膜パター
ン７ａのスクライブラインに垂直方向の幅（ａで表示）
は、３５〜４０μｍとなる。また、スクライブ領域保護
膜パターン７ａのスクライブライン方向の間隙（ｄで表
示）の好ましい値は２５μｍ以上である。
０μｍ程度であるために、スクライブ領域保護膜パター
ン７ａのスクライブラインに垂直方向の幅（ａで表示）
は、３５〜４０μｍとなる。また、スクライブ領域保護
膜パターン７ａのスクライブライン方向の間隙（ｄで表
示）の好ましい値は２５μｍ以上である。
【００２３】次に、本発明の第２の実施の形態の半導体
装置について、図面を参照して説明する。
装置について、図面を参照して説明する。
【００２４】図２は本発明の第２の実施の形態の半導体
装置のスクライブ領域とそれに隣接する半導体チップ領
域の要部の平面図（ａ）と断面図（ｂ）である。図２に
おいては、スクライブ領域２０にアルミニウム等の金属
膜で形成されたアライメントマーク５が設けられている
場合である。
装置のスクライブ領域とそれに隣接する半導体チップ領
域の要部の平面図（ａ）と断面図（ｂ）である。図２に
おいては、スクライブ領域２０にアルミニウム等の金属
膜で形成されたアライメントマーク５が設けられている
場合である。
【００２５】図２のように、本実施の形態の半導体装置
は、半導体素子（表示していない）の形成された基板１
上にＢＰＳＧ等の第１の層間絶縁膜２とＳｉＯ2等の第
２の層間絶縁膜３が被覆された後、配線層（表示してい
ない）が形成され、さらに配線層にＳｉＯ2等の第１の
パッシベーション膜４とさらに半導体チップを保護する
ためにＳｉＮ，ＳｉＯＮ等の第２のパッシベーション膜
６が被覆される。第２のパッシベーション膜６上には感
光性または非感光性のポリイミド膜等の保護膜７が形成
され、半導体チップを機械的衝撃や湿度から保護してい
る。半導体チップ領域１０間にはスクライブ領域２０が
設けれており、このスクライブ領域２０をダイシングす
ることによって個々の半導体チップに分割される。
は、半導体素子（表示していない）の形成された基板１
上にＢＰＳＧ等の第１の層間絶縁膜２とＳｉＯ2等の第
２の層間絶縁膜３が被覆された後、配線層（表示してい
ない）が形成され、さらに配線層にＳｉＯ2等の第１の
パッシベーション膜４とさらに半導体チップを保護する
ためにＳｉＮ，ＳｉＯＮ等の第２のパッシベーション膜
６が被覆される。第２のパッシベーション膜６上には感
光性または非感光性のポリイミド膜等の保護膜７が形成
され、半導体チップを機械的衝撃や湿度から保護してい
る。半導体チップ領域１０間にはスクライブ領域２０が
設けれており、このスクライブ領域２０をダイシングす
ることによって個々の半導体チップに分割される。
【００２６】スクライブ領域２０の第２の層間絶縁膜３
上には、半導体チップ領域１０の配線層（表示していな
い）と同時にパターニングされたアルミニウム等の金属
からなるアライメントマーク５が形成されており、さら
に第２のパッシベーション膜６上には、半導体チップ領
域１０の保護膜７と同時にパターニングされ、保護膜７
と同じ材料からなるスクライブ領域保護膜パターン７ａ
が半導体チップ領域１０の保護膜７に連続して設けられ
ている。なお、スクライブ領域２０の基板１表面には半
導体チップ特性評価用素子（表示していない）も設ける
ことができる。
上には、半導体チップ領域１０の配線層（表示していな
い）と同時にパターニングされたアルミニウム等の金属
からなるアライメントマーク５が形成されており、さら
に第２のパッシベーション膜６上には、半導体チップ領
域１０の保護膜７と同時にパターニングされ、保護膜７
と同じ材料からなるスクライブ領域保護膜パターン７ａ
が半導体チップ領域１０の保護膜７に連続して設けられ
ている。なお、スクライブ領域２０の基板１表面には半
導体チップ特性評価用素子（表示していない）も設ける
ことができる。
【００２７】なお、スクライブ領域保護膜パターン７ａ
の形状とサイズは上記の第１の実施の形態と同様に設定
される。
の形状とサイズは上記の第１の実施の形態と同様に設定
される。
【００２８】次に、本発明の第３の実施の形態の半導体
装置について図３を参照して説明する。
装置について図３を参照して説明する。
【００２９】図３は、本発明の第３の実施の形態の半導
体装置のスクライブ領域とそれに隣接する半導体チップ
領域の要部の平面図（ａ）と断面図（ｂ）である。
体装置のスクライブ領域とそれに隣接する半導体チップ
領域の要部の平面図（ａ）と断面図（ｂ）である。
【００３０】本実施の形態は、上記の第１の実施の形態
において、スクライブ領域２０のスクライブ領域保護膜
パターン７ａの形状を矩形から半円状に変更した場合で
あり、半導体装置の製造方法、スクライブ領域の形成方
法は上記の第１の実施の形態と同様である。本実施の形
態では、スクライブ領域保護膜パターン７ａの形状を矩
形から半円状に変更することにより、スクライブ領域２
０のダイシング時にスクライブ領域保護膜パターン７ａ
が剥離しにくくなり、さらに半導体チップ領域の保護膜
７の剥離防止効果が向上する。
において、スクライブ領域２０のスクライブ領域保護膜
パターン７ａの形状を矩形から半円状に変更した場合で
あり、半導体装置の製造方法、スクライブ領域の形成方
法は上記の第１の実施の形態と同様である。本実施の形
態では、スクライブ領域保護膜パターン７ａの形状を矩
形から半円状に変更することにより、スクライブ領域２
０のダイシング時にスクライブ領域保護膜パターン７ａ
が剥離しにくくなり、さらに半導体チップ領域の保護膜
７の剥離防止効果が向上する。
【００３１】なお、図３のスクライブ領域保護膜パター
ン７ａのサイズ（ａ〜ｄで表示）は図１と同様に設定さ
れる。次に、本発明の第４の実施の形態の半導体装置に
ついて図面を参照して説明する。図４は本発明の第４の
実施の形態の半導体装置のスクライブ領域とそれに隣接
する半導体チップ領域の要部の平面図（ａ）と断面図
（ｂ）である。図４のように、本実施の形態の半導体装
置は、半導体素子（表示していない）の形成された基板
１上にＢＰＳＧ、ＳｉＯ2等の層間絶縁膜２ａが被覆さ
れた後、配線層（表示していない）が形成され、さらに
半導体チップを保護するためにＳｉＮ，ＳｉＯＮ等のパ
ッシベーション膜６ａが被覆される。パッシベーション
膜６ａ上には感光性または非感光性のポリイミド膜等の
保護膜７が形成され、半導体チップを機械的衝撃や湿度
から保護している。半導体チップ領域１０間にはスクラ
イブ領域２０が設けれており、このスクライブ領域２０
をダイシングすることによって個々の半導体チップに分
割される。
ン７ａのサイズ（ａ〜ｄで表示）は図１と同様に設定さ
れる。次に、本発明の第４の実施の形態の半導体装置に
ついて図面を参照して説明する。図４は本発明の第４の
実施の形態の半導体装置のスクライブ領域とそれに隣接
する半導体チップ領域の要部の平面図（ａ）と断面図
（ｂ）である。図４のように、本実施の形態の半導体装
置は、半導体素子（表示していない）の形成された基板
１上にＢＰＳＧ、ＳｉＯ2等の層間絶縁膜２ａが被覆さ
れた後、配線層（表示していない）が形成され、さらに
半導体チップを保護するためにＳｉＮ，ＳｉＯＮ等のパ
ッシベーション膜６ａが被覆される。パッシベーション
膜６ａ上には感光性または非感光性のポリイミド膜等の
保護膜７が形成され、半導体チップを機械的衝撃や湿度
から保護している。半導体チップ領域１０間にはスクラ
イブ領域２０が設けれており、このスクライブ領域２０
をダイシングすることによって個々の半導体チップに分
割される。
【００３２】スクライブ領域２０には、半導体チップ領
域１０の保護膜７と同時にパターニングされ、保護膜７
と同じ材料からなるスクライブ領域保護膜パターン７ｂ
が半導体チップ領域１０の保護膜７に連続して設けられ
ている。スクライブ領域保護膜パターン７ｂは対向する
半導体チップ領域１０に連続しており、所定の距離（ｂ
で示す）でスクライブ領域の中央線に対して千鳥状にな
るように設けられている。
域１０の保護膜７と同時にパターニングされ、保護膜７
と同じ材料からなるスクライブ領域保護膜パターン７ｂ
が半導体チップ領域１０の保護膜７に連続して設けられ
ている。スクライブ領域保護膜パターン７ｂは対向する
半導体チップ領域１０に連続しており、所定の距離（ｂ
で示す）でスクライブ領域の中央線に対して千鳥状にな
るように設けられている。
【００３３】千鳥状にスクライブ領域保護膜パターン７
ｂを設けることにより、上記の第１〜第３の実施の形態
と比較してスクライブ領域保護膜パターン７ｂのパター
ニングが容易となる効果がある。
ｂを設けることにより、上記の第１〜第３の実施の形態
と比較してスクライブ領域保護膜パターン７ｂのパター
ニングが容易となる効果がある。
【００３４】スクライブ領域保護膜パターン７ｂのスク
ライブライン方向の幅（ｃで示す）は、上記の実施の形
態と同様に、スクライブ領域の基板１表面に形成される
半導体チップ特性評価用素子（表示していない）等のサ
イズに合わせて自由に変更される。
ライブライン方向の幅（ｃで示す）は、上記の実施の形
態と同様に、スクライブ領域の基板１表面に形成される
半導体チップ特性評価用素子（表示していない）等のサ
イズに合わせて自由に変更される。
【００３５】スクライブ領域保護膜パターン７ｂ間の好
ましい距離（ｂで示す）は、２０〜３０μｍである。こ
のようにスクライブラインの中央部に幅２０〜３０μｍ
で保護膜を設けない領域を設け、スクライブ領域保護膜
パターン７ｂを千鳥状に設けたことにより、ダイシング
時にダイシングブレードへの保護膜の付着が低減し、ダ
イシング効率が向上するためにスクライブ領域の基板中
のクラックとスクライブ領域に隣接した半導体チップ領
域の裏面の小さな欠け（チッピング）、保護膜のヒゲ状
の膜残りと保護膜７の剥離が防止できる効果がある。
ましい距離（ｂで示す）は、２０〜３０μｍである。こ
のようにスクライブラインの中央部に幅２０〜３０μｍ
で保護膜を設けない領域を設け、スクライブ領域保護膜
パターン７ｂを千鳥状に設けたことにより、ダイシング
時にダイシングブレードへの保護膜の付着が低減し、ダ
イシング効率が向上するためにスクライブ領域の基板中
のクラックとスクライブ領域に隣接した半導体チップ領
域の裏面の小さな欠け（チッピング）、保護膜のヒゲ状
の膜残りと保護膜７の剥離が防止できる効果がある。
【００３６】スクライブ領域２０の幅は通常１００μｍ
程度であるために、スクライブ領域保護膜パターン７ｂ
のスクライブラインに垂直方向の幅（ａで表示）は、３
５〜４０μｍとなる。また、スクライブ領域保護膜パタ
ーン７ｂのスクライブライン方向の間隙（ｄで表示）の
好ましい値は２５μｍ以上である。
程度であるために、スクライブ領域保護膜パターン７ｂ
のスクライブラインに垂直方向の幅（ａで表示）は、３
５〜４０μｍとなる。また、スクライブ領域保護膜パタ
ーン７ｂのスクライブライン方向の間隙（ｄで表示）の
好ましい値は２５μｍ以上である。
【００３７】上記の実施の形態では、スクライブ領域保
護膜パターンの形状は矩形状または半円状にしたが、台
形状の場合にも上記の実施の形態と同様な効果が得られ
る。
護膜パターンの形状は矩形状または半円状にしたが、台
形状の場合にも上記の実施の形態と同様な効果が得られ
る。
【００３８】
【発明の効果】以上説明したように、本発明では、半導
体チップのスクライブ領域にポリイミド膜等からなる保
護膜のパターンをスクライブ領域の中央線に対して所定
の間隔で線対称または千鳥状に対向する半導体チップ領
域の保護膜に連続して設けることにより次のような効果
を得ることができる。 （１）半導体チップのダイシング工程において、ダイシ
ングブレードへの保護膜の付着が抑制されるために、ダ
イシング効率が向上し、半導体チップ裏面の欠けや、ダ
イシング後のヒゲ状の保護膜（ポリイミド膜）残りの発
生を防止できる。 （２）ダイシングブレードへの保護膜の付着が抑制でき
るために、ダシングブレードの目詰まりが防止でき、ダ
イシングブレードの寿命を向上できる。
体チップのスクライブ領域にポリイミド膜等からなる保
護膜のパターンをスクライブ領域の中央線に対して所定
の間隔で線対称または千鳥状に対向する半導体チップ領
域の保護膜に連続して設けることにより次のような効果
を得ることができる。 （１）半導体チップのダイシング工程において、ダイシ
ングブレードへの保護膜の付着が抑制されるために、ダ
イシング効率が向上し、半導体チップ裏面の欠けや、ダ
イシング後のヒゲ状の保護膜（ポリイミド膜）残りの発
生を防止できる。 （２）ダイシングブレードへの保護膜の付着が抑制でき
るために、ダシングブレードの目詰まりが防止でき、ダ
イシングブレードの寿命を向上できる。
【図１】本発明の第1の実施の形態の半導体装置のスク
ライブ領域とそれに隣接する半導体チップ領域の要部の
平面図と断面図である。
ライブ領域とそれに隣接する半導体チップ領域の要部の
平面図と断面図である。
【図２】本発明の第２の実施の形態の半導体装置のスク
ライブ領域とそれに隣接する半導体チップ領域の要部の
平面図と断面図である。
ライブ領域とそれに隣接する半導体チップ領域の要部の
平面図と断面図である。
【図３】本発明の第３の実施の形態の半導体装置のスク
ライブ領域とそれに隣接する半導体チップ領域の要部の
平面図と断面図である。
ライブ領域とそれに隣接する半導体チップ領域の要部の
平面図と断面図である。
【図４】本発明の第４の実施の形態の半導体装置のスク
ライブ領域とそれに隣接する半導体チップ領域の要部の
平面図と断面図である。
ライブ領域とそれに隣接する半導体チップ領域の要部の
平面図と断面図である。
【図５】従来の半導体装置のスクライブ領域とそれに隣
接する半導体チップ領域の要部の平面図と断面図であ
る。
接する半導体チップ領域の要部の平面図と断面図であ
る。
【図６】従来の半導体装置のスクライブ領域とそれに隣
接する半導体チップ領域の要部の平面図と断面図であ
る。
接する半導体チップ領域の要部の平面図と断面図であ
る。
【図７】従来の半導体装置のスクライブ領域とそれに隣
接する半導体チップ領域の要部の平面図と断面図であ
る。
接する半導体チップ領域の要部の平面図と断面図であ
る。
１ 基板 ２ 第１の層間絶縁膜 ２ａ 層間絶縁膜 ３ 第２の層間絶縁膜 ４ 第１のパッシベーション膜 ５ アライメントマーク ６ 第２のパッシベーション膜 ６ａ パッシベーション膜 ７ 保護膜 ７ａ，７ｂ，７ｃ，７ｄ スクライブ領域保護膜パタ
ーン １０ 半導体チップ領域 ２０ スクライブ領域
ーン １０ 半導体チップ領域 ２０ スクライブ領域
Claims (6)
- 【請求項１】 半導体基板上に素子が設けられた素子領
域と、この素子領域の周囲に設けられたスクライブ領域
と、これらの素子領域とスクライブ領域に順次設けられ
た層間絶縁膜、パッシベーション膜および保護膜とを有
する半導体装置において、前記スクライブ領域の前記保
護膜が前記素子領域の前記保護膜と連続して設けられ、
かつ前記スクライブ領域の中央線に対して所定の距離で
線対称的にパターニングされていることを特徴とする半
導体装置。 - 【請求項２】 半導体基板上に素子が設けられた素子領
域と、この素子領域の周囲に設けられたスクライブ領域
と、これらの素子領域とスクライブ領域に順次設けられ
た層間絶縁膜、パッシベーション膜および保護膜とを有
する半導体装置において、前記スクライブ領域の前記保
護膜が前記素子領域の前記保護膜と連続して設けられ、
かつ前記スクライブ領域の中央線に対して所定の距離で
千鳥状にパターニングされていることを特徴とする半導
体装置。 - 【請求項３】 請求項１または請求項２の半導体装置に
おいて、前記スクライブ領域の前記保護膜のパターニン
グ形状が矩形状、台形または半円状である半導体装置。 - 【請求項４】 前記保護膜が感光性または非感光性のポ
リイミド膜であることを特徴とする請求項１，２または
３記載の半導体装置。 - 【請求項５】 前記スクライブ領域に前記素子の特性評
価用素子および／またはアライメントマークが設けられ
ていることを特徴とする請求項１〜４記載のいずれかの
半導体装置。 - 【請求項６】 前記パッシベーション膜がＳｉＮ膜また
はＳｉＯＮ膜であることを特徴とする請求項１〜５記載
のいずれかの半導体装置。
Priority Applications (4)
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|---|---|---|---|
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| CNB011004827A CN1180469C (zh) | 2000-01-24 | 2001-01-16 | 半导体器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2001210609A true JP2001210609A (ja) | 2001-08-03 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340423A (ja) * | 2004-05-26 | 2005-12-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008199056A (ja) * | 2008-04-25 | 2008-08-28 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| US7459768B2 (en) | 2003-12-24 | 2008-12-02 | Elpida Memory, Inc. | Semiconductor wafer and dicing method |
| US9508774B2 (en) | 2012-11-30 | 2016-11-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN100343990C (zh) * | 2003-03-26 | 2007-10-17 | 台湾积体电路制造股份有限公司 | 半导体结构及其制造方法 |
| US7576412B2 (en) * | 2004-07-26 | 2009-08-18 | Nxp B.V. | Wafer with improved sawing loops |
| CN102184843B (zh) * | 2011-04-08 | 2013-05-08 | 上海先进半导体制造股份有限公司 | 基于沟槽mosfet的二极管的芯片切割保护环及其制作方法 |
| CN103137469B (zh) * | 2011-11-22 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 一种非感光性聚酰亚胺钝化层的制作方法 |
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| US20190131247A1 (en) * | 2017-10-31 | 2019-05-02 | Microchip Technology Incorporated | Semiconductor Wafer Cutting Using A Polymer Coating To Reduce Physical Damage |
| KR102506869B1 (ko) | 2018-08-30 | 2023-03-06 | 삼성전자주식회사 | 반도체 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2156585B (en) * | 1984-03-16 | 1987-10-21 | Hitachi Ltd | Light-emitting device electrode |
| JPS6450542A (en) | 1987-08-21 | 1989-02-27 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH01199434A (ja) | 1988-02-04 | 1989-08-10 | Matsushita Electron Corp | 半導体素子の製造方法 |
| JPH0245955A (ja) | 1988-08-06 | 1990-02-15 | Seiko Epson Corp | 半導体装置 |
| US5237199A (en) * | 1989-04-13 | 1993-08-17 | Seiko Epson Corporation | Semiconductor device with interlayer insulating film covering the chip scribe lines |
| JPH0621188A (ja) * | 1991-12-13 | 1994-01-28 | Yamaha Corp | 半導体ウェハ |
| JPH0677315A (ja) | 1992-08-28 | 1994-03-18 | Nec Corp | 半導体装置 |
| JPH06151583A (ja) | 1992-11-05 | 1994-05-31 | Oki Electric Ind Co Ltd | 化合物半導体ウエハ |
| JPH0714806A (ja) | 1993-06-15 | 1995-01-17 | Nec Yamaguchi Ltd | 半導体集積回路装置 |
| JPH08172062A (ja) | 1994-12-16 | 1996-07-02 | Oki Electric Ind Co Ltd | 半導体ウエハ及び半導体ウエハの製造方法 |
| US5608264A (en) * | 1995-06-05 | 1997-03-04 | Harris Corporation | Surface mountable integrated circuit with conductive vias |
| US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
| JP3316371B2 (ja) | 1996-03-25 | 2002-08-19 | 三洋電機株式会社 | ウエハのスクライブライン構造 |
| US5834829A (en) | 1996-09-05 | 1998-11-10 | International Business Machines Corporation | Energy relieving crack stop |
| US6214703B1 (en) * | 1999-04-15 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Method to increase wafer utility by implementing deep trench in scribe line |
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- 2001-01-03 US US09/753,883 patent/US6465872B2/en not_active Expired - Lifetime
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7459768B2 (en) | 2003-12-24 | 2008-12-02 | Elpida Memory, Inc. | Semiconductor wafer and dicing method |
| JP2005340423A (ja) * | 2004-05-26 | 2005-12-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008199056A (ja) * | 2008-04-25 | 2008-08-28 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP4733160B2 (ja) * | 2008-04-25 | 2011-07-27 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| US9508774B2 (en) | 2012-11-30 | 2016-11-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
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