JPH0677315A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0677315A JPH0677315A JP22907592A JP22907592A JPH0677315A JP H0677315 A JPH0677315 A JP H0677315A JP 22907592 A JP22907592 A JP 22907592A JP 22907592 A JP22907592 A JP 22907592A JP H0677315 A JPH0677315 A JP H0677315A
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Abstract
(57)【要約】
【目的】ダイシング時にスクライブ領域に発生するパシ
ベーション膜のクラックがチップの内部領域に到達する
のを防止する。 【構成】半導体装置のチップ周辺部のスクライブ領域３
０の端部のみパシベーション膜７及びその下部に存在す
る層間絶縁膜を除去し溝８を形成した構造を有する。
ベーション膜のクラックがチップの内部領域に到達する
のを防止する。 【構成】半導体装置のチップ周辺部のスクライブ領域３
０の端部のみパシベーション膜７及びその下部に存在す
る層間絶縁膜を除去し溝８を形成した構造を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
スクライブ領域端部の構造に関する。
スクライブ領域端部の構造に関する。
【０００２】
【従来の技術】従来の半導体装置のスクライブ領域端部
の構造を製造方法と共に図面を用いて説明する。
の構造を製造方法と共に図面を用いて説明する。
【０００３】まず図３（ａ）に示すように、半導体基板
１上にフイールド酸化膜２を形成し素子領域２０とスク
ライブ領域３０とを区画する。次でゲート電極等を形成
したのち、第１の層間絶縁膜３を形成する。次で第１の
金属配線，第２の層間絶縁膜４，第２の金属配線，第３
の層間絶縁膜５を形成する。各層間絶縁膜はスクライブ
領域の一部に延在して形成される。次に全面に第３の金
属膜６Ａを形成しフォトレジスト膜９からなるマスクを
形成する。
１上にフイールド酸化膜２を形成し素子領域２０とスク
ライブ領域３０とを区画する。次でゲート電極等を形成
したのち、第１の層間絶縁膜３を形成する。次で第１の
金属配線，第２の層間絶縁膜４，第２の金属配線，第３
の層間絶縁膜５を形成する。各層間絶縁膜はスクライブ
領域の一部に延在して形成される。次に全面に第３の金
属膜６Ａを形成しフォトレジスト膜９からなるマスクを
形成する。
【０００４】次に図３（ｂ）に示すように、フォトレジ
スト膜９をマスクとして第３の金属膜６Ａをエッチング
し第３の金属配線６を形成する。次でパッシベーション
膜７を形成しパターニングし、チエック用パターン１２
の周囲を除き、スクライブ領域３０のパッシベーション
膜をほとんど除去する。
スト膜９をマスクとして第３の金属膜６Ａをエッチング
し第３の金属配線６を形成する。次でパッシベーション
膜７を形成しパターニングし、チエック用パターン１２
の周囲を除き、スクライブ領域３０のパッシベーション
膜をほとんど除去する。
【０００５】一般的にスクライブ領域は後で説明するダ
イシング時のカバークラック発生を防止するため一部の
パターン（例えば、露光時の位置合せ用パターン、目合
せずれチエック用パターン）を除いて、半導体基板表面
が露出する様な構造となっている。この構造を形成する
ためには、コンタクト孔を形成する時、スクライブ領域
３０の各層間絶縁膜をエッチング除去する。
イシング時のカバークラック発生を防止するため一部の
パターン（例えば、露光時の位置合せ用パターン、目合
せずれチエック用パターン）を除いて、半導体基板表面
が露出する様な構造となっている。この構造を形成する
ためには、コンタクト孔を形成する時、スクライブ領域
３０の各層間絶縁膜をエッチング除去する。
【０００６】この様にスクライブ領域の層間絶縁膜を除
去していくと、素子領域２０とスクライブ領域３０との
段差が大きくなる。通常第３の金属配線６を形成する段
階では、その段差は約３μｍにも達する。この様な段差
が存在すると、第３の金属配線をパターンニングする時
に重大な問題が生じる。
去していくと、素子領域２０とスクライブ領域３０との
段差が大きくなる。通常第３の金属配線６を形成する段
階では、その段差は約３μｍにも達する。この様な段差
が存在すると、第３の金属配線をパターンニングする時
に重大な問題が生じる。
【０００７】すなわち、段差部でフォトレジストの膜厚
が厚くなり、素子領域内の第３の金属配線６を形成する
ための最適なフォトリソグラフィー条件では、段差部に
フォトレジスト膜９の残り９Ａが発生してしまう。レジ
スト残りが発生すると、図３（ｂ）に示すように、段差
部に第３の金属配線の一部６Ｂが残ってしまう。この残
りが非常に微細な場合は、半導体基板１から剥離し、ゴ
ミとなってチップ内部に付着する。このゴミは導電性を
有しているため、近接した配線間のショートを発生させ
る。
が厚くなり、素子領域内の第３の金属配線６を形成する
ための最適なフォトリソグラフィー条件では、段差部に
フォトレジスト膜９の残り９Ａが発生してしまう。レジ
スト残りが発生すると、図３（ｂ）に示すように、段差
部に第３の金属配線の一部６Ｂが残ってしまう。この残
りが非常に微細な場合は、半導体基板１から剥離し、ゴ
ミとなってチップ内部に付着する。このゴミは導電性を
有しているため、近接した配線間のショートを発生させ
る。
【０００８】これらの問題点に対しスクライブ領域の層
間絶縁膜を除去しない方法が提案され実施されている。
この場合は図３で説明した問題は発生しないが、ダイシ
ングを行なった時、スクライブ領域のパシベーション膜
にクラッが生じ、そのクラックが素子領域内にまで到達
するという問題がある。一般的にパシベーション膜は、
シリコン窒化膜又はシリコン・酸化膜・窒化膜などの窒
素を含んだ膜が用いられているため膜の硬度が高く、ダ
イシング時にクラックが生じ易い。クラックが素子領域
内の金属配線の近傍にまで到達した場合、半導体装置の
中に水分が侵入し、金属配線を腐食させるという問題が
発生する。
間絶縁膜を除去しない方法が提案され実施されている。
この場合は図３で説明した問題は発生しないが、ダイシ
ングを行なった時、スクライブ領域のパシベーション膜
にクラッが生じ、そのクラックが素子領域内にまで到達
するという問題がある。一般的にパシベーション膜は、
シリコン窒化膜又はシリコン・酸化膜・窒化膜などの窒
素を含んだ膜が用いられているため膜の硬度が高く、ダ
イシング時にクラックが生じ易い。クラックが素子領域
内の金属配線の近傍にまで到達した場合、半導体装置の
中に水分が侵入し、金属配線を腐食させるという問題が
発生する。
【０００９】この問題に対しては、図４に示す製造方法
を採用するこのによって回避している。この方法につい
て簡単に説明する。
を採用するこのによって回避している。この方法につい
て簡単に説明する。
【００１０】まず図４（ａ）に示すように、図３（ａ）
で説明したのと同様に各層間絶縁膜と第１〜第３の金属
配線１０，１１，６を形成する。次でパシベーション膜
７を成長する前に素子領域２０をフォトレジスト膜１９
で覆う。次に図４（ｂ）に示すように、異方性エッチン
グにより第３、第２、第１の層間絶縁膜をエッチング
し、半導体基板１の表面を露出させる。この時スクライ
ブ領域内に配置された露光時の位置合せパターン及び目
合せずれチエック用パターンである第３、第２、第１の
金属配線６，１１，１０が存在するため、これら金属配
線を頂上とした層間膜の積層構造物が形成される。次に
全面にバシベーション膜７を成長させ素子領域をフォト
レジスト膜で覆い、スクライブ領域のパシベーション膜
７を異方性エッチングにより除去する。
で説明したのと同様に各層間絶縁膜と第１〜第３の金属
配線１０，１１，６を形成する。次でパシベーション膜
７を成長する前に素子領域２０をフォトレジスト膜１９
で覆う。次に図４（ｂ）に示すように、異方性エッチン
グにより第３、第２、第１の層間絶縁膜をエッチング
し、半導体基板１の表面を露出させる。この時スクライ
ブ領域内に配置された露光時の位置合せパターン及び目
合せずれチエック用パターンである第３、第２、第１の
金属配線６，１１，１０が存在するため、これら金属配
線を頂上とした層間膜の積層構造物が形成される。次に
全面にバシベーション膜７を成長させ素子領域をフォト
レジスト膜で覆い、スクライブ領域のパシベーション膜
７を異方性エッチングにより除去する。
【００１１】しかしながら、図４（ｂ）に示した構造で
は、スクライブ領域内に金属配線を頂上とした層間膜の
積層構造物は、ダイミング時に機械的なダメージによっ
て、半導体基板１と第１の層間絶縁膜３との界面が剥離
して、ゴミの発生源となることがある。特に、このパタ
ーンサイズが一辺が短く、他の一辺が長い場合（例えば
２．０μｍ×１００μｍ）には、大きな問題となる。
は、スクライブ領域内に金属配線を頂上とした層間膜の
積層構造物は、ダイミング時に機械的なダメージによっ
て、半導体基板１と第１の層間絶縁膜３との界面が剥離
して、ゴミの発生源となることがある。特に、このパタ
ーンサイズが一辺が短く、他の一辺が長い場合（例えば
２．０μｍ×１００μｍ）には、大きな問題となる。
【００１２】
【発明が解決しようとする課題】上述したように、従来
のスクライブ領域の端部構造のうち、図３に示したもの
では、スクライブ領域端の段差部にレジスト残りによる
金属膜が残り、ゴミの発生源になると共に、段差が大き
いため、素子領域及びスクライブ領域に形成すべき第３
の金属配線が精度よく形成できない。
のスクライブ領域の端部構造のうち、図３に示したもの
では、スクライブ領域端の段差部にレジスト残りによる
金属膜が残り、ゴミの発生源になると共に、段差が大き
いため、素子領域及びスクライブ領域に形成すべき第３
の金属配線が精度よく形成できない。
【００１３】またスクライブ領域に層間絶縁膜を残す方
法では、ダイシング時にパシベーション膜にクラックが
生じ、そのクラックが素子領域内部の配線近傍まで達す
ると、耐湿性が悪化する。
法では、ダイシング時にパシベーション膜にクラックが
生じ、そのクラックが素子領域内部の配線近傍まで達す
ると、耐湿性が悪化する。
【００１４】更に図４に示したものでは、スクライブ領
域内に配置された露光時の位置合せ用パターンや目合せ
ずれチエック用パターンがダイシング時に剥離してゴミ
の発生源となったり、パシベーション膜形成工程に於い
て、余分なレジスト工程が必要となり、コストが上昇し
たりする。
域内に配置された露光時の位置合せ用パターンや目合せ
ずれチエック用パターンがダイシング時に剥離してゴミ
の発生源となったり、パシベーション膜形成工程に於い
て、余分なレジスト工程が必要となり、コストが上昇し
たりする。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けられた素子領域と、この素子領域の
周囲に設けられたスクライブ領域と、これら素子領域と
スクライブ領域に順次設けられた層間絶縁膜とパッシベ
ーション膜とを有する半導体装置において、前記素子領
域に隣接する前記スクライブ領域の端部に前記パッシベ
ーション膜を貫通し底面が少くとも前記層間絶縁膜内に
達する溝を設けたものである。
半導体基板上に設けられた素子領域と、この素子領域の
周囲に設けられたスクライブ領域と、これら素子領域と
スクライブ領域に順次設けられた層間絶縁膜とパッシベ
ーション膜とを有する半導体装置において、前記素子領
域に隣接する前記スクライブ領域の端部に前記パッシベ
ーション膜を貫通し底面が少くとも前記層間絶縁膜内に
達する溝を設けたものである。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のスクライブ領域端部
の断面図であり、３層配線の場合を示している。
る。図１は本発明の第１の実施例のスクライブ領域端部
の断面図であり、３層配線の場合を示している。
【００１７】図１において半導体基板１上には、スクラ
イブ領域３０を除いた素子領域２０にフィールド酸化膜
２が形成されており、その上部に多結晶シリコン配線又
はゲート電極等を覆う第１の層間絶縁膜３が、前記フィ
ールド酸化膜２上及びスクライブ領域上に形成されてお
り、さらにその上部には第１の金属配線を覆う第２の層
間絶縁膜４が形成されており、さらにその上部には第２
の金属配線を覆う第３の層間絶縁膜５が形成されてい
る。そしてこの第３の層間絶縁膜５上には、第３の金属
配線６で形成したボンディングパッド部が設けられ、こ
のボンディングパッド上のボンディング領域のパシベー
ション膜７を開孔した構成となっている。そして特に、
スクライブ領域３０の端部、すなわちフィールド酸化膜
２の端部付近にパシベーション膜７を貫通し底面が第２
の層間絶縁膜４中に達する溝８が設けてある。
イブ領域３０を除いた素子領域２０にフィールド酸化膜
２が形成されており、その上部に多結晶シリコン配線又
はゲート電極等を覆う第１の層間絶縁膜３が、前記フィ
ールド酸化膜２上及びスクライブ領域上に形成されてお
り、さらにその上部には第１の金属配線を覆う第２の層
間絶縁膜４が形成されており、さらにその上部には第２
の金属配線を覆う第３の層間絶縁膜５が形成されてい
る。そしてこの第３の層間絶縁膜５上には、第３の金属
配線６で形成したボンディングパッド部が設けられ、こ
のボンディングパッド上のボンディング領域のパシベー
ション膜７を開孔した構成となっている。そして特に、
スクライブ領域３０の端部、すなわちフィールド酸化膜
２の端部付近にパシベーション膜７を貫通し底面が第２
の層間絶縁膜４中に達する溝８が設けてある。
【００１８】この溝８が存在することによって、ダイシ
ング時にパシベーション膜７に生じるクラックがチップ
の内部にまで到達するのを防止することができる。また
この溝８は、存在することに意味があり特に幅に関して
は制限を設ける必要はないが、１〜１０μｍが望まし
い。この溝８の形成はボンディングパッドの開孔と同じ
工程で形成することができるため、特別の工程が必要に
なるということはない。
ング時にパシベーション膜７に生じるクラックがチップ
の内部にまで到達するのを防止することができる。また
この溝８は、存在することに意味があり特に幅に関して
は制限を設ける必要はないが、１〜１０μｍが望まし
い。この溝８の形成はボンディングパッドの開孔と同じ
工程で形成することができるため、特別の工程が必要に
なるということはない。
【００１９】図２は本発明の第２の実施例のスクライブ
領域端部の断面図である。層間絶縁膜等の構成は第１の
実施例と同様であるが溝８Ａが半導体基板１に迄達して
所が異っている。このように溝８Ａを深く形成すること
により、パッシベーション膜７に生じるクラックの素子
領域への到達をより抑制できる。
領域端部の断面図である。層間絶縁膜等の構成は第１の
実施例と同様であるが溝８Ａが半導体基板１に迄達して
所が異っている。このように溝８Ａを深く形成すること
により、パッシベーション膜７に生じるクラックの素子
領域への到達をより抑制できる。
【００２０】
【発明の効果】以上説明した様に本発明によれば、多層
配線を形成した場合に於いてもスクライブ領域端部での
段差がないため、金属配線形成のためのパターンニング
時に従来発生したレジスト残り等がなくなるため、ゴミ
が全く生じない。また、素子領域とスクライブ領域との
工程差がないため、３層，４層等の多層配線を形成する
場合でも、縮小投影露光装置のフォーカスマージンを越
えることがなく、精度よい配線パターンを形成できる。
配線を形成した場合に於いてもスクライブ領域端部での
段差がないため、金属配線形成のためのパターンニング
時に従来発生したレジスト残り等がなくなるため、ゴミ
が全く生じない。また、素子領域とスクライブ領域との
工程差がないため、３層，４層等の多層配線を形成する
場合でも、縮小投影露光装置のフォーカスマージンを越
えることがなく、精度よい配線パターンを形成できる。
【００２１】さらに、ダイシング時にパシベーション膜
にクラックが生した場合でも溝が存在するため、溝より
内側にある素子領域までクラックが到達しない。このた
め、チップの耐湿性の劣化が生じないため、スクライブ
領域を従来のものに比較して狭くでき、それだけチップ
サイズを小さくできる。
にクラックが生した場合でも溝が存在するため、溝より
内側にある素子領域までクラックが到達しない。このた
め、チップの耐湿性の劣化が生じないため、スクライブ
領域を従来のものに比較して狭くでき、それだけチップ
サイズを小さくできる。
【００２２】また、スクライブ領域内に配置された露光
時の位置合せ用パターンや目合せずれチエック用パター
ンは、層間絶縁膜中に完全に埋め込まれた状態になって
いるため、ダイシング時に半導体基板から剥離して、ゴ
ミとなることがない。
時の位置合せ用パターンや目合せずれチエック用パター
ンは、層間絶縁膜中に完全に埋め込まれた状態になって
いるため、ダイシング時に半導体基板から剥離して、ゴ
ミとなることがない。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例の断面図。
【図３】従来例を説明するための断面図。
【図４】従来例を説明するための断面図。
１ 半導体基板 ２ フィールド酸化膜 ３ 第１の層間絶縁膜 ４ 第２の層間絶縁膜 ５ 第３の層間絶縁膜 ６ 第３の金属配線 ７ パッシベーション膜 ８，８Ａ 溝 ９，１９ フォトレジスト膜 １０ 第１の金属配線 １１ 第２の金属配線 ２０ 素子領域 ３０ スクライブ領域
Claims (1)
- 【請求項１】 半導体基板上に設けられた素子領域と、
この素子領域の周囲に設けられたスクライブ領域と、こ
れら素子領域とスクライブ領域に順次設けられた層間絶
縁膜とパッシベーション膜とを有する半導体装置におい
て、前記素子領域に隣接する前記スクライブ領域の端部
に前記パッシベーション膜を貫通し底面が少くとも前記
層間絶縁膜内に達する溝を設けたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22907592A JPH0677315A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22907592A JPH0677315A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677315A true JPH0677315A (ja) | 1994-03-18 |
Family
ID=16886353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22907592A Pending JPH0677315A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677315A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
| US5994762A (en) * | 1996-07-26 | 1999-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device including boron-doped phospho silicate glass layer and manufacturing method thereof |
| US6326676B1 (en) * | 1996-05-14 | 2001-12-04 | Sony Corporation | Semiconductor device |
| US6465872B2 (en) | 2000-01-24 | 2002-10-15 | Nec Corporation | Semiconductor device |
| CN1316585C (zh) * | 2002-08-12 | 2007-05-16 | 三菱电机株式会社 | 半导体器件 |
| US9177981B2 (en) | 2011-02-28 | 2015-11-03 | Sony Corporation | Solid-state imaging device having a metallic pad periphery guard ring |
| US9508774B2 (en) | 2012-11-30 | 2016-11-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
-
1992
- 1992-08-28 JP JP22907592A patent/JPH0677315A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
| US5883008A (en) * | 1995-08-21 | 1999-03-16 | Stmicroelectronics, Inc. | Integrated circuit die suitable for wafer-level testing and method for forming the same |
| US6326676B1 (en) * | 1996-05-14 | 2001-12-04 | Sony Corporation | Semiconductor device |
| US6368943B1 (en) | 1996-05-14 | 2002-04-09 | Sony Corporation | Semiconductor method of manufacture |
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| US10411056B2 (en) | 2012-11-30 | 2019-09-10 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981201 |