JP2001168338A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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Abstract
(57)【要約】
【課題】さらなる半導体装置の高集積化に対応すること
ができ、ＳＯＩトランジスタにおける寄生容量をより低
減することができ、ＳＯＩトランジスタの動作時と待機
時とで異なるバイアス電圧を印加することによりさらに
高速化を図ることができるとともに、しきい値を制御
し、フローティングボディ効果の抑制を十分に達成し得
る半導体装置及びその製造方法を提供することを目的と
する。 【解決手段】半導体基板１１、２１上に埋め込み絶縁膜
１２、２２を介して半導体層１３、２３が形成されたＳ
ＯＩ基板１０、２０の半導体層１３、２３にＭＯＳトラ
ンジスタが形成されてなる半導体装置であって、前記Ｍ
ＯＳトランジスタにより構成される半導体回路の動作状
態と待機状態とで、それぞれ異なるバイアス電圧が半導
体基板１１、２１に印加されてなる半導体装置。
ができ、ＳＯＩトランジスタにおける寄生容量をより低
減することができ、ＳＯＩトランジスタの動作時と待機
時とで異なるバイアス電圧を印加することによりさらに
高速化を図ることができるとともに、しきい値を制御
し、フローティングボディ効果の抑制を十分に達成し得
る半導体装置及びその製造方法を提供することを目的と
する。 【解決手段】半導体基板１１、２１上に埋め込み絶縁膜
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ＯＩ基板１０、２０の半導体層１３、２３にＭＯＳトラ
ンジスタが形成されてなる半導体装置であって、前記Ｍ
ＯＳトランジスタにより構成される半導体回路の動作状
態と待機状態とで、それぞれ異なるバイアス電圧が半導
体基板１１、２１に印加されてなる半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、ＳＯＩ基板又は多層
ＳＯＩ基板にＭＯＳトランジスタが形成されて構成され
る半導体装置及びその製造方法に関する。
の製造方法に関し、より詳細には、ＳＯＩ基板又は多層
ＳＯＩ基板にＭＯＳトランジスタが形成されて構成され
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
大規模集積回路の集積度は急速な勢いで増加している。
それに伴って、ＭＯＳ型集積回路に搭載されているＭＯ
Ｓトランジスタのゲート長は、実用化レベルでは０．２
ミクロン以下になっており、研究レベルでは０．０５ミ
クロンに達している。このような微細なＭＯＳトランジ
スタにおいて、高性能及び長期信頼性を有する微細ＭＯ
Ｓトランジスタを実現するために、様々な要因を考慮し
ながら構造の最適化を行なわなければならない。
大規模集積回路の集積度は急速な勢いで増加している。
それに伴って、ＭＯＳ型集積回路に搭載されているＭＯ
Ｓトランジスタのゲート長は、実用化レベルでは０．２
ミクロン以下になっており、研究レベルでは０．０５ミ
クロンに達している。このような微細なＭＯＳトランジ
スタにおいて、高性能及び長期信頼性を有する微細ＭＯ
Ｓトランジスタを実現するために、様々な要因を考慮し
ながら構造の最適化を行なわなければならない。
【０００３】ＭＯＳ型集積回路においてさらに高い集積
度を実現するためには、ＭＯＳトランジスタ全体の寸法
をさらに小さくしなければならない。また、寸法を小さ
くしても、電流駆動能力などの基本性能が低下しないよ
うにするために、ゲート長を短くする必要がある。しか
し、ゲート長を短くすると、「短チャネル効果」と呼ば
れる現象が顕著になる。ここで、短チャネル効果とは、
ゲート長の減少に伴って、トランジスタのしきい値やソ
ース／ドレイン間の耐圧が低下し、サブスレショルド係
数の値が増加する現象である。
度を実現するためには、ＭＯＳトランジスタ全体の寸法
をさらに小さくしなければならない。また、寸法を小さ
くしても、電流駆動能力などの基本性能が低下しないよ
うにするために、ゲート長を短くする必要がある。しか
し、ゲート長を短くすると、「短チャネル効果」と呼ば
れる現象が顕著になる。ここで、短チャネル効果とは、
ゲート長の減少に伴って、トランジスタのしきい値やソ
ース／ドレイン間の耐圧が低下し、サブスレショルド係
数の値が増加する現象である。
【０００４】このような短チャネル効果を抑制して良好
な特性のトランジスタを実現するために、通常、ゲート
長の減少に伴って、チャネル部の不純物濃度を増加させ
る方法がある。しかし、このような一般的原則に基づい
て微細ＭＯＳトランジスタを作製すると、ドレインと基
板との間に形成されるｐ−ｎ接合の容量が増加するた
め、寄生容量の充放電に要する時間が増加して回路動作
速度が低下することとなる。
な特性のトランジスタを実現するために、通常、ゲート
長の減少に伴って、チャネル部の不純物濃度を増加させ
る方法がある。しかし、このような一般的原則に基づい
て微細ＭＯＳトランジスタを作製すると、ドレインと基
板との間に形成されるｐ−ｎ接合の容量が増加するた
め、寄生容量の充放電に要する時間が増加して回路動作
速度が低下することとなる。
【０００５】これまで、トランジスタの微細化（構造の
最適化）は、これらの難問をバランス良く解決しながら
実施されてきたが、微細加工技術などの製造技術、集積
回路システムの設計及び複雑な回路設計技術等の問題を
解決しつつ、トランジスタをさらに微細化して集積度を
向上することは、非常に困難である。これに対して、Ｓ
ＯＩ基板上にトランジスタを形成する方法が提案されて
いる。
最適化）は、これらの難問をバランス良く解決しながら
実施されてきたが、微細加工技術などの製造技術、集積
回路システムの設計及び複雑な回路設計技術等の問題を
解決しつつ、トランジスタをさらに微細化して集積度を
向上することは、非常に困難である。これに対して、Ｓ
ＯＩ基板上にトランジスタを形成する方法が提案されて
いる。
【０００６】一般にＳＯＩ基板上に作製されるトランジ
スタは、その構造から「完全空乏化型」と「部分空乏化
型」という二種類に分類されている。これらは、ＮＭＯ
Ｓ／ＳＯＩやＰＭＯＳ／ＳＯＩのチャネル部のシリコン
層に導入する不純物の濃度とシリコン層の厚さが決まる
と、この不純物濃度によって決定される空乏層の幅の最
大値（最大空乏層幅）とチャネル部のシリコン層の厚さ
の大小関係が決定される。すなわち、チャネル部のシリ
コン層の厚さよりも最大空乏層幅の方が大きいトランジ
スタは「完全空乏化型ＳＯＩトランジスタ」と呼ばれ、
チャネル部のシリコン層の厚さよりも最大空乏層幅の方
が小さいトランジスタは「部分空乏化型ＳＯＩトランジ
スタ」と呼ばれている。しかし、ＳＯＩ基板を用いた集
積回路を、例えば、１Ｖ以下の非常に低い電圧で集積回
路を動作させる場合には、待機時のリーク電流が大きく
なり、かつ待機時に消費電流が大きくなるとう問題があ
る。
スタは、その構造から「完全空乏化型」と「部分空乏化
型」という二種類に分類されている。これらは、ＮＭＯ
Ｓ／ＳＯＩやＰＭＯＳ／ＳＯＩのチャネル部のシリコン
層に導入する不純物の濃度とシリコン層の厚さが決まる
と、この不純物濃度によって決定される空乏層の幅の最
大値（最大空乏層幅）とチャネル部のシリコン層の厚さ
の大小関係が決定される。すなわち、チャネル部のシリ
コン層の厚さよりも最大空乏層幅の方が大きいトランジ
スタは「完全空乏化型ＳＯＩトランジスタ」と呼ばれ、
チャネル部のシリコン層の厚さよりも最大空乏層幅の方
が小さいトランジスタは「部分空乏化型ＳＯＩトランジ
スタ」と呼ばれている。しかし、ＳＯＩ基板を用いた集
積回路を、例えば、１Ｖ以下の非常に低い電圧で集積回
路を動作させる場合には、待機時のリーク電流が大きく
なり、かつ待機時に消費電流が大きくなるとう問題があ
る。
【０００７】そこで、この問題を解決するために、４端
子のボデイコンタクトＳＯＩが提案されている（例え
ば、特願平１０−１４１４８７号公報）。このボデイコ
ンタクトＳＯＩは、図１０に示したように、ＳＯＩ基板
８０の半導体層８１に形成されたＰ型ウェル８２及びＮ
型ウェル８３を素子分離領域８４で完全分離し、Ｐ型ウ
ェル８２及びＮ型ウェル８３を、ウエルコンタクト８
５、８６に印加するバイアス電圧により制御することで
ダイナミックにしきい値電圧を変化させようとするもの
である。しかし、この方法では、半導体層８１のＰ型ウ
ェル８２から直接電位を与えるためのコンタクトをとる
必要があり、必然的に半導体層８１を厚くする必要があ
り、チャネル領域は部分空乏になる。また、不純物濃度
の薄いウェルから直接コンタクトをとるため、コンタク
ト部とトランジスタとの距離に関連して、ウェル抵抗が
影響し、均一に基板電圧が印加されず、逆にしきい値電
圧がトランジスタ毎にばらつくという問題がある。
子のボデイコンタクトＳＯＩが提案されている（例え
ば、特願平１０−１４１４８７号公報）。このボデイコ
ンタクトＳＯＩは、図１０に示したように、ＳＯＩ基板
８０の半導体層８１に形成されたＰ型ウェル８２及びＮ
型ウェル８３を素子分離領域８４で完全分離し、Ｐ型ウ
ェル８２及びＮ型ウェル８３を、ウエルコンタクト８
５、８６に印加するバイアス電圧により制御することで
ダイナミックにしきい値電圧を変化させようとするもの
である。しかし、この方法では、半導体層８１のＰ型ウ
ェル８２から直接電位を与えるためのコンタクトをとる
必要があり、必然的に半導体層８１を厚くする必要があ
り、チャネル領域は部分空乏になる。また、不純物濃度
の薄いウェルから直接コンタクトをとるため、コンタク
ト部とトランジスタとの距離に関連して、ウェル抵抗が
影響し、均一に基板電圧が印加されず、逆にしきい値電
圧がトランジスタ毎にばらつくという問題がある。
【０００８】また、別な方法として、図１１に示したよ
うに、支持基板であるＰ型シリコン基板の表面に部分的
に高濃度不純物層を形成する方法が提案されている。つ
まり、ＮＭＯＳトランジスタのチャネルに対応する支持
基板８８と埋め込み酸化膜８７との界面近傍に高濃度Ｐ
型領域８９を配置し、ＰＭＯＳトランジスタの下方の支
持基板８８表面にＮウェル９０を配置すると共に、チャ
ネルに対応する支持基板８８と埋め込み酸化膜８７との
界面近傍に高濃度Ｎ型領域９１を設けたＣＭＯＳ回路で
ある（特開平８−３２０４０号公報及びProceeding 199
5 IEEE International SOI Conference 14p, Oct. 1995
参照）。この半導体装置においては、ドレイン電圧の上
昇によって形成される支持基板８８側の空乏層が、チャ
ネル領域下部にまで広がることを抑制できるため、完全
空乏型ＳＯＩトランジスタのしきい値電圧、チャネル移
動度などのパラメータが安定化し、回路の動作速度を向
上させることができる。しかし、この半導体装置におい
ては、単に、Ｎウェル９０が電源電圧に固定されている
のみであり、積極的にウェルの電圧を変化させてトラン
ジスタのしきい値電圧を制御するものではなく、待機時
のリーク、それに基づく待機時の消費電流を低減するこ
とは困難である。
うに、支持基板であるＰ型シリコン基板の表面に部分的
に高濃度不純物層を形成する方法が提案されている。つ
まり、ＮＭＯＳトランジスタのチャネルに対応する支持
基板８８と埋め込み酸化膜８７との界面近傍に高濃度Ｐ
型領域８９を配置し、ＰＭＯＳトランジスタの下方の支
持基板８８表面にＮウェル９０を配置すると共に、チャ
ネルに対応する支持基板８８と埋め込み酸化膜８７との
界面近傍に高濃度Ｎ型領域９１を設けたＣＭＯＳ回路で
ある（特開平８−３２０４０号公報及びProceeding 199
5 IEEE International SOI Conference 14p, Oct. 1995
参照）。この半導体装置においては、ドレイン電圧の上
昇によって形成される支持基板８８側の空乏層が、チャ
ネル領域下部にまで広がることを抑制できるため、完全
空乏型ＳＯＩトランジスタのしきい値電圧、チャネル移
動度などのパラメータが安定化し、回路の動作速度を向
上させることができる。しかし、この半導体装置におい
ては、単に、Ｎウェル９０が電源電圧に固定されている
のみであり、積極的にウェルの電圧を変化させてトラン
ジスタのしきい値電圧を制御するものではなく、待機時
のリーク、それに基づく待機時の消費電流を低減するこ
とは困難である。
【０００９】さらに、特開平１０−１２５９２５号公報
には、図１２（ａ）〜（ｄ）に示すように、支持基板９
２裏面に直接、正の電圧、負の電圧又は正負の両電圧を
印加して、しきい値電圧を制御する半導体装置が提案さ
れている。しかし、ウェル９３ａ、９３ｂへの印加電圧
が、支持基板９２でのＰＮ接合の逆方向耐圧の範囲内に
制限されるため、その自由度が少ないという問題があ
る。また、ウェルに電圧を印加するためには、表面半導
体層側において、コンタクトを取らなければならず、微
細化の観点から問題が残る。さらに、図１２（ｃ）及び
（ｄ）に示すように、ウェルを形成せずに支持基板９２
に直接、正負の両電圧を印加するのは実際的でない。し
かも、図１２（ａ）〜（ｄ）の半導体装置では、ＳＯＩ
トランジスタの寄生容量の低減により高速化を図り、ボ
ディ電圧を、多数のキャリアが表面シリコン層のボディ
下部領域にアキュミュレーションするように制御するこ
とによりしきい値を制御し、フローティングボディ効果
を抑制するものであり、半導体回路が動作状態であると
きと待機状態であるときとで、バイアス電圧を変化させ
ることを意図するものではない。
には、図１２（ａ）〜（ｄ）に示すように、支持基板９
２裏面に直接、正の電圧、負の電圧又は正負の両電圧を
印加して、しきい値電圧を制御する半導体装置が提案さ
れている。しかし、ウェル９３ａ、９３ｂへの印加電圧
が、支持基板９２でのＰＮ接合の逆方向耐圧の範囲内に
制限されるため、その自由度が少ないという問題があ
る。また、ウェルに電圧を印加するためには、表面半導
体層側において、コンタクトを取らなければならず、微
細化の観点から問題が残る。さらに、図１２（ｃ）及び
（ｄ）に示すように、ウェルを形成せずに支持基板９２
に直接、正負の両電圧を印加するのは実際的でない。し
かも、図１２（ａ）〜（ｄ）の半導体装置では、ＳＯＩ
トランジスタの寄生容量の低減により高速化を図り、ボ
ディ電圧を、多数のキャリアが表面シリコン層のボディ
下部領域にアキュミュレーションするように制御するこ
とによりしきい値を制御し、フローティングボディ効果
を抑制するものであり、半導体回路が動作状態であると
きと待機状態であるときとで、バイアス電圧を変化させ
ることを意図するものではない。
【００１０】また、図１３に示されるように第1絶縁層
９４、第1半導体層９５、第２絶縁層９６及び第２半導
体層９７という２層のＳＯＩ層を用いて、閾値電圧を低
く設定する構造も提案されている（特開平８−２２２７
０５号公報参照）。しかし、この半導体装置において
は、基板裏面は絶縁膜で被覆されており、閾値電圧を制
御する手段がなく、単に基板バイアス効果を低減し、閾
値電圧を安定化するのみであり、トランジスタの待機時
のリーク電流を低減することができず、その結果として
待機時の消費電流を低減することができない。
９４、第1半導体層９５、第２絶縁層９６及び第２半導
体層９７という２層のＳＯＩ層を用いて、閾値電圧を低
く設定する構造も提案されている（特開平８−２２２７
０５号公報参照）。しかし、この半導体装置において
は、基板裏面は絶縁膜で被覆されており、閾値電圧を制
御する手段がなく、単に基板バイアス効果を低減し、閾
値電圧を安定化するのみであり、トランジスタの待機時
のリーク電流を低減することができず、その結果として
待機時の消費電流を低減することができない。
【００１１】このように従来、ＳＯＩトランジスタを用
いた半導体集積回路においても、ソース／ドレイン領域
とチャネル下部領域との間に寄生容量が存在し、これが
動作速度の高速化を妨げる要因となっていた。また、Ｓ
ＯＩトランジスタにおいて、ボディ電位を制御すること
によりしきい値制御及びフローティングボディ効果を抑
制する方法もあるが、種々の要因で十分な効果を得られ
ない問題があった。
いた半導体集積回路においても、ソース／ドレイン領域
とチャネル下部領域との間に寄生容量が存在し、これが
動作速度の高速化を妨げる要因となっていた。また、Ｓ
ＯＩトランジスタにおいて、ボディ電位を制御すること
によりしきい値制御及びフローティングボディ効果を抑
制する方法もあるが、種々の要因で十分な効果を得られ
ない問題があった。
【００１２】本発明は、上記課題を鑑みなされたもので
あり、さらなる半導体装置の高集積化に対応することが
でき、ＳＯＩトランジスタにおける寄生容量をより低減
することができ、ＳＯＩトランジスタの動作時と待機時
とで異なるバイアス電圧を印加することによりさらに高
速化を図ることができるとともに、しきい値を制御し、
フローティングボディ効果の抑制を十分に達成し得る半
導体装置及びその製造方法を提供することを目的とす
る。
あり、さらなる半導体装置の高集積化に対応することが
でき、ＳＯＩトランジスタにおける寄生容量をより低減
することができ、ＳＯＩトランジスタの動作時と待機時
とで異なるバイアス電圧を印加することによりさらに高
速化を図ることができるとともに、しきい値を制御し、
フローティングボディ効果の抑制を十分に達成し得る半
導体装置及びその製造方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明によれば、半導体
基板上に埋め込み絶縁膜を介して半導体層が形成された
ＳＯＩ基板の半導体層にＭＯＳトランジスタが形成され
てなる半導体装置であって、前記ＭＯＳトランジスタに
より構成される半導体回路の動作状態と待機状態とで、
それぞれ異なるバイアス電圧が前記半導体基板に印加さ
れてなる半導体装置Ａが提供される。
基板上に埋め込み絶縁膜を介して半導体層が形成された
ＳＯＩ基板の半導体層にＭＯＳトランジスタが形成され
てなる半導体装置であって、前記ＭＯＳトランジスタに
より構成される半導体回路の動作状態と待機状態とで、
それぞれ異なるバイアス電圧が前記半導体基板に印加さ
れてなる半導体装置Ａが提供される。
【００１４】また、半導体基板上に埋め込み絶縁膜を介
して半導体層が形成されたＳＯＩ基板の半導体層にＭＯ
Ｓトランジスタが形成されてなる半導体装置であって、
前記半導体層に形成された素子分離領域に前記半導体基
板にバイアス電圧を印加するためのコンタクト部が形成
されてなる半導体装置Ｂが提供される。
して半導体層が形成されたＳＯＩ基板の半導体層にＭＯ
Ｓトランジスタが形成されてなる半導体装置であって、
前記半導体層に形成された素子分離領域に前記半導体基
板にバイアス電圧を印加するためのコンタクト部が形成
されてなる半導体装置Ｂが提供される。
【００１５】さらに、支持基板上に第１絶縁層、第１半
導体層、第２絶縁層及び第２半導体層が形成された多層
ＳＯＩ基板の第２半導体層にＭＯＳトランジスタが形成
されてなる半導体装置であって、前記第１半導体層にバ
イアス電圧が印加されてなる半導体装置Ｃが提供され
る。
導体層、第２絶縁層及び第２半導体層が形成された多層
ＳＯＩ基板の第２半導体層にＭＯＳトランジスタが形成
されてなる半導体装置であって、前記第１半導体層にバ
イアス電圧が印加されてなる半導体装置Ｃが提供され
る。
【００１６】また、本発明によれば、（ａ）半導体基板
又は半導体層上に埋め込み絶縁膜及び表面半導体層が形
成されたＳＯＩ基板の前記表面半導体層に素子分離領域
を形成する工程と、（ｂ）前記半導体基板又は半導体層
に達するトレンチを前記素子分離領域内に形成する工程
と、（ｃ）前記トレンチを含む表面半導体層上全面に絶
縁膜を形成する工程と、（ｄ）該絶縁膜をエッチバック
することにより前記トレンチの側壁にサイドウォールス
ペーサーを形成するとともにトレンチ底部の前記半導体
基板又は半導体層を露出させる工程と、（ｅ）前記トレ
ンチ内に導電膜を埋め込むことにより素子分離領域内に
前記半導体基板又は半導体層に接続されたコンタクト部
を形成する工程を含む半導体装置の製造方法が提供され
る。
又は半導体層上に埋め込み絶縁膜及び表面半導体層が形
成されたＳＯＩ基板の前記表面半導体層に素子分離領域
を形成する工程と、（ｂ）前記半導体基板又は半導体層
に達するトレンチを前記素子分離領域内に形成する工程
と、（ｃ）前記トレンチを含む表面半導体層上全面に絶
縁膜を形成する工程と、（ｄ）該絶縁膜をエッチバック
することにより前記トレンチの側壁にサイドウォールス
ペーサーを形成するとともにトレンチ底部の前記半導体
基板又は半導体層を露出させる工程と、（ｅ）前記トレ
ンチ内に導電膜を埋め込むことにより素子分離領域内に
前記半導体基板又は半導体層に接続されたコンタクト部
を形成する工程を含む半導体装置の製造方法が提供され
る。
【００１７】
【発明の実施の形態】本発明の半導体装置Ａ及びＢは、
半導体基板上に埋め込み絶縁膜を介して半導体層が形成
されたＳＯＩ基板の半導体層に、主として、完全空乏型
ＰＭＯＳトランジスタ及び／又はＮＭＯＳトランジスタ
が形成されて構成される。
半導体基板上に埋め込み絶縁膜を介して半導体層が形成
されたＳＯＩ基板の半導体層に、主として、完全空乏型
ＰＭＯＳトランジスタ及び／又はＮＭＯＳトランジスタ
が形成されて構成される。
【００１８】ＳＯＩ基板としては、張り合わせＳＯＩ
（ＢＥＳＯＩ）基板、ＳＩＭＯＸ（Separation by Impl
antation of Oxygen）型基板等として用いられるものが
挙げられる。
（ＢＥＳＯＩ）基板、ＳＩＭＯＸ（Separation by Impl
antation of Oxygen）型基板等として用いられるものが
挙げられる。
【００１９】半導体基板としては、例えば、シリコン、
ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａ
Ａｓ等の化合物半導体等、種々の基板を用いることがで
きる。なかでも単結晶シリコン基板又は多結晶シリコン
基板が好ましく、単結晶シリコン基板が特に好ましい。
半導体基板は、リン、砒素等のＮ型又はボロン等のＰ型
の不純物のドーピングにより比較的低抵抗（例えば２０
Ωｃｍ程度以下、好ましくは１０Ωｃｍ程度）であるも
のが好ましい。なかでも、Ｐ型のものがより好ましい。
また、その結晶面方位は（１００）が好ましい。
ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａ
Ａｓ等の化合物半導体等、種々の基板を用いることがで
きる。なかでも単結晶シリコン基板又は多結晶シリコン
基板が好ましく、単結晶シリコン基板が特に好ましい。
半導体基板は、リン、砒素等のＮ型又はボロン等のＰ型
の不純物のドーピングにより比較的低抵抗（例えば２０
Ωｃｍ程度以下、好ましくは１０Ωｃｍ程度）であるも
のが好ましい。なかでも、Ｐ型のものがより好ましい。
また、その結晶面方位は（１００）が好ましい。
【００２０】埋め込み絶縁膜としては、例えば、ＳｉＯ
2膜、ＳｉＮ膜等が挙げられ、なかでもＳｉＯ2膜が好ま
しい。この膜厚は、得ようとする半導体装置の特性、得
られた半導体装置を使用する際の印加電圧の高さ等を考
慮して、適宜調整することができるが、例えば５０〜１
０００ｎｍ程度が挙げられ、５００ｎｍ前後が適当であ
る。
2膜、ＳｉＮ膜等が挙げられ、なかでもＳｉＯ2膜が好ま
しい。この膜厚は、得ようとする半導体装置の特性、得
られた半導体装置を使用する際の印加電圧の高さ等を考
慮して、適宜調整することができるが、例えば５０〜１
０００ｎｍ程度が挙げられ、５００ｎｍ前後が適当であ
る。
【００２１】半導体層は、トランジスタを形成するため
の活性層として機能する半導体薄膜であり、シリコン、
ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等の薄膜により形成することができ
る。なかでもシリコン薄膜が好ましく、このシリコン薄
膜は単結晶であることが好ましい。半導体層の膜厚は得
ようとする半導体装置の構成から考慮して、適宜調整す
ることができ、例えば５０〜１０００ｎｍ程度が挙げら
れ、さらに１００〜５００ｎｍ程度が挙げられる。
の活性層として機能する半導体薄膜であり、シリコン、
ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等の薄膜により形成することができ
る。なかでもシリコン薄膜が好ましく、このシリコン薄
膜は単結晶であることが好ましい。半導体層の膜厚は得
ようとする半導体装置の構成から考慮して、適宜調整す
ることができ、例えば５０〜１０００ｎｍ程度が挙げら
れ、さらに１００〜５００ｎｍ程度が挙げられる。
【００２２】本発明の半導体装置Ａ及びＢは、上記のＳ
ＯＩ基板の半導体層に素子分離膜を形成することによっ
て活性領域が規定され、この活性領域にＭＯＳトランジ
スタが形成されている。また、これら半導体装置におい
ては、半導体基板にバイアス電圧が印加される。バイア
ス電圧は、固定値であってもよく、適宜変動してもよ
い。なかでも、ＭＯＳトランジスタにより構成される半
導体回路の動作状態と待機状態とで、それぞれ異なるバ
イアス電圧が半導体基板に印加されることが好ましい。
さらに、これら半導体装置においては、活性領域又は素
子分離領域内に、あるいは半導体基板側に、半導体基板
にバイアス電圧を印加するためのコンタクト部が形成さ
れている。なかでも、素子分離領域内にコンタクト部が
形成されていることが好ましい。
ＯＩ基板の半導体層に素子分離膜を形成することによっ
て活性領域が規定され、この活性領域にＭＯＳトランジ
スタが形成されている。また、これら半導体装置におい
ては、半導体基板にバイアス電圧が印加される。バイア
ス電圧は、固定値であってもよく、適宜変動してもよ
い。なかでも、ＭＯＳトランジスタにより構成される半
導体回路の動作状態と待機状態とで、それぞれ異なるバ
イアス電圧が半導体基板に印加されることが好ましい。
さらに、これら半導体装置においては、活性領域又は素
子分離領域内に、あるいは半導体基板側に、半導体基板
にバイアス電圧を印加するためのコンタクト部が形成さ
れている。なかでも、素子分離領域内にコンタクト部が
形成されていることが好ましい。
【００２３】ＭＯＳトランジスタは、Ｎチャネル型ＭＯ
Ｓトランジスタ又はＰチャネル型ＭＯＳトランジスタの
いずれでもよく、また、Ｎチャネル型ＭＯＳトランジス
タ及びＰチャネル型ＭＯＳトランジスタの双方であって
もよい。なかでも、同一半導体層にＮチャネル型ＭＯＳ
トランジスタとＰチャネル型ＭＯＳトランジスタとが形
成されているのが好ましい。
Ｓトランジスタ又はＰチャネル型ＭＯＳトランジスタの
いずれでもよく、また、Ｎチャネル型ＭＯＳトランジス
タ及びＰチャネル型ＭＯＳトランジスタの双方であって
もよい。なかでも、同一半導体層にＮチャネル型ＭＯＳ
トランジスタとＰチャネル型ＭＯＳトランジスタとが形
成されているのが好ましい。
【００２４】本発明の半導体装置Ａ及びＢは、半導体層
に形成されたＭＯＳトランジスタの下方の半導体基板
に、この基板の他の領域よりも不純物濃度の高いウェル
が形成され、このウェルがコンタクト部と接続されてい
ることが好ましい。ここで、ウェルは、ＭＯＳトランジ
スタがＮチャネル型の場合には、Ｐ型であることが好ま
しく、Ｐチャネル型の場合には、Ｎ型であることが好ま
しい。なお、同一半導体層にＮチャネル及びＰチャネル
の双方のＭＯＳトランジスタが形成されている場合に
は、半導体基板におけるＰ型ウェルとＮ型ウェルとは、
電気的に分離されていることが好ましい。また、Ｐ型ウ
ェル又はＮ型ウェルが複数個形成されている場合にも、
各ウェルは、電気的に分離されていることが好ましい。
に形成されたＭＯＳトランジスタの下方の半導体基板
に、この基板の他の領域よりも不純物濃度の高いウェル
が形成され、このウェルがコンタクト部と接続されてい
ることが好ましい。ここで、ウェルは、ＭＯＳトランジ
スタがＮチャネル型の場合には、Ｐ型であることが好ま
しく、Ｐチャネル型の場合には、Ｎ型であることが好ま
しい。なお、同一半導体層にＮチャネル及びＰチャネル
の双方のＭＯＳトランジスタが形成されている場合に
は、半導体基板におけるＰ型ウェルとＮ型ウェルとは、
電気的に分離されていることが好ましい。また、Ｐ型ウ
ェル又はＮ型ウェルが複数個形成されている場合にも、
各ウェルは、電気的に分離されていることが好ましい。
【００２５】半導体基板に形成されるウェルがＰ型の場
合は、ボロン、アルミニウム、ガリウム、インジウム
等、Ｎ型の場合は、リン、砒素等の不純物を導入するこ
とにより形成することができる。ウェルが半導体基板の
導電型と逆である場合には、半導体基板における不純物
を相殺してウェルが形成されることとなるため、不純物
濃度のばらつき防止の点から、低濃度より中濃度以上と
することが望ましいが、いずれの導電型のウェルであっ
ても、半導体層や埋め込み絶縁膜への注入ダメージの観
点から、不純物濃度は、例えば、１０17ｃｍ-3程度以下
が好ましく、１０ 16ｃｍ-3〜１０17ｃｍ-3程度がより好
ましい。
合は、ボロン、アルミニウム、ガリウム、インジウム
等、Ｎ型の場合は、リン、砒素等の不純物を導入するこ
とにより形成することができる。ウェルが半導体基板の
導電型と逆である場合には、半導体基板における不純物
を相殺してウェルが形成されることとなるため、不純物
濃度のばらつき防止の点から、低濃度より中濃度以上と
することが望ましいが、いずれの導電型のウェルであっ
ても、半導体層や埋め込み絶縁膜への注入ダメージの観
点から、不純物濃度は、例えば、１０17ｃｍ-3程度以下
が好ましく、１０ 16ｃｍ-3〜１０17ｃｍ-3程度がより好
ましい。
【００２６】ウェルの深さは、その上に形成されるＭＯ
Ｓトランジスタの態様、最終的に得られる半導体装置の
特性等に応じて適宜調整することができるが、例えば、
半導体基板と逆の導電型ウェルの場合には０．１〜１．
０μｍ程度、半導体基板と同じ導電型ウェルの場合には
０．１〜０．５μｍ程度が挙げられる。
Ｓトランジスタの態様、最終的に得られる半導体装置の
特性等に応じて適宜調整することができるが、例えば、
半導体基板と逆の導電型ウェルの場合には０．１〜１．
０μｍ程度、半導体基板と同じ導電型ウェルの場合には
０．１〜０．５μｍ程度が挙げられる。
【００２７】ウェルは、例えば、ＳＯＩ基板の半導体層
に素子分離領域を形成する前又は形成した後に、公知の
方法、例えば、フォトリソグラフィー及びエッチング工
程により、ウェルを形成しようとする領域に開口を有す
るマスクを形成し、このマスクを用いてイオン注入する
ことにより形成することができる。
に素子分離領域を形成する前又は形成した後に、公知の
方法、例えば、フォトリソグラフィー及びエッチング工
程により、ウェルを形成しようとする領域に開口を有す
るマスクを形成し、このマスクを用いてイオン注入する
ことにより形成することができる。
【００２８】また、このウェルがコンタクト部と接続す
る場合には、コンタクト抵抗を低減するために、ウェル
表面に、ウェルと同じ導電型であって、ウェルを形成す
る不純物の濃度よりも高い不純物濃度を有するウェルコ
ンタクトを形成することが好ましい。ウェルコンタクト
の形成は、例えば、コンタクト部を形成する際に使用し
たレジストパターンをマスクとして用いて、ウェルと同
じ導電型の不純物をイオン注入することにより形成して
もよいし、別途、ウェルコンタクトを形成しようとする
領域に開口を有するレジストパターンを形成し、このレ
ジストパターンをマスクとして用いて、ウェルと同じ導
電型の不純物をイオン注入することにより形成してもよ
い。ウェルコンタクトの不純物濃度は、ウェルの不純物
濃度、コンタクト部に印加する電圧等により適宜調整す
ることができるが、例えば、Ｐ型の場合、１０18ｃｍ-3
程度以上、Ｎ型の場合、１０20ｃｍ-3程度以上が好まし
い。なお、イオン注入の際の注入エネルギーは、ウェル
コンタクトを形成しようとする領域上に存在する埋め込
み絶縁膜、半導体層の膜厚等により適宜調整できる。例
えば、不純物としてリンを用いる場合には、１００〜１
８０ｋｅＶ程度、ボロンを用いる場合、８０〜１５０ｋ
ｅＶ程度が挙げられる。
る場合には、コンタクト抵抗を低減するために、ウェル
表面に、ウェルと同じ導電型であって、ウェルを形成す
る不純物の濃度よりも高い不純物濃度を有するウェルコ
ンタクトを形成することが好ましい。ウェルコンタクト
の形成は、例えば、コンタクト部を形成する際に使用し
たレジストパターンをマスクとして用いて、ウェルと同
じ導電型の不純物をイオン注入することにより形成して
もよいし、別途、ウェルコンタクトを形成しようとする
領域に開口を有するレジストパターンを形成し、このレ
ジストパターンをマスクとして用いて、ウェルと同じ導
電型の不純物をイオン注入することにより形成してもよ
い。ウェルコンタクトの不純物濃度は、ウェルの不純物
濃度、コンタクト部に印加する電圧等により適宜調整す
ることができるが、例えば、Ｐ型の場合、１０18ｃｍ-3
程度以上、Ｎ型の場合、１０20ｃｍ-3程度以上が好まし
い。なお、イオン注入の際の注入エネルギーは、ウェル
コンタクトを形成しようとする領域上に存在する埋め込
み絶縁膜、半導体層の膜厚等により適宜調整できる。例
えば、不純物としてリンを用いる場合には、１００〜１
８０ｋｅＶ程度、ボロンを用いる場合、８０〜１５０ｋ
ｅＶ程度が挙げられる。
【００２９】複数のウェルを分離する方法としては、例
えば、各ウェルに電圧を印加した場合に電気的に接続さ
れない間隔をあけて各ウェルを配置する方法、ウェルと
ウェルとの間に絶縁膜による分離領域を形成する方法等
が挙げられる。分離領域を形成する方法としては、例え
ば、ＭＯＳトランジスタ形成領域以外の半導体層、埋め
込み絶縁膜及び半導体基板の表面の一部を除去し、素子
分離膜を形成する方法、半導体層表面から、半導体基板
内に至るトレンチを形成し、トレンチ内に絶縁膜を埋め
込む方法等が挙げられる。
えば、各ウェルに電圧を印加した場合に電気的に接続さ
れない間隔をあけて各ウェルを配置する方法、ウェルと
ウェルとの間に絶縁膜による分離領域を形成する方法等
が挙げられる。分離領域を形成する方法としては、例え
ば、ＭＯＳトランジスタ形成領域以外の半導体層、埋め
込み絶縁膜及び半導体基板の表面の一部を除去し、素子
分離膜を形成する方法、半導体層表面から、半導体基板
内に至るトレンチを形成し、トレンチ内に絶縁膜を埋め
込む方法等が挙げられる。
【００３０】また、本発明の半導体装置Ｃは、支持基板
上に第1絶縁層、第1半導体層、第２絶縁層埋及び第２半
導体層が順次積層された多層ＳＯＩ基板の第２半導体層
に、主として、完全空乏化型ＰＭＯＳトランジスタ及び
／又はＮＭＯＳトランジスタが形成されて構成され、第
１半導体層にバイアス電圧が印加されてなる。
上に第1絶縁層、第1半導体層、第２絶縁層埋及び第２半
導体層が順次積層された多層ＳＯＩ基板の第２半導体層
に、主として、完全空乏化型ＰＭＯＳトランジスタ及び
／又はＮＭＯＳトランジスタが形成されて構成され、第
１半導体層にバイアス電圧が印加されてなる。
【００３１】本発明の多層ＳＯＩ基板は、支持基板、第
１絶縁層、第１半導体層、第２絶縁層、第２半導体層が
順次積層されたものであればどのような基板であっても
よく、例えば、半導体基板に酸素をイオン注入して熱処
理し、第１絶縁層としての埋め込み酸化膜を半導体基板
内に形成するＳＩＭＯＸ（Separation by Implantation
of Oxygen）型基板、熱酸化により表面に酸化膜が形成
された半導体基板を２枚貼り合わせた基板（ＢＥＳＯＩ
基板）；半導体基板上にエピタキシャル成長により第１
絶縁層及び第１半導体層を形成したＳＯＩ基板に、熱酸
化又はエピタキシャル成長等により表面に酸化膜を形成
した半導体基板を張り合わせて形成した、いわゆる張り
合わせ型多層ＳＯＩ基板；半導体基板に、エピタキシャ
ル成長により第１絶縁膜、第１半導体層、第２絶縁膜及
び第２半導体層を順次積層した多層ＳＯＩ基板等が挙げ
られる。
１絶縁層、第１半導体層、第２絶縁層、第２半導体層が
順次積層されたものであればどのような基板であっても
よく、例えば、半導体基板に酸素をイオン注入して熱処
理し、第１絶縁層としての埋め込み酸化膜を半導体基板
内に形成するＳＩＭＯＸ（Separation by Implantation
of Oxygen）型基板、熱酸化により表面に酸化膜が形成
された半導体基板を２枚貼り合わせた基板（ＢＥＳＯＩ
基板）；半導体基板上にエピタキシャル成長により第１
絶縁層及び第１半導体層を形成したＳＯＩ基板に、熱酸
化又はエピタキシャル成長等により表面に酸化膜を形成
した半導体基板を張り合わせて形成した、いわゆる張り
合わせ型多層ＳＯＩ基板；半導体基板に、エピタキシャ
ル成長により第１絶縁膜、第１半導体層、第２絶縁膜及
び第２半導体層を順次積層した多層ＳＯＩ基板等が挙げ
られる。
【００３２】支持基板は、上記したＳＯＩ基板における
半導体基板の他、サファイア、石英、ガラス、プラスチ
ック等の絶縁性基板等、種々の基板を使用することがで
きる。なかでも単結晶シリコン基板又は多結晶シリコン
基板が好ましく、上記した単結晶シリコン基板が特に好
ましい。
半導体基板の他、サファイア、石英、ガラス、プラスチ
ック等の絶縁性基板等、種々の基板を使用することがで
きる。なかでも単結晶シリコン基板又は多結晶シリコン
基板が好ましく、上記した単結晶シリコン基板が特に好
ましい。
【００３３】第１絶縁層及び第２絶縁層としては、上記
した埋め込み絶縁膜と同様のものが挙げられる。なお、
第２絶縁膜の膜厚は、得ようとする半導体装置の特性、
得られた半導体装置を使用する際の印加電圧の高さ等を
考慮して、適宜調整することができ、例えば５０〜２０
０ｎｍ程度が挙げられ、１００ｎｍ程度が適当である。
した埋め込み絶縁膜と同様のものが挙げられる。なお、
第２絶縁膜の膜厚は、得ようとする半導体装置の特性、
得られた半導体装置を使用する際の印加電圧の高さ等を
考慮して、適宜調整することができ、例えば５０〜２０
０ｎｍ程度が挙げられ、１００ｎｍ程度が適当である。
【００３４】第１及び第２半導体層としては、上記した
半導体層と同様のものを用いることができる。本発明の
半導体装置Ｃは、第２半導体層に素子分離膜を形成する
ことによって活性領域が規定され、この活性領域にＭＯ
Ｓトランジスタが形成されている。ＭＯＳトランジスタ
は、上述したＳＯＩ基板に形成されたＭＯＳトランジス
タと同様のものが挙げられる。
半導体層と同様のものを用いることができる。本発明の
半導体装置Ｃは、第２半導体層に素子分離膜を形成する
ことによって活性領域が規定され、この活性領域にＭＯ
Ｓトランジスタが形成されている。ＭＯＳトランジスタ
は、上述したＳＯＩ基板に形成されたＭＯＳトランジス
タと同様のものが挙げられる。
【００３５】第１半導体層に印加されるバイアス電圧
は、固定値であってもよく、適宜変動してもよい。なか
でも、ＭＯＳトランジスタにより構成される半導体回路
の動作状態と待機状態とで、それぞれ異なるバイアス電
圧が第１半導体層に印加されることが好ましい。バイア
ス電圧は、活性領域又は素子分離領域内に、あるいは半
導体基板側に形成された、第１半導体層にバイアス電圧
を印加するためのコンタクト部を通して印加される。な
お、コンタクト部は、素子分離領域内に形成されている
ことが好ましい。
は、固定値であってもよく、適宜変動してもよい。なか
でも、ＭＯＳトランジスタにより構成される半導体回路
の動作状態と待機状態とで、それぞれ異なるバイアス電
圧が第１半導体層に印加されることが好ましい。バイア
ス電圧は、活性領域又は素子分離領域内に、あるいは半
導体基板側に形成された、第１半導体層にバイアス電圧
を印加するためのコンタクト部を通して印加される。な
お、コンタクト部は、素子分離領域内に形成されている
ことが好ましい。
【００３６】本発明の半導体装置Ｃは、第２半導体層に
形成されたＭＯＳトランジスタの下方の第１半導体層表
面に、第１半導体層の他の領域よりも不純物濃度の高い
ウェルが形成され、このウェルにバイアス電圧が印加さ
れることが好ましい。ウェルの導電型、不純物濃度、深
さ、形成方法、形成位置、ウェルが複数個形成されてい
る場合の各ウェルの位置関係等は、上述したとおりであ
る。
形成されたＭＯＳトランジスタの下方の第１半導体層表
面に、第１半導体層の他の領域よりも不純物濃度の高い
ウェルが形成され、このウェルにバイアス電圧が印加さ
れることが好ましい。ウェルの導電型、不純物濃度、深
さ、形成方法、形成位置、ウェルが複数個形成されてい
る場合の各ウェルの位置関係等は、上述したとおりであ
る。
【００３７】本発明における半導体装置Ａ〜Ｃにおい
て、バイアス電圧を印加するためのコンタクト部を素子
分離領域内に形成する方法として、例えば、次のような
製造方法が挙げられる。
て、バイアス電圧を印加するためのコンタクト部を素子
分離領域内に形成する方法として、例えば、次のような
製造方法が挙げられる。
【００３８】まず、工程（ａ）において、半導体基板又
は半導体層上に埋め込み絶縁膜及び表面半導体層が形成
されたＳＯＩ基板の前記表面半導体層に素子分離領域を
形成する。ここでのＳＯＩ基板は、半導体基板上に埋め
込み絶縁膜及び表面半導体層が形成されて構成される単
層のＳＯＩ基板と、支持基板上に第1絶縁層、第1半導体
層（半導体層）、第２絶縁層（埋め込み絶縁膜）及び第
２半導体層（表面半導体層）が、さらに任意に絶縁層及
び半導体層が、順次積層されてなる多層ＳＯＩ基板との
双方を含む。素子分離領域は、公知の方法、例えば、Ｌ
ＯＣＯＳ法、トレンチ分離法等により形成することがで
きる。素子分離領域の形成により、表面半導体層に活性
領域を規定することができる。なお、素子分離領域は、
単層のＳＯＩ基板の場合には、少なくとも表面半導体層
に形成されるものであれば、埋め込み絶縁膜を貫通して
いてもよいし、半導体基板にまで達していてもよい。ま
た、多層ＳＯＩ基板の場合には、少なくとも第２半導体
層に形成されるものであれば、第２絶縁層を貫通してい
てもよいし、第１半導体層、第1絶縁層又は支持基板に
まで達していてもよい。
は半導体層上に埋め込み絶縁膜及び表面半導体層が形成
されたＳＯＩ基板の前記表面半導体層に素子分離領域を
形成する。ここでのＳＯＩ基板は、半導体基板上に埋め
込み絶縁膜及び表面半導体層が形成されて構成される単
層のＳＯＩ基板と、支持基板上に第1絶縁層、第1半導体
層（半導体層）、第２絶縁層（埋め込み絶縁膜）及び第
２半導体層（表面半導体層）が、さらに任意に絶縁層及
び半導体層が、順次積層されてなる多層ＳＯＩ基板との
双方を含む。素子分離領域は、公知の方法、例えば、Ｌ
ＯＣＯＳ法、トレンチ分離法等により形成することがで
きる。素子分離領域の形成により、表面半導体層に活性
領域を規定することができる。なお、素子分離領域は、
単層のＳＯＩ基板の場合には、少なくとも表面半導体層
に形成されるものであれば、埋め込み絶縁膜を貫通して
いてもよいし、半導体基板にまで達していてもよい。ま
た、多層ＳＯＩ基板の場合には、少なくとも第２半導体
層に形成されるものであれば、第２絶縁層を貫通してい
てもよいし、第１半導体層、第1絶縁層又は支持基板に
まで達していてもよい。
【００３９】工程（ｂ）において、半導体基板又は半導
体層に達するトレンチを前記素子分離領域内に形成す
る。トレンチを形成する方法としては、例えば、素子分
離領域上に開口を有するレジストパターンを形成し、こ
のレジストパターンをマスクとして用いて素子分離領
域、表面半導体層及び埋め込み絶縁膜を順次エッチング
する方法が挙げられる。この場合のトレンチの大きさ
は、半導体基板又は半導体層に所望のバイアス電圧を印
加ことために十分な大きさであれば特に限定されるもの
ではない。なお、半導体基板又は半導体層においてすで
にウェルが形成されている場合には、トレンチは、この
ウェルに達するように形成することが必要である。
体層に達するトレンチを前記素子分離領域内に形成す
る。トレンチを形成する方法としては、例えば、素子分
離領域上に開口を有するレジストパターンを形成し、こ
のレジストパターンをマスクとして用いて素子分離領
域、表面半導体層及び埋め込み絶縁膜を順次エッチング
する方法が挙げられる。この場合のトレンチの大きさ
は、半導体基板又は半導体層に所望のバイアス電圧を印
加ことために十分な大きさであれば特に限定されるもの
ではない。なお、半導体基板又は半導体層においてすで
にウェルが形成されている場合には、トレンチは、この
ウェルに達するように形成することが必要である。
【００４０】工程（ｃ）において、トレンチを含む表面
半導体層上全面に絶縁膜を形成する。この絶縁膜として
は、例えばＳｉＯ2、ＳｉＮ又はこれらの積層膜等が挙
げられる。膜厚は、トレンチを完全に埋設することがで
きる程度であれば特に限定されるものではなく、例え
ば、２００〜１５００ｎｍ程度が挙げられる。これらの
絶縁膜は、ＣＶＤ法等の公知の方法で形成することがで
きる。
半導体層上全面に絶縁膜を形成する。この絶縁膜として
は、例えばＳｉＯ2、ＳｉＮ又はこれらの積層膜等が挙
げられる。膜厚は、トレンチを完全に埋設することがで
きる程度であれば特に限定されるものではなく、例え
ば、２００〜１５００ｎｍ程度が挙げられる。これらの
絶縁膜は、ＣＶＤ法等の公知の方法で形成することがで
きる。
【００４１】工程（ｄ）において、絶縁膜をエッチバッ
クすることにより、トレンチの側壁にサイドウォールス
ペーサーを形成するとともにトレンチ底部の半導体基板
又は半導体層を露出させる。エッチバックは、例えば、
異方性エッチングにより行うことができる。これによ
り、表面半導体層上及びトレンチ底部に存在していた絶
縁膜を除去することができ、トレンチ底部の半導体基板
又は半導体層を露出させることができるとともに、トレ
ンチの側壁にはこの絶縁膜によるサイドウォールスペー
サーを形成することができる。
クすることにより、トレンチの側壁にサイドウォールス
ペーサーを形成するとともにトレンチ底部の半導体基板
又は半導体層を露出させる。エッチバックは、例えば、
異方性エッチングにより行うことができる。これによ
り、表面半導体層上及びトレンチ底部に存在していた絶
縁膜を除去することができ、トレンチ底部の半導体基板
又は半導体層を露出させることができるとともに、トレ
ンチの側壁にはこの絶縁膜によるサイドウォールスペー
サーを形成することができる。
【００４２】工程（ｅ）において、トレンチ内に導電膜
を埋め込むことにより素子分離領域内に、半導体基板又
は半導体層に接続されたコンタクト部を形成する。この
工程は、例えば、まずトレンチを含む表面半導体層上全
面に導電膜を形成し、表面半導体層上に存在する導電膜
を除去することにより実現することができる。ここで形
成される導電膜の材料は特に限定されるものではなく、
例えば、アルミニウム、銅、金、銀、白金等の金属、タ
ンタル、チタン、タングステン等の高融点金属、不純物
を含有するポリシリコン等の単層膜又は積層膜により形
成することができる。導電膜の膜厚は、トレンチを完全
に埋設することができる程度であれば特に限定されるも
のではなく、例えば、２００〜１５００ｎｍ程度が挙げ
られる。
を埋め込むことにより素子分離領域内に、半導体基板又
は半導体層に接続されたコンタクト部を形成する。この
工程は、例えば、まずトレンチを含む表面半導体層上全
面に導電膜を形成し、表面半導体層上に存在する導電膜
を除去することにより実現することができる。ここで形
成される導電膜の材料は特に限定されるものではなく、
例えば、アルミニウム、銅、金、銀、白金等の金属、タ
ンタル、チタン、タングステン等の高融点金属、不純物
を含有するポリシリコン等の単層膜又は積層膜により形
成することができる。導電膜の膜厚は、トレンチを完全
に埋設することができる程度であれば特に限定されるも
のではなく、例えば、２００〜１５００ｎｍ程度が挙げ
られる。
【００４３】また、表面半導体層上に存在する導電膜を
除去する方法としては、例えば、エッチバック、研磨処
理等が挙げられる。エッチバックは、例えば、スパッタ
法、ＲＩＥ法等のドライエッチング、導電膜を腐食させ
る溶液を用いたウェットエッチング等種々の方法により
行うことができる。また研磨処理は、ＣＭＰ法又は研磨
剤を使用したＣＭＰ法等が挙げられる。この際のエッチ
バック又は研磨処理は、素子分離領域に形成したトレン
チ内部のみに導電膜が埋設され、素子分離領域の表面が
完全に露出するように行うことが好ましい。これによ
り、素子分離領域内に半導体基板又は半導体層に接続さ
れたコンタクト部を形成することができる。
除去する方法としては、例えば、エッチバック、研磨処
理等が挙げられる。エッチバックは、例えば、スパッタ
法、ＲＩＥ法等のドライエッチング、導電膜を腐食させ
る溶液を用いたウェットエッチング等種々の方法により
行うことができる。また研磨処理は、ＣＭＰ法又は研磨
剤を使用したＣＭＰ法等が挙げられる。この際のエッチ
バック又は研磨処理は、素子分離領域に形成したトレン
チ内部のみに導電膜が埋設され、素子分離領域の表面が
完全に露出するように行うことが好ましい。これによ
り、素子分離領域内に半導体基板又は半導体層に接続さ
れたコンタクト部を形成することができる。
【００４４】なお、本発明の半導体装置の製造方法にお
いては、上記の各工程の前、中、後において、半導体基
板又は半導体層のウェルの形成、ウェルコンタクトの形
成、表面半導体層への不純物の導入、ＭＯＳトランジス
タの形成、層間絶縁膜の形成、層間絶縁膜へのコンタク
トホールの形成、配線層の形成、熱処理等を必要に応じ
て行うことが好ましい。また、コンタクト部を素子分離
領域内に形成しない場合には、所望の領域内に、実質的
に上記と同様にコンタクト部を形成することができる。
いては、上記の各工程の前、中、後において、半導体基
板又は半導体層のウェルの形成、ウェルコンタクトの形
成、表面半導体層への不純物の導入、ＭＯＳトランジス
タの形成、層間絶縁膜の形成、層間絶縁膜へのコンタク
トホールの形成、配線層の形成、熱処理等を必要に応じ
て行うことが好ましい。また、コンタクト部を素子分離
領域内に形成しない場合には、所望の領域内に、実質的
に上記と同様にコンタクト部を形成することができる。
【００４５】以下に、本発明の半導体装置及びその製造
方法の実施の形態を図面に基づいて説明する。
方法の実施の形態を図面に基づいて説明する。
【００４６】実施の形態１ この実施の形態の半導体装置は、図１（ａ）に示したよ
うに、Ｐ型のシリコン基板１１上にＳｉＯ2からなる埋
め込み絶縁膜１２を介して単結晶シリコンからなる半導
体層１３が形成されてなるＳＯＩ基板１０にＮＭＯＳト
ランジスタが形成されてなる。ＮＭＯＳトランジスタ
は、Ｐ型の不純物がドーピングされた半導体層１３上に
ゲート絶縁膜１４を介してゲート電極１５が形成され、
ゲート電極１５の両側であって、半導体層１３内にソー
ス／ドレイン領域１６が形成されて構成されている。な
お、シリコン基板１１には負の電位が印加されている。
うに、Ｐ型のシリコン基板１１上にＳｉＯ2からなる埋
め込み絶縁膜１２を介して単結晶シリコンからなる半導
体層１３が形成されてなるＳＯＩ基板１０にＮＭＯＳト
ランジスタが形成されてなる。ＮＭＯＳトランジスタ
は、Ｐ型の不純物がドーピングされた半導体層１３上に
ゲート絶縁膜１４を介してゲート電極１５が形成され、
ゲート電極１５の両側であって、半導体層１３内にソー
ス／ドレイン領域１６が形成されて構成されている。な
お、シリコン基板１１には負の電位が印加されている。
【００４７】また、図１（ｂ）に示したように、Ｎ型の
シリコン基板２１上にＳｉＯ2からなる埋め込み絶縁膜
２２を介して単結晶シリコンからなる半導体層２３が形
成されたＳＯＩ基板２０にＰＭＯＳトランジスタが形成
されてなる。ＰＭＯＳトランジスタは、Ｎ型の不純物が
ドーピングされた半導体層２３上にゲート絶縁膜２４を
介してゲート電極２５が形成され、ゲート電極２５の両
側であって、半導体層２３内にソース／ドレイン領域２
６が形成されて構成されている。なお、シリコン基板２
１には正の電位が印加されている。
シリコン基板２１上にＳｉＯ2からなる埋め込み絶縁膜
２２を介して単結晶シリコンからなる半導体層２３が形
成されたＳＯＩ基板２０にＰＭＯＳトランジスタが形成
されてなる。ＰＭＯＳトランジスタは、Ｎ型の不純物が
ドーピングされた半導体層２３上にゲート絶縁膜２４を
介してゲート電極２５が形成され、ゲート電極２５の両
側であって、半導体層２３内にソース／ドレイン領域２
６が形成されて構成されている。なお、シリコン基板２
１には正の電位が印加されている。
【００４８】このような構成により、ＭＯＳトランジス
タにおけるチャネル及びチャネル下部の間が空乏化し、
寄生容量を減少させることができる。その結果、ＭＯＳ
トランジスタの動作速度を向上させることができる。
タにおけるチャネル及びチャネル下部の間が空乏化し、
寄生容量を減少させることができる。その結果、ＭＯＳ
トランジスタの動作速度を向上させることができる。
【００４９】上記のＭＯＳトランジスタ特性を、図２
（ａ）及び（ｂ）に示す。なお、ＭＯＳトランジスタの
Ｌ／Ｗは０．３５μｍ／１０μｍであった。例えば、Ｎ
ＭＯＳトランジスタにおいて、動作時の基板バイアス電
圧Ｖｂｇを３Ｖ、待機時の基板バイアス電圧Ｖｂｇを−
３Ｖと設定することにより、動作時のしきい値電圧Ｖｔ
ｈを０．２Ｖと低減させることができるとともに、待機
時のオフ電流Iｏｆｆを１×１０-12Ａと低減させること
ができる。
（ａ）及び（ｂ）に示す。なお、ＭＯＳトランジスタの
Ｌ／Ｗは０．３５μｍ／１０μｍであった。例えば、Ｎ
ＭＯＳトランジスタにおいて、動作時の基板バイアス電
圧Ｖｂｇを３Ｖ、待機時の基板バイアス電圧Ｖｂｇを−
３Ｖと設定することにより、動作時のしきい値電圧Ｖｔ
ｈを０．２Ｖと低減させることができるとともに、待機
時のオフ電流Iｏｆｆを１×１０-12Ａと低減させること
ができる。
【００５０】また、ＰＭＯＳトランジスタにおいて、動
作時の基板バイアス電圧Ｖｂｇを−３Ｖ、待機時の基板
バイアス電圧Ｖｂｇを３Ｖと設定することにより、動作
時のしきい値電圧Ｖｔｈを−０．２Ｖとすることができ
るとともに、待機時のオフ電流Iｏｆｆを１×１０-12Ａ
に制御することができる。このように、図２（ａ）及び
（ｂ）から、基板に印加するバイアス電圧を変化させる
ことにより、トランジスタのしきい値電圧とオフ電流を
制御することが可能となることがわかる。その結果、待
機時のオフ電流を低く設定できるため、低消費電力化が
可能となる。
作時の基板バイアス電圧Ｖｂｇを−３Ｖ、待機時の基板
バイアス電圧Ｖｂｇを３Ｖと設定することにより、動作
時のしきい値電圧Ｖｔｈを−０．２Ｖとすることができ
るとともに、待機時のオフ電流Iｏｆｆを１×１０-12Ａ
に制御することができる。このように、図２（ａ）及び
（ｂ）から、基板に印加するバイアス電圧を変化させる
ことにより、トランジスタのしきい値電圧とオフ電流を
制御することが可能となることがわかる。その結果、待
機時のオフ電流を低く設定できるため、低消費電力化が
可能となる。
【００５１】実施の形態２ この実施の形態の半導体装置は、図３に示したように、
Ｐ型のシリコン基板３１（抵抗値約１０Ωｃｍ）、膜厚
約１００ｎｍのＳｉＯ2からなる埋め込み絶縁膜３２及
び膜厚約５０ｎｍの単結晶シリコンからなる半導体層３
３から構成されるＳＯＩ基板３０（ＳＩＭＯＸ基板）に
おいて、Ｐ型の不純物がドーピングされた半導体層３３
上に、ゲート絶縁膜３４を介してゲート電極３５が形成
され、ゲート電極３５の両側であって、半導体層３３内
にソース／ドレイン領域３６が形成されてＮＭＯＳトラ
ンジスタが構成されている。また、ＮＭＯＳトランジス
タの下方であって、シリコン基板３１の表面にはＰ型の
高濃度不純物拡散層３１ａが形成されている。
Ｐ型のシリコン基板３１（抵抗値約１０Ωｃｍ）、膜厚
約１００ｎｍのＳｉＯ2からなる埋め込み絶縁膜３２及
び膜厚約５０ｎｍの単結晶シリコンからなる半導体層３
３から構成されるＳＯＩ基板３０（ＳＩＭＯＸ基板）に
おいて、Ｐ型の不純物がドーピングされた半導体層３３
上に、ゲート絶縁膜３４を介してゲート電極３５が形成
され、ゲート電極３５の両側であって、半導体層３３内
にソース／ドレイン領域３６が形成されてＮＭＯＳトラ
ンジスタが構成されている。また、ＮＭＯＳトランジス
タの下方であって、シリコン基板３１の表面にはＰ型の
高濃度不純物拡散層３１ａが形成されている。
【００５２】さらに、ＮＭＯＳトランジスタの側方に、
半導体層３３表面から高濃度不純物拡散層３１ａに至る
素子分離用トレンチ３７が形成されており、素子分離用
トレンチ３７内には、絶縁膜からなるサイドウォールス
ペーサー３７ａと、ウェルコンタクト用の導電体３７ｂ
が埋め込まれている。なお、ＮＭＯＳトランジスタ上に
は絶縁膜３８が形成されており、この絶縁膜３８の素子
分離用トレンチ３７内の導電体３７ｂとＮＭＯＳトラン
ジスタとの上方にウェルコンタクト用ホール３９ａとト
ランジスタ用のコンタクトホール３９ｂが形成され、導
電材が埋め込まれている。
半導体層３３表面から高濃度不純物拡散層３１ａに至る
素子分離用トレンチ３７が形成されており、素子分離用
トレンチ３７内には、絶縁膜からなるサイドウォールス
ペーサー３７ａと、ウェルコンタクト用の導電体３７ｂ
が埋め込まれている。なお、ＮＭＯＳトランジスタ上に
は絶縁膜３８が形成されており、この絶縁膜３８の素子
分離用トレンチ３７内の導電体３７ｂとＮＭＯＳトラン
ジスタとの上方にウェルコンタクト用ホール３９ａとト
ランジスタ用のコンタクトホール３９ｂが形成され、導
電材が埋め込まれている。
【００５３】以下に、複数のＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタを有する半導体装置の製造方法に
ついて説明する。まず、Ｐ型のシリコン基板３１、埋め
込み絶縁膜３２及び半導体層３３から構成されるＳＯＩ
基板３０を用い、このＳＯＩ基板２０における半導体層
３３上のＰＭＯＳトランジスタを形成する領域に開口を
有するレジストパターンを形成する（図示せず）。この
レジストパターンをマスクとして用いて、シリコン基板
３１の表面に、リンを、注入エネルギー１８０ｋｅＶ、
ドーズ１０13ｃｍ-2でイオン注入することによりＮ型ウ
ェル３１ａを形成する。同様に、ＮＭＯＳトランジスタ
を形成する領域に、ボロンを用いてＰ型ウェル３１ｂを
形成する（図４（ａ）参照）。
ＰＭＯＳトランジスタを有する半導体装置の製造方法に
ついて説明する。まず、Ｐ型のシリコン基板３１、埋め
込み絶縁膜３２及び半導体層３３から構成されるＳＯＩ
基板３０を用い、このＳＯＩ基板２０における半導体層
３３上のＰＭＯＳトランジスタを形成する領域に開口を
有するレジストパターンを形成する（図示せず）。この
レジストパターンをマスクとして用いて、シリコン基板
３１の表面に、リンを、注入エネルギー１８０ｋｅＶ、
ドーズ１０13ｃｍ-2でイオン注入することによりＮ型ウ
ェル３１ａを形成する。同様に、ＮＭＯＳトランジスタ
を形成する領域に、ボロンを用いてＰ型ウェル３１ｂを
形成する（図４（ａ）参照）。
【００５４】次に、図４（ｂ）に示すように、公知の方
法によって、素子分離用トレンチ３７を形成し、トラン
ジスタの活性領域を規定する。ここでの素子分離用トレ
ンチ３７は、埋め込み絶縁膜３２を貫通するように形成
する。これにより、素子分離用トレンチ３７の一部が、
後に示すように、シリコン基板３１表面に形成されたウ
ェルコンタクトを兼ねることになる。
法によって、素子分離用トレンチ３７を形成し、トラン
ジスタの活性領域を規定する。ここでの素子分離用トレ
ンチ３７は、埋め込み絶縁膜３２を貫通するように形成
する。これにより、素子分離用トレンチ３７の一部が、
後に示すように、シリコン基板３１表面に形成されたウ
ェルコンタクトを兼ねることになる。
【００５５】続いて、素子分離用トレンチ３７の拡大図
である図５（ａ）に示すように、ＣＶＤ酸化膜３７ａ’
を素子分離用トレンチ３７に完全に埋め込み、図５
（ｂ）に示すようにＣＶＤ酸化膜３７ａ’をエッチバッ
クすることによりトレンチ３７底部を露出させるととも
に、トレンチ３７側壁にサイドウォールスペーサー３７
ａを形成する。その後、図５（ｃ）に示すように、ウェ
ルコンタクトをとるためのリフラクトメタルであるタン
グステン膜又はドーブドポリシリコン膜を堆積する。な
お、ドープドポリシリコンを用いる場合には、Ｎ型ウェ
ルにはＮドーブドポリシリコン、Ｐ型ウェルにはＰドー
プドポリシリコンを使用する。その後、図５（ｄ）に示
したように、タングステン膜又はドープドポリシリコン
膜をエッチバックし、ウェルコンタクト用の導電体３７
ｂを形成する。
である図５（ａ）に示すように、ＣＶＤ酸化膜３７ａ’
を素子分離用トレンチ３７に完全に埋め込み、図５
（ｂ）に示すようにＣＶＤ酸化膜３７ａ’をエッチバッ
クすることによりトレンチ３７底部を露出させるととも
に、トレンチ３７側壁にサイドウォールスペーサー３７
ａを形成する。その後、図５（ｃ）に示すように、ウェ
ルコンタクトをとるためのリフラクトメタルであるタン
グステン膜又はドーブドポリシリコン膜を堆積する。な
お、ドープドポリシリコンを用いる場合には、Ｎ型ウェ
ルにはＮドーブドポリシリコン、Ｐ型ウェルにはＰドー
プドポリシリコンを使用する。その後、図５（ｄ）に示
したように、タングステン膜又はドープドポリシリコン
膜をエッチバックし、ウェルコンタクト用の導電体３７
ｂを形成する。
【００５６】次いで、図４（ｃ）に示すように、得られ
たＳＯＩ基板３０の半導体層３３上に、ゲート絶縁膜を
介して、ＰＭＯＳ用のゲート電極３５ａ、ＮＭＯＳ用の
ゲート電極３５ｂ、ソース／ドレイン領域（図示せず）
をそれぞれ形成し、図４（ｄ）に示すように、絶縁膜３
８を形成する。その後、素子分離用トレンチ３７に埋め
込まれた導電体３７ｂ上の絶縁膜３８にウェルコンタク
ト用ホール３９ａ、通常のトランジスタ用のコンタクト
ホール３９ｂを形成し、導電材を埋め込む。これによ
り、シリコン基板３１にバイアス電圧を印加するための
コンタクト部が形成される。
たＳＯＩ基板３０の半導体層３３上に、ゲート絶縁膜を
介して、ＰＭＯＳ用のゲート電極３５ａ、ＮＭＯＳ用の
ゲート電極３５ｂ、ソース／ドレイン領域（図示せず）
をそれぞれ形成し、図４（ｄ）に示すように、絶縁膜３
８を形成する。その後、素子分離用トレンチ３７に埋め
込まれた導電体３７ｂ上の絶縁膜３８にウェルコンタク
ト用ホール３９ａ、通常のトランジスタ用のコンタクト
ホール３９ｂを形成し、導電材を埋め込む。これによ
り、シリコン基板３１にバイアス電圧を印加するための
コンタクト部が形成される。
【００５７】これらのＭＯＳトランジスタのトランジス
タ特性を、図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）
に示す。ここでのＭＯＳトランジスタのＬ／Ｗは０．３
５μｍ／１０μｍであった。また、しきい値電圧Ｖｔｈ
測定の際のＩｄは０．１μＡ／μｍ、Ｖｄは０．１Ｖ、
オフ電流Iｏｆｆ測定の際のＶｇは０Ｖ、Ｖｄは１．５
Ｖであった。
タ特性を、図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）
に示す。ここでのＭＯＳトランジスタのＬ／Ｗは０．３
５μｍ／１０μｍであった。また、しきい値電圧Ｖｔｈ
測定の際のＩｄは０．１μＡ／μｍ、Ｖｄは０．１Ｖ、
オフ電流Iｏｆｆ測定の際のＶｇは０Ｖ、Ｖｄは１．５
Ｖであった。
【００５８】このように、この実施の形態における半導
体装置によれば、同一ウェル内にあるトランジスタにお
いて、基板に印加するバイアス電圧を変化させることに
より、トランジスタのしきい値電圧とオフ電流を制御す
ることが可能となり、その結果、待機時のオフ電流を低
く設定できるため、低消費電力化が可能となる。また、
素子分離用トレンチは、素子分離領域として利用される
だけでなく、ウェルコンタクトとしても共用されること
になり、集積回路のさらなる微細化を図ることができ
る。
体装置によれば、同一ウェル内にあるトランジスタにお
いて、基板に印加するバイアス電圧を変化させることに
より、トランジスタのしきい値電圧とオフ電流を制御す
ることが可能となり、その結果、待機時のオフ電流を低
く設定できるため、低消費電力化が可能となる。また、
素子分離用トレンチは、素子分離領域として利用される
だけでなく、ウェルコンタクトとしても共用されること
になり、集積回路のさらなる微細化を図ることができ
る。
【００５９】実施の形態３ この実施の形態の半導体装置は、図８（ａ）及び（ｂ）
に示したように、多層ＳＯＩ基板４０に形成されてな
る。ＳＯＩ基板４０は、単結晶シリコンからなる支持基
板４１上に膜厚５００ｎｍのシリコン酸化膜からなる第
１絶縁層４２と、膜厚２００ｎｍの単結晶シリコンから
なる第１半導体層４３とが形成されたＳＩＭＯＸ基板上
に、さらに膜厚１０ｎｍの熱酸化膜からなる第２絶縁層
４４と、抵抗率２０Ωｃｍ、結晶面方位（１００）、膜
厚１００ｎｍのＰ型単結晶シリコンからなる第２半導体
層４５とが積層されて構成される。
に示したように、多層ＳＯＩ基板４０に形成されてな
る。ＳＯＩ基板４０は、単結晶シリコンからなる支持基
板４１上に膜厚５００ｎｍのシリコン酸化膜からなる第
１絶縁層４２と、膜厚２００ｎｍの単結晶シリコンから
なる第１半導体層４３とが形成されたＳＩＭＯＸ基板上
に、さらに膜厚１０ｎｍの熱酸化膜からなる第２絶縁層
４４と、抵抗率２０Ωｃｍ、結晶面方位（１００）、膜
厚１００ｎｍのＰ型単結晶シリコンからなる第２半導体
層４５とが積層されて構成される。
【００６０】第２半導体層４５上には、トレンチ素子分
離領域４６によりＭＯＳトランジスタの形成領域が規定
され、この領域上に、ゲート絶縁膜を介してゲート電極
４８ａ、４８ｂが形成され、ゲート電極４８ａ、４８ｂ
の両側であって、第２半導体層４５内にソース／ドレイ
ン領域４９ａ、４９ｂが形成されてＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタが構成されている。なお、
トレンチ素子分離領域４６内には、ウェルコンタクト５
０が形成されており、このウェルコンタクト５０は、各
ＭＯＳトランジスタの下方に位置する第1半導体層４３
に形成されたＰ型ウェル４３ａ、Ｎ型ウェル４３ｂに接
続されている。Ｐ型ウェル４３ａ、Ｎ型ウェル４３ｂ
は、トレンチ素子分離領域４６を構成する素子分離膜が
第1絶縁膜４２まで貫通することにより、それぞれ分離
されている。
離領域４６によりＭＯＳトランジスタの形成領域が規定
され、この領域上に、ゲート絶縁膜を介してゲート電極
４８ａ、４８ｂが形成され、ゲート電極４８ａ、４８ｂ
の両側であって、第２半導体層４５内にソース／ドレイ
ン領域４９ａ、４９ｂが形成されてＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタが構成されている。なお、
トレンチ素子分離領域４６内には、ウェルコンタクト５
０が形成されており、このウェルコンタクト５０は、各
ＭＯＳトランジスタの下方に位置する第1半導体層４３
に形成されたＰ型ウェル４３ａ、Ｎ型ウェル４３ｂに接
続されている。Ｐ型ウェル４３ａ、Ｎ型ウェル４３ｂ
は、トレンチ素子分離領域４６を構成する素子分離膜が
第1絶縁膜４２まで貫通することにより、それぞれ分離
されている。
【００６１】以下に、この半導体装置の製造方法を説明
する。まず、多層ＳＯＩ基板４０において、活性領域以
外の第２半導体層４５、第２絶縁層４４及び第１半導体
層４３を選択的に除去し、公知の技術を用いて絶縁層を
積層して、トレンチ素子分離領域４６を形成する。次
に、フォトリソグラフィ及びエッチング工程により、第
２半導体層４５上のＰＭＯＳトランジスタを形成する領
域に開口を有するレジストパターンを形成する（図示せ
ず）。このレジストパターンをマスクとして用いて、第
１半導体層４３の表面に、リンを、注入エネルギー１８
０ｋｅＶ、ドーズ１０13ｃｍ-2でイオン注入することに
よりＮ型ウェル４３ｂを形成する。同様に、ＮＭＯＳト
ランジスタを形成する領域に、ボロンを用いてＰ型ウェ
ル４３ａを形成する。
する。まず、多層ＳＯＩ基板４０において、活性領域以
外の第２半導体層４５、第２絶縁層４４及び第１半導体
層４３を選択的に除去し、公知の技術を用いて絶縁層を
積層して、トレンチ素子分離領域４６を形成する。次
に、フォトリソグラフィ及びエッチング工程により、第
２半導体層４５上のＰＭＯＳトランジスタを形成する領
域に開口を有するレジストパターンを形成する（図示せ
ず）。このレジストパターンをマスクとして用いて、第
１半導体層４３の表面に、リンを、注入エネルギー１８
０ｋｅＶ、ドーズ１０13ｃｍ-2でイオン注入することに
よりＮ型ウェル４３ｂを形成する。同様に、ＮＭＯＳト
ランジスタを形成する領域に、ボロンを用いてＰ型ウェ
ル４３ａを形成する。
【００６２】続いて、第２半導体層４５上に、ゲート絶
縁膜を介して、ＮＭＯＳのゲート電極４８ａ、ＰＭＯＳ
のゲート電極４８ｂ、ソース／ドレイン領域４９ａ、４
９ｂをそれぞれ形成する。
縁膜を介して、ＮＭＯＳのゲート電極４８ａ、ＰＭＯＳ
のゲート電極４８ｂ、ソース／ドレイン領域４９ａ、４
９ｂをそれぞれ形成する。
【００６３】さらに、第１半導体層４３のＰ型ウェル４
３ａ、Ｎ型ウェル４３ｂの電位を変化させるためのウェ
ルコンタクトホールを形成し、実施の形態２と同様に、
ウェルコンタクトホール内に導電材を埋め込みことによ
り、ウェルコンタクト５０を形成する。この実施の形態
における半導体装置のトランジスタ特性は、図２（ａ）
及び（ｂ）に示すものと同様であった。
３ａ、Ｎ型ウェル４３ｂの電位を変化させるためのウェ
ルコンタクトホールを形成し、実施の形態２と同様に、
ウェルコンタクトホール内に導電材を埋め込みことによ
り、ウェルコンタクト５０を形成する。この実施の形態
における半導体装置のトランジスタ特性は、図２（ａ）
及び（ｂ）に示すものと同様であった。
【００６４】このようにこの実施の形態の半導体装置に
よれば、トランジスタの閾値電圧とオフ電流とを、基板
電圧を変化させることにより所望の値に変化させること
ができる。したがって、待機時のオフ電流を低く設定で
き、低消費電力化が可能となる。また、第1半導体層に
形成される各ウェルが、酸化膜等からなる絶縁膜で完全
に分離されていることにより、隣接するウェル間で、ウ
ェルに印加する電圧を自由に変えることができる。
よれば、トランジスタの閾値電圧とオフ電流とを、基板
電圧を変化させることにより所望の値に変化させること
ができる。したがって、待機時のオフ電流を低く設定で
き、低消費電力化が可能となる。また、第1半導体層に
形成される各ウェルが、酸化膜等からなる絶縁膜で完全
に分離されていることにより、隣接するウェル間で、ウ
ェルに印加する電圧を自由に変えることができる。
【００６５】実施の形態４ この実施の形態の半導体装置は、図９に示したように、
実施の形態３と同様の構成の多層ＳＯＩ基板６０を用い
る。ＳＯＩ基板６０は、支持基板６１、第１絶縁層６
２、第１半導体層６３、第２絶縁層６４及び第２半導体
層６５が順次積層されて構成される。第２半導体層６５
上には、トレンチ素子分離領域６６と、ゲート絶縁膜を
介して形成されたゲート電極６８ａ、６８ｂ及びソース
／ドレイン領域６９ａ、６９ｂからなるＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタとが形成されている。
なお、素子分離領域は、第２絶縁層６４を貫通するのみ
であり、第２半導体層６５には達していない。また、素
子分離領域６６内には、ウェルコンタクト７０が形成さ
れており、このウェルコンタクト７０は、各ＭＯＳトラ
ンジスタの下方に位置する第1半導体層６３に形成され
たＰ型ウェル６３ａ、Ｎ型ウェル６３ｂに接続されてい
る。さらに、Ｐ型ウェル６３ａ、Ｎ型ウェル６３ｂは第
1半導体層６３内において、接触しないように形成され
ており、電気的に分離されている。
実施の形態３と同様の構成の多層ＳＯＩ基板６０を用い
る。ＳＯＩ基板６０は、支持基板６１、第１絶縁層６
２、第１半導体層６３、第２絶縁層６４及び第２半導体
層６５が順次積層されて構成される。第２半導体層６５
上には、トレンチ素子分離領域６６と、ゲート絶縁膜を
介して形成されたゲート電極６８ａ、６８ｂ及びソース
／ドレイン領域６９ａ、６９ｂからなるＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタとが形成されている。
なお、素子分離領域は、第２絶縁層６４を貫通するのみ
であり、第２半導体層６５には達していない。また、素
子分離領域６６内には、ウェルコンタクト７０が形成さ
れており、このウェルコンタクト７０は、各ＭＯＳトラ
ンジスタの下方に位置する第1半導体層６３に形成され
たＰ型ウェル６３ａ、Ｎ型ウェル６３ｂに接続されてい
る。さらに、Ｐ型ウェル６３ａ、Ｎ型ウェル６３ｂは第
1半導体層６３内において、接触しないように形成され
ており、電気的に分離されている。
【００６６】この半導体装置は、素子分離領域６６を形
成する際に、多層ＳＯＩ基板６０において、活性領域以
外の第２半導体層６５を選択的に除去する以外は、実施
の形態３と同様に形成することができる。このようにこ
の実施の形態の半導体装置によれば、トランジスタの閾
値電圧とオフ電流とを、基板電圧を変化させることによ
り所望の値に変化させることができ、待機時のオフ電流
を低く設定でき、低消費電力化が可能となる。また、第
1半導体層に形成される各ウェルが、電気的に分離され
ていることにより、隣接するウェル間で、ウェルに印加
する電圧を自由に変えることができる。
成する際に、多層ＳＯＩ基板６０において、活性領域以
外の第２半導体層６５を選択的に除去する以外は、実施
の形態３と同様に形成することができる。このようにこ
の実施の形態の半導体装置によれば、トランジスタの閾
値電圧とオフ電流とを、基板電圧を変化させることによ
り所望の値に変化させることができ、待機時のオフ電流
を低く設定でき、低消費電力化が可能となる。また、第
1半導体層に形成される各ウェルが、電気的に分離され
ていることにより、隣接するウェル間で、ウェルに印加
する電圧を自由に変えることができる。
【００６７】
【発明の効果】本発明によれば、従来フローテイングも
しくは接地電位であったＳＯＩ基板の半導体基板又は第
1半導体層に、所望のバイアス電圧を印加することによ
り、待機状態における消費電流を低減することができ
る。特に、ＭＯＳトランジスタの動作状態と待機状態と
で、それぞれ異なるバイアス電圧を印加する場合には、
待機状態のオフ電流を低く設定でき、低消費電力化が可
能となるとともに、個々のＭＯＳトランジスタのしきい
値電圧の制御とフローテイングボデイ効果の抑制が十分
に達成することができる。
しくは接地電位であったＳＯＩ基板の半導体基板又は第
1半導体層に、所望のバイアス電圧を印加することによ
り、待機状態における消費電流を低減することができ
る。特に、ＭＯＳトランジスタの動作状態と待機状態と
で、それぞれ異なるバイアス電圧を印加する場合には、
待機状態のオフ電流を低く設定でき、低消費電力化が可
能となるとともに、個々のＭＯＳトランジスタのしきい
値電圧の制御とフローテイングボデイ効果の抑制が十分
に達成することができる。
【００６８】また、半導体基板又は第1半導体層にバイ
アス電圧を印加するためのコンタクト部が素子分離領域
に形成されている場合には、コンタクト部のための領域
を別途設ける必要がないため、さらなる微細化に対応す
ることが可能となる。
アス電圧を印加するためのコンタクト部が素子分離領域
に形成されている場合には、コンタクト部のための領域
を別途設ける必要がないため、さらなる微細化に対応す
ることが可能となる。
【００６９】さらに、半導体基板又は第1半導体層にウ
ェルが形成されている場合には、ウェルは全面を絶縁膜
で覆われているために、しきい値電圧の制御を精度よく
行うことができる。特に、多層ＳＯＩ基板における第1
半導体層にウェルが形成されている場合には、ウェルの
上面及び下面の全面が絶縁膜で覆われているために、し
きい値電圧の制御をより精度よくおこなうことができ
る。しかも、素子分離領域がウェルの側面をも完全に覆
う場合には、さらなるしきい値電圧の制御が可能とな
る。
ェルが形成されている場合には、ウェルは全面を絶縁膜
で覆われているために、しきい値電圧の制御を精度よく
行うことができる。特に、多層ＳＯＩ基板における第1
半導体層にウェルが形成されている場合には、ウェルの
上面及び下面の全面が絶縁膜で覆われているために、し
きい値電圧の制御をより精度よくおこなうことができ
る。しかも、素子分離領域がウェルの側面をも完全に覆
う場合には、さらなるしきい値電圧の制御が可能とな
る。
【００７０】また、ウェルが複数個形成され、互いに電
気的に分離されている場合には、ウェルごとにバイアス
電圧の大きさを制御することができる。
気的に分離されている場合には、ウェルごとにバイアス
電圧の大きさを制御することができる。
【００７１】さらに、本発明の半導体装置の製造方法に
よれば、コンタクト部が素子分離領域をかねて形成され
るため、コンタクト部形成のためのコンタクトホールの
形成を、素子分離領域の形成とかねることができ、特別
なマスク工程等の煩雑な工程を追加することなく、半導
体装置を製造することができ、製造コストの低減を図る
ことができる。
よれば、コンタクト部が素子分離領域をかねて形成され
るため、コンタクト部形成のためのコンタクトホールの
形成を、素子分離領域の形成とかねることができ、特別
なマスク工程等の煩雑な工程を追加することなく、半導
体装置を製造することができ、製造コストの低減を図る
ことができる。
【図１】本発明における半導体装置の実施の形態を示す
要部の概略断面図である。
要部の概略断面図である。
【図２】（ａ）は図1の半導体装置のしきい値電圧のバ
イアス電圧依存性を示すグラフ、（ｂ）はオフ電流のバ
イアス電圧依存性を示すグラフである。
イアス電圧依存性を示すグラフ、（ｂ）はオフ電流のバ
イアス電圧依存性を示すグラフである。
【図３】本発明における半導体装置の別の実施の形態を
示す要部の概略断面図である。
示す要部の概略断面図である。
【図４】本発明における半導体装置の製造方法を示す要
部の概略断面工程図である。
部の概略断面工程図である。
【図５】図４の半導体装置の製造方法において行われる
工程を示す要部の拡大断面工程図である。
工程を示す要部の拡大断面工程図である。
【図６】（ａ）は図３の半導体装置（ＮＭＯＳトランジ
スタ）のしきい値電圧のバイアス電圧依存性を示すグラ
フ、（ｂ）はオフ電流のバイアス電圧依存性を示すグラ
フである。
スタ）のしきい値電圧のバイアス電圧依存性を示すグラ
フ、（ｂ）はオフ電流のバイアス電圧依存性を示すグラ
フである。
【図７】（ａ）は図３の半導体装置（ＰＭＯＳトランジ
スタ）のしきい値電圧のバイアス電圧依存性を示すグラ
フ、（ｂ）はオフ電流のバイアス電圧依存性を示すグラ
フである。
スタ）のしきい値電圧のバイアス電圧依存性を示すグラ
フ、（ｂ）はオフ電流のバイアス電圧依存性を示すグラ
フである。
【図８】本発明における半導体装置のさらに別の実施の
形態を示す要部の概略断面図である。
形態を示す要部の概略断面図である。
【図９】本発明における半導体装置のさらに別の実施の
形態を示す要部の概略断面図である。
形態を示す要部の概略断面図である。
【図１０】従来のＳＯＩ構造の半導体装置を示す要部の
概略断面図である。
概略断面図である。
【図１１】従来の別のＳＯＩ構造の半導体装置を示す要
部の概略断面図である。
部の概略断面図である。
【図１２】従来のさらに別のＳＯＩ構造の半導体装置を
示す要部の概略断面図である。
示す要部の概略断面図である。
【図１３】従来の２層ＳＯＩ構造の半導体装置を示す要
部の概略断面図である。
部の概略断面図である。
１０、２０、３０ ＳＯＩ基板 １１、２１、３１ シリコン基板 １２、２２、３２ 埋め込み絶縁膜 １３、２３、３３ 半導体層 １４、２４、３４ ゲート絶縁膜 １５、２５、３５ ゲート電極 １６、２６、３６ ソース／ドレイン領域 ３１ａ、４３ｂ、６３ｂ Ｎ型ウェル ３１ｂ、４３ａ、６３ａ Ｐ型ウェル ３５ａ ＰＭＯＳ用のゲート電極 ３５ｂ ＮＭＯＳ用のゲート電極 ３７ 素子分離用トレンチ ３７ａ サイドウォールスペーサー ３７ａ’ ＣＶＤ酸化膜 ３７ｂ 導電体 ３８ 絶縁膜 ３９ａ ウェルコンタクト用ホール ３９ｂ トランジスタ用のコンタクトホール３９ｂ ４０、６０ 多層ＳＯＩ基板 ４１、６１ 支持基板 ４２、６２ 第１絶縁層 ４３、６３ 第１半導体層 ４４、６４ 第２絶縁層 ４５、６５ 第２半導体層 ４６、６６ トレンチ素子分離領域 ４８ａ、４８ｂ、６８ａ、６８ｂ ゲート電極 ４９ａ、４９ｂ、６９ａ、６９ｂ ソース／ドレイン領
域 ５０、７０ ウェルコンタクト
域 ５０、７０ ウェルコンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｎ ６２６Ｃ Ｆターム(参考） 5F048 AA01 AC03 AC04 BA15 BA16 BE03 BE09 BG14 5F110 AA02 AA04 AA06 AA09 AA15 AA16 BB04 CC02 DD01 DD05 DD06 DD13 DD14 DD22 DD30 GG02 GG03 GG04 GG12 GG24 GG25 NN62
Claims (19)
- 【請求項１】 半導体基板上に埋め込み絶縁膜を介して
半導体層が形成されたＳＯＩ基板の半導体層にＭＯＳト
ランジスタが形成されてなる半導体装置であって、前記
ＭＯＳトランジスタにより構成される半導体回路の動作
状態と待機状態とで、それぞれ異なるバイアス電圧が前
記半導体基板に印加されてなる半導体装置。 - 【請求項２】 半導体層に素子分離領域が形成され、該
素子分離領域に半導体基板にバイアス電圧を印加するた
めのコンタクト部が形成されてなる請求項１に記載の半
導体装置。 - 【請求項３】 半導体層に形成されたＭＯＳトランジス
タの下方の半導体基板表面に、該基板の他の領域よりも
不純物濃度の高いウェルが形成され、該ウェルにバイア
ス電圧が印加されてなる請求項１又は２に記載の半導体
装置。 - 【請求項４】 ＭＯＳトランジスタがＮチャネル型ＭＯ
ＳトランジスタとＰチャネル型ＭＯＳトランジスタとで
あり、前記Ｎチャネル型ＭＯＳトランジスタの下方の半
導体基板にはＰ型ウェルが形成され、前記Ｐチャネル型
トランジスタの下方の半導体基板にはＮ型ウェルが形成
されてなる請求項３に記載の半導体装置。 - 【請求項５】 Ｐ型ウェルとＮ型ウェルとが、電気的に
分離された状態で半導体基板に形成されてなる請求項４
に記載の半導体装置。 - 【請求項６】 半導体基板上に埋め込み絶縁膜を介して
半導体層が形成されたＳＯＩ基板の半導体層にＭＯＳト
ランジスタが形成されてなる半導体装置であって、前記
半導体層に形成された素子分離領域に前記半導体基板に
バイアス電圧を印加するためのコンタクト部が形成され
てなる半導体装置。 - 【請求項７】 半導体層に形成されたＭＯＳトランジス
タの下方の半導体基板表面に、該基板の他の領域よりも
不純物濃度の高いウェルが形成され、該ウェルにバイア
ス電圧が印加されてなる請求項６に記載の半導体装置。 - 【請求項８】 ＭＯＳトランジスタがＮチャネル型ＭＯ
ＳトランジスタとＰチャネル型ＭＯＳトランジスタとで
あり、前記Ｎチャネル型ＭＯＳトランジスタの下方の半
導体基板にはＰ型ウェルが形成され、前記Ｐチャネル型
トランジスタの下方の半導体基板にはＮ型ウェルが形成
されてなる請求項７に記載の半導体装置。 - 【請求項９】 Ｐ型ウェルとＮ型ウェルとが、電気的に
分離された状態で半導体基板に形成されてなる請求項８
に記載の半導体装置。 - 【請求項１０】 ＭＯＳトランジスタにより構成される
半導体回路の動作状態と待機状態とにおいて、それぞれ
異なるバイアス電圧が印加されてＭＯＳトランジスタの
閾値電圧が変化してなる請求項６〜９のいずれか１つに
記載の半導体装置。 - 【請求項１１】 支持基板上に第１絶縁層、第１半導体
層、第２絶縁層及び第２半導体層が順次形成された多層
ＳＯＩ基板の第２半導体層にＭＯＳトランジスタが形成
されてなる半導体装置であって、前記第１半導体層にバ
イアス電圧が印加されてなる半導体装置。 - 【請求項１２】 第２半導体層に素子分離領域が形成さ
れ、該素子分離領域に第１半導体層にバイアス電圧を印
加するためのコンタクト部が形成されてなる請求項１１
に記載の半導体装置。 - 【請求項１３】 第２半導体層に形成されたＭＯＳトラ
ンジスタの下方の第１半導体層表面に、該第１半導体層
の他の領域よりも不純物濃度の高いウェルが形成され、
該ウェルにバイアス電圧が印加されてなる請求項１１又
は１２に記載の半導体装置。 - 【請求項１４】 ＭＯＳトランジスタがＮチャネル型Ｍ
ＯＳトランジスタとＰチャネル型ＭＯＳトランジスタと
であり、前記Ｎチャネル型ＭＯＳトランジスタの下方の
第１半導体層にはＰ型ウェルが形成され、前記Ｐチャネ
ル型トランジスタの下方の第１半導体層にはＮ型ウェル
が形成されてなる請求項１３に記載の半導体装置。 - 【請求項１５】 Ｐ型ウェルとＮ型ウェルとが、電気的
に分離されてなる請求項１４に記載の半導体装置。 - 【請求項１６】 Ｐ型ウェルとＮ型ウェルとが、絶縁層
により電気的に分離されてなる請求項１５に記載の半導
体装置。 - 【請求項１７】 絶縁層が、第２半導体層、第２絶縁層
及び第１半導体層を貫通して形成された素子分離領域を
構成する絶縁層の一部である請求項１６に記載の半導体
装置。 - 【請求項１８】 ＭＯＳトランジスタにより構成される
半導体回路の動作状態と待機状態とにおいて、それぞれ
異なるバイアス電圧が印加されてＭＯＳトランジスタの
閾値電圧が変化してなる請求項１１〜１７のいずれか１
つに記載の半導体装置。 - 【請求項１９】 （ａ）半導体基板又は半導体層上に埋
め込み絶縁膜及び表面半導体層が形成されたＳＯＩ基板
の前記表面半導体層に素子分離領域を形成する工程と、 （ｂ）前記半導体基板又は半導体層に達するトレンチを
前記素子分離領域内に形成する工程と、 （ｃ）前記トレンチを含む表面半導体層上全面に絶縁膜
を形成する工程と、 （ｄ）該絶縁膜をエッチバックすることにより前記トレ
ンチの側壁にサイドウォールスペーサーを形成するとと
もにトレンチ底部の前記半導体基板又は半導体層を露出
させる工程と、 （ｅ）前記トレンチ内に導電膜を埋め込むことにより素
子分離領域内に前記半導体基板又は半導体層に接続され
たコンタクト部を形成する工程を含む半導体装置の製造
方法。
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