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KR100836645B1 - 전자 패키지 및 그 제조방법 - Google Patents

전자 패키지 및 그 제조방법 Download PDF

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KR100836645B1
KR100836645B1 KR1020070022047A KR20070022047A KR100836645B1 KR 100836645 B1 KR100836645 B1 KR 100836645B1 KR 1020070022047 A KR1020070022047 A KR 1020070022047A KR 20070022047 A KR20070022047 A KR 20070022047A KR 100836645 B1 KR100836645 B1 KR 100836645B1
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KR
South Korea
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semiconductor chip
build
package
insulating material
layer
Prior art date
Application number
KR1020070022047A
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English (en)
Inventor
백종환
이성
도재천
강준석
김선경
Original Assignee
삼성전기주식회사
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Filing date
Publication date
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Abstract

전자 패키지 및 그 제조방법이 개시된다. 일면에 전기접점이 형성된 반도체 칩(chip)을 실장하는 단계, 절연재를 도포하여 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계, 절연재를 천공하여 전기접점과 전기적으로 연결되는 비아(via)를 형성하는 단계, 실장 단계 내지 비아 형성 단계를 소정 횟수 반복하는 단계 및 비아와 전기적으로 연결되는 범프를 결합하는 단계를 포함하는 전자 패키지 제조방법은, 패턴 사이즈의 최소화 가능한 NEW SIP(System In Package) 구조를 구현할 수 있으며, 반도체 칩의 전기접점을 연결할 수 있는 미세패턴을 형성할 수 있어, CSP(chip scale package)의 신뢰도를 향상시킬 수 있다.
전자 패키지, 빌드업, 스택, CSP, SIP

Description

전자 패키지 및 그 제조방법{Electronic package and manufacturing method thereof}
도 1은 종래기술에 따른 전자 패키지를 나타낸 단면도.
도 2는 종래기술에 따른 전자 패키지를 나타낸 개략도.
도 3은 본 발명의 바람직한 일 실시예에 따른 전자 패키지 제조방법을 나타낸 순서도.
도 4는 본 발명의 바람직한 일 실시예에 따른 전자 패키지 제조방법을 나타낸 흐름도.
도 5는 본 발명의 바람직한 일 실시예에 따른 전자 패키지를 나타낸 단면도.
도 6은 본 발명의 바람직한 다른 실시예에 따른 전자 패키지를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 방열판 11 : 접착제
12a,12b : 반도체 칩 13a, 13b : 전기접점
14 : 제1 비아 15 : 제2 비아
14a, 15a : 비아홀 17 : 관통비아
17a : 관통홀 20 : 절연재
30a, 30b : 빌드업층 40 : 범프
100 : 제1 패키지 200 : 제2 패키지
본 발명은 전자 패키지 및 그 제조방법에 관한 것이다.
최근에 반도체 산업의 발전과 사용자의 요구에 따라 전자 기기는 더욱 소형화 및 경량화가 요구되고 있다. 이에 따라, 개발된 기술 중의 하나가 용량과 실장밀도의 증가를 위하여 여러 개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시킨 형태의 3차원 적층 기술이다.
이러한 3차원 패키지 기술은 고집적도를 구현할 수 있다는 장점 외에도 전체적인 상호연결의 길이를 감소시킴으로써 전기적 특성 향상 및 저전력 소비 등의 장점이 있다.
현재의 COC(Chip On Chip)구조에 있어서 칩(chip) 스택(stack)을 다층으로 하는 구조는 칩을 스택하고 와이어 본딩(Wire bonding)을 이용하는 기술이 있다. 이러한 와이어 본딩 기술을 이용한 전자 패키지가 도 1에 도시되어 있다. 이러한 기술은 패키지(Package)의 사이즈를 최소화하는 데 있어 한계가 존재하며, 와이어(Wire)를 사용함에 따라 I/O(input/output)수 또한 한계가 존재할 수 밖에 없다.
이러한 I/O 수의 한계나, 패키지 사이즈를 극복하기 위해 칩에 비아(via)를 만들고 스택하여 제작하는 방법을 이용한 전자 패키지가 도 2에 도시되어 있다. 그 러나, 이러한 구조 또한 칩에 비아를 만듦에 있어 한계가 존재하고, 칩을 정밀하게 스택하지 않을 경우 불량발생의 소지가 높은 문제점을 발생한다.
본 발명은 사이즈에 있어서 최소화가 가능한 SIP(System In Package) 구조를 구현할 수 있고, 반도체 칩의 전기접점을 연결할 수 있는 미세패턴을 형성할 수 있는 전자 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 일면에 전기접점이 형성된 반도체 칩(chip)을 실장하는 단계, 절연재를 도포하여 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계,
절연재를 천공하여 전기접점과 전기적으로 연결되는 비아(via)를 형성하는 단계, 실장 단계 내지 비아 형성 단계를 소정 횟수 반복하는 단계 및 비아와 전기적으로 연결되는 범프를 결합하는 단계를 포함하는 전자 패키지 제조방법이 제공된다.
실장 단계 이전에, 반도체 칩이 실장되는 방열판(heat spreader)을 제공할 수 있고, 실장 단계에서, 반도체 칩과 방열판 사이에 접착제(adhesive)를 개재시켜 반도체 칩을 방열판에 접착시킬 수 있다.
인캡슐레이팅 단계는, 반도체 칩을 커버하도록 방열판에 액상의 수지를 도포하고 소성(curing)시키는 단계를 포함할 수 있다.
비아 형성 단계는, (a) 전기접점이 노출되도록 절연재를 드릴링(drilling)하여 비아홀(via hole)을 천공하는 단계 및 (b) 비아홀의 표면을 도금(plating)하여 제1 비아를 형성하는 단계를 포함할 수 있다.
단계 (b) 이후에, 절연재에 빌드업(build-up)층을 적층하고 빌드업층을 천공하여 제1 비아와 전기적으로 연결되는 제2 비아를 가공하는 빌드업 단계를 더 포함할 수 있는데, 빌드업층은 복수로 적층되고, 제2 비아는 복수의 빌드업층에 각각 가공될 수있다.
반복 단계는, 반도체 칩이 스택된 구조를 이루도록 수행될 수 있는데, 반도체 칩은 접착제를 개재하여 절연재에 접착될 수 있고, 반복 단계와 범프 결합하는 단계 사이에, 복수의 비아를 전기적으로 연결하는 관통비아를 형성할 수 있는데, 관통비아의 형성은, 절연재를 천공하여 관통홀을 형성한 후, 관통홀 내에 도전성 페이스트를 충전하여 형성할 수 있다.
또한, 본 발명의 다른 측면에 따르면, 방열판(Heat spreader) 상에 복수로 스택(stack)되는 단위 패키지를 포함하는 전자 패키지로서, 단위 패키지는, 전기접점이 형성된 일면이 윗쪽을 향하도록 실장되는 반도체 칩(chip)과, 반도체 칩을 인캡슐레이팅(encapsulating)하는 절연재와, 절연재에 관삽되어 전기접점과 전기적으로 연결되는 제1 비아(via)를 포함하는 것을 특징으로 하는 전자 패키지가 제공된다.
절연재를 관통하여 형성되며, 복수의 제1 비아를 전기적으로 연결하는 관통비아를 형성할 수 있고, 전자 패키지의 표면에 결합되며, 관통비아와 전기적으로 연결되는 도전성 범프(bump)를 형성할 수 있다.
단위 패키지는, 절연재에 적층되는 빌드업층과, 빌드업층에 관삽되어 제1 비아와 전기적으로 연결되는 제2 비아를 더 포함할 수 있고, 빌드업층은 복수로 적층되고, 제2 비아는 복수의 빌드업층에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성될 수 있다.
전술한 것 외의 다른 측면, 특징, 잇점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 전자 패키지 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 전자 패키지 제조방법을 나타낸 순서도이고, 도 4는 본 발명의 바람직한 일 실시예에 따른 전자 패키지 제조방법을 나타낸 흐름도이다. 도 4를 참조하면, 방열판(10), 접착제(11), 반도체 칩(12a, 12b), 전기접점(13a, 13b), 제1 비아(14), 비아홀(14a, 15a), 제2 비아(15), 관통비아(17), 관통홀(17a), 절연재(20), 빌드업층(30a, 30b), 범프(40), 제1 패키지(100), 제2 패키지(200)가 도시되어 있다.
본 발명은 반도체 칩 패턴 상부로부터 금속의 배선으로 빌드업(build-up) 기술을 사용하여 패키지(package)를 만들고, 그 상부에 반도체 칩을 실장한 후, 빌드 업을 반복함으로써 사이즈의 최소화 가능한 SIP(System In Package) 구조를 구현한 것이다.
즉, 본 실시예에 따라 전자 패키지를 제조하기 위해서는 먼저 일면에 전기접점(13a)이 형성된 반도체 칩(12a)을 실장한다(100). 실장공정은 도 4의 (a)에 도시된 것처럼 이루어지는데, 반도체 칩(12a)과 방열판(10) 사이에 접착제(11)를 개재시켜 반도체 칩(12a)을 방열판(10)에 접착시킨다.
반도체 칩(12a)의 일면에 전기접점(13a)이 형성되어 있으며, 후술하는 것과 같이 빌드업 기술을 적용하여 전기접점(13a)에 대한 전기적 연결을 구현하기 위해 도 4의 (b)와 같이 전기접점(13a)이 형성된 면이 노출되도록, 즉 전기접점(13a)이 형성되지 않은 면을 방열판(10)에 접합한다. 반도체 칩(12a)의 하부에 방열판(Heat spreader)(10)이 부착되어 있어 반도체 칩(12a)으로부터 발생되는 열을 보다 효율적으로 방출시킬 수 있다.
또한, 방열판(10)에 반도체 칩(12a) 실장 공정은 반도체 칩의 실장을 위한 복잡한 공정 대신 단순히 접착제(11)를 사용하여 칩을 접합하는 공정으로 수행될 수 있어 저렴하고 신속하게 진행될 수 있다.
다음으로, 도 4의 (c)에 도시된 바와 같이, 방열판(10)에 절연재(20)를 코팅하여 반도체 칩(12a)을 절연재(20) 내에 수용시켜 커버하는 인캡슐레이팅(encapsulating) 공정을 진행한다(110). 반도체 칩(12a)의 몰딩은 EMC(Epoxy molding compound) 등 기존의 몰딩재로 인캡슐레이팅할 수도 있으며 후술할 빌드업층(30a, 30b)의 재질과 동일한 PI 레진 등을 사용하면 반도체 칩 인캡슐레이팅 공 정과 빌드업 공정을 동일한 프로세스로 진행할 수 있어 공정이 단순하고, 재료 간의 물성차이로 인한 패키지의 에러를 방지할 수 있다.
본 실시예에서는 반도체 칩(12a)을 커버하도록 방열판(10)에 빌드업층(30a, 30b)의 재질과 동일한 액상의 수지를 도포하고 이를 소성(curing)시키는 공정으로 진행될 수 있다(112).
절연재(20)가 경화된 후에는 절연재(20)를 천공하여 전기접점(13a)과 전기적으로 연결되는 비아(14)를 형성한다(120). 비아(14)는 내장된 반도체 칩(12a)의 전기접점(13a)이 외부와 전기적으로 연결될 수 있게 하는 역할을 하며, 후술할 최종 전자 패키지 제조 완료 후, 각 단위 패키지 간의 반도체 칩을 관통비아(17)를 통하여 전기적으로 연결할 수 있도록 한다.
본 발명에서'비아'는 후술할 절연재(20)에 형성될 제1 비아(14)와 빌드업층(30a)에 형성될 제2 비아(15)를 통칭하는 의미이고, 특정 위치에 형성되는 경우에는 제1 또는 제2 비아로 설명하며, 절연층 또는 빌드업층에 관삽되는 전기접점과의 전기적 연결통로를 통칭하여 '비아'로 설명한다.
비아(14) 형성단계는 도 4의 (d)에 도시된 바와 같이, 반도체 칩(12a)의 전기접점이(13a) 노출되도록 절연재(20)를 드릴링(drilling)하여 비아홀(14a)을 천공하고(122), 도 4의 (e)와 같이, 표면에 Cu 스퍼터링(sputtering), 도전성 페이스트 충전 등의 공정을 적용하여 도금층이 형성되도록 함으로써 제1 비아(14)를 형성한다(124). 이로써, 내장된 반도체 칩(12a)의 전기접점(13a)이 외부와 전기적으로 연결될 수 있게 된다. 비아홀(14a)의 천공에 사용되는 드릴링 공정 및 비아홀(14a)을 전기적으로 도통시키기 위한 도금 공정이 전술한 실시예에 한정되지 않음은 물론이다.
다음으로, 절연재(20)에 빌드업층(30a)을 적층하고 빌드업층(30a)을 천공하여 제1 비아(14)와 전기적으로 연결되는 제2 비아(15)를 가공한다(126). 제2 비아(15)를 형성하는 공정으로 먼저, 도 4의 (f)에 도시된 바와 같이, 절연재(20)에 첫번째 빌드업층(30a)을 적층한다. 빌드업층(30a)은 절연성 재질로 이루어지며, 절연재(20)와 동일한 재료인 액상 PI를 도포하여 경화시키거나, PI 필름을 적층하여 구현할 수 있다.
다음으로, 도 4의 (g)에 도시된 바와 같이, 제1 비아(14)의 위치에서 첫번째 빌드업층(30a)을 드릴링하여 비아홀(15a)을 천공하고, 도 4의 (h)와 같이 비아홀(15a) 내면을 도금하여 제2 비아(15)를 형성한다. 이로써 반도체 칩(12a)의 전기접점(13a)으로부터의 전기적 연결 통로가 구현되는 비아를 형성할 수 있다.
이때, 빌드업층(30a)은 복수로 적층될 수 있으며, 제2 비아(15)는 복수의 빌드업층(30a)에 각각 가공되어 반도체 칩(12a)의 전기접점(13a)을 전기적으로 연결시킬 수 있다. 본 발명에서는 한층의 빌드업층(30a)에 제2 비아(15)를 형성하는 것을 실시예로 한다.
다음으로, 도 4의 (i)에 도시된 바와 같이, 제2 비아(15)가 형성된 첫번째 빌드업층(30a)에 두번째 빌드업층(30b)을 적층시킨다. 두번째 빌드업층(30b)의 재질은 절연재(20) 및 첫번째 빌드업층(30a)의 재질과 동일한 재질이다.
반도체 칩(12a)상의 전기접점(13a)으로부터의 전기적 연결통로를 제1 비 아(14)를 통하여 구현하고, 빌드업층(30a)에 제2 비아(15)를 형성하여 제1 비아(14)와 제2 비아(15)가 전기적으로 연결된다. 따라서, 반도체 칩(12a)의 전기접점(13a)과 제2 비아(15)가 전기적으로 연결되는 제1 패키지(100)를 형성할 수 있다.
다음으로, 반도체 칩 실장, 인캡슐레이팅 및 비아 형성을 소정 횟수 반복하여 반도체 칩이 스택된 구조를 이루도록 수행한다(130). 따라서, 반도체 칩 패턴 상부로부터 금속의 배선으로 빌드업(build-up) 기술을 사용하여 패키지(package)를 만들고, 그 상부에 반도체 칩을 실장한 후, 빌드업을 반복함으로써 사이즈의 최소화 가능한 NEW SIP(System In Package) 구조를 구현할 수 있다.
여기서, 본 발명에서의 '스택된'의 의미는 반도체 칩이 수직방향으로 쌓여 있는 구조임을 의미한다.
이와 같은 공정을 수행하기 위해, 먼저 도 4의 (j)와 같이, 제1 패키지(100)상의 두번째 빌드업층(30b)에 접착제(11)를 개재시켜 반도체 칩(12b)을 실장한다. 이때, 반도체 칩(12b)의 일면에 전기접점(13b)이 형성되는데, 전기접점(13b)이 없는 타면을 두번째 빌드업층(30b)에 접착시켜, 빌드업 기술을 적용한 전기접점(13a)의 전기적 연결을 구현 할 수 있다.
도 4의 (k)와 같이, 접착제(11)와 반도체 칩(12b)을 커버하도록 절연재(20)를 인캡슐레이팅하고, 도 4의 (l)과 같이 반도체 칩(12b)의 전기접점(13b)이 노출되도록 절연재(20)를 천공하여 비아홀(14a)을 가공한다. 이때, 절연재(20)의 재질은 상술한 반도체 칩(12a)을 인캡슐레이팅한 절연재(20)와 동일한 재질의 절연 재(20)이고, 비아홀(14a)의 가공 방법 또한 제1 패키지(100)의 비아홀(14a,15a)가공 방법과 동일하다.
다음으로, 도 4의 (m)과 같이, 비아홀(14a)의 내면을 도금하여 반도체 칩(12b)과 전기적으로 연결되는 통로를 구현할 수 있다.
그 다음으로, 도 4의 (n)과 같이 반도체 칩(12b)과 전기적으로 연결되는 제1 비아(14)에 세번째 빌드업층(30a)을 적층하고, 도 4의 (o)에 도시된 바와 같이, 제1 비아(14)의 위치에서 비아홀(15a)을 천공한 후, 도 4의 (p)와 같이, 비아홀(15a)의 내면을 도금하여 제2 비아(15)를 형성한다. 따라서, 제1 비아(14)와 전기적으로 연결되는 제2 비아(15)를 구현할 수 있으며, 결과적으로 반도체 칩(12b)의 전기접점(13b)과 제2 비아(15)를 전기적으로 연결하는 제2 패키지(200)를 구현할 수 있다.
다음으로 도 4의 (q)와 같이 제2 비아(15)에 네번째 빌드업층(30b)을 적층할 수 있으며, 상술한 바와 같이, 복수의 빌드업층을 적층할 수 있으나, 본 발명에서는 한층의 빌드업층(30d)을 적층하는 것을 실시예로 한다. 하지만, 네번째 빌드업층(30b)에도 비아를 형성하여 복수의 빌드업층을 구현할 수 있음은 물론이다.
또한, 본 발명에서는 제1 패키지(100)와 제2 패키지(200)를 실시예로 설명하였으나, 두 층 이상의 패키지를 수직으로 스택 할 수 있음은 물론이다.
제1 패키지(100)와 제2 패키지(200)가 형성되면, 제1 패키지(100)의 두번째 빌드업층(30b)에 형성된 제2 비아(15)와 제2 패키지(200)의 네번째 빌드업층(30b)에 형성된 제2 비아(15)를 전기적으로 연결시키는 관통비아(17)를 형성할 수 있 다(140).
관통비아(17)를 형성하는 공정으로, 먼저 절연재(20)를 레이저 드릴링하여 천공한 후 관통홀(17a)을 형성한다(142). 이때, 도 4의 (r)과 같이 제1 패키지(100)와 제2 패키지(200)를 스택한 후, 한꺼번에 관통홀(17a)을 천공할 수 있으며, 각각의 제1 패키지(100)와 제2 패키지(200)의 관통홀(17a)을 천공한 후, 두 패키지를 스택 할 수도 있음은 물론이다.
다음으로, 도 4의 (s)와 같이, 천공된 관통홀(17a)내에 도전성 페이스트로 충전하여 비아(14,15)간의 전기적 연결을 구현하는 관통비아(17)를 형성할 수 있다(144). 따라서, 제1 패키지(100)의 반도체 칩(12a)과 제2 패키지(200)의 반도체 칩(12b)간의 전기적 도통을 구현할 수 있는 전자 패키지를 형성할 수 있다.
이로써, 빌드업 공법 및 패키지 스택을 통한 NEW SIP(system in package) 구조를 실현할 수 있으며, 빌드업 구조를 통한 CSP(chip scale package)의 신뢰도를 향상 시킬 수 있다.
마지막으로, 관통비아(17)와 전기적으로 연결되는 범프(40)를 형성한다(150). 그 공정으로, 도 4의 (t)에 도시된 바와 같이, 제2 패키지(200)의 빌드업층(30b)에 노출되는 관통비아(17)의 표면에 솔더볼(solder ball) 등의 도전성 범프(40)를 결합하여 전자 패키지와 외부 장치와의 전기적 연결을 위한 접점을 형성한다.
도 5는 본 발명의 바람직한 일 실시예에 따른 전자 패키지를 나타낸 단면도 이다. 도 5를 참조하면, 방열판(10), 접착제(11), 반도체 칩(12a, 12b), 전기접점(13a, 13b), 제1 비아(14), 비아홀(14a, 15a), 제2 비아(15), 관통비아(17), 관통홀(17a), 절연재(20), 빌드업층(30a, 30b), 범프(40), 제1 패키지(100), 제2 패키지(200)가 도시되어 있다.
본 발명은 방열판(10) 상에 복수로 스택되는 단위 패키지를 포함하는 전자 패키지로서, 단위 패키지(100, 200)는 반도체 칩(12a, 12b)과 절연재(20) 및 제1 비아(14)를 포함한다.
반도체 칩(12a)은 전기접점(13a)이 형성된 일면이 윗쪽을 향하도록 방열판(10)에 실장되는데, 다시 말해서, 반도체 칩(12a)의 타면이 방열판(10)에 실장된다. 또한, 반도체 칩(12a)과 방열판(10) 사이에 접착제(11)를 개재시켜 접착시킨다.
반도체 칩(12a)의 하부에 방열판(Heat spreader)(10)이 부착되어 있어 반도체 칩(12a)으로부터 발생되는 열을 보다 효율적으로 방출시킬 수 있으며, 방열판(10)에 반도체 칩(12a) 실장 및 빌드업층(30a, 30b)에 반도체 칩(12b)을 스택하는 공정은 반도체 칩의 실장을 위한 복잡한 공정 대신 단순히 접착제(11)를 사용하여 칩을 접합하는 공정으로 수행될 수 있어 저렴하고 신속하게 진행될 수 있다.
절연재(20)는 방열판(10)에 도포되며, 반도체 칩(12a, 12b)에 액상의 PI 레진(resin)을 도포하여 인캡슐레이팅 할 수 있다. 반도체 칩(12a)의 몰딩은 EMC(Epoxy molding compound) 등 기존의 몰딩재로 인캡슐레이팅할 수도 있으며 빌드업층(30a, 30b)의 재질과 동일한 PI 레진 등을 사용하면 반도체 칩 인캡슐레이팅 공정과 빌드업 공정을 동일한 프로세스로 진행할 수 있어 공정이 단순하고, 재료 간의 물성차이로 인한 패키지의 에러를 방지할 수 있다.
제1 비아(14)는 절연재(20)에 관삽되어 전기접점(13a)과 전기적으로 연결될 수 있다. 한편, 제1 비아(14)의 가공방법은 상술한 바와 같다. 따라서, 반도체 칩(12a)의 일면에 형성된 전기접점(13a)과 전기적으로 연결되는 제1 비아(14)를 포함하는 제1 패키지(100)를 형성할 수 있다.
또한, 단위 패키지(100, 200)는 절연재(20)에 적층되는 빌드업층(30a)과, 빌드업층(30a)에 관삽되어 제1 비아(14)와 전기적으로 연결되는 제2 비아(15)를 포함할 수 있다. 이로써, 반도체 칩(12a)으로부터의 전기적 연결통로(electrical path)는 반도체 칩(12a)의 전기접점(13a)으로부터 빌드업 공정을 진행하여 구현되므로 보다 미세한 피치의 구현이 가능하다.
이때, 빌드업층(30a)는 복수로 적층될 수 있으며, 제2 비아(15)는 복수의 빌드업층(30a)에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성될 수 있다.
보다 구체적으로, 제1 패키지(100)에 반도체 칩(12b)의 타면이 수직으로 스택되며, 반도체 칩(12b)의 일면에 형성된 전기접점(13b)과 전기적으로 연결되는 제2 비아(15)를 포함하는 제2 패키지(200)를 형성할 수 있다.
따라서, 본 실시예에 따른 전자 패키지는 방열판(10)에 반도체 칩(12a)이 적층되고, 제1 패키지(100)에 반도체 칩(12b)이 순차적으로 적층되어 반도체 칩(12a, 12b)이 수직으로 스택된 구조를 이룰 수 있다.
이로써, 본 발명은 종래 빌드업 공법을 적용한 SIP에서 복수의 칩을 실장할 때 수평 정렬 방식으로 실장해야 함으로써 패턴 사이즈를 최소화하기 곤란하다는 문제를 극복할 수 있다.
본 발명에 따른 전자 패키지의 실시예는 먼저, 제1 비아(14)에 빌드업층(30a)을 적층하고, 빌드업층(30a)을 천공함으로써 제1 비아(14)와 전기적으로 연결되는 제2 비아(15)를 구현하는 제1 패키지(100)를 형성한다.
다음으로, 제1 패키지(100)에 제1 패키지(100)와 동일한 방법으로 제조된 제2 패키지(200)를 수직으로 스택하고, 절연재(20)를 관통함으로써, 복수의 제1 비아(14)를 전기적으로 연결하는 관통비아(17)를 형성할 수 있다.
또한, 제2 패키지(200)의 표면에 결합되며, 관통비아(17)와 전기적으로 연결되는 도전성 범프(40)를 더 포함할 수 있다. 즉, 전자 패키지를 외부 장치에 SMT(surface mount technology) 실장 등을 통해 연결하기 위해 빌드업층(30b)의 표면에 솔더볼 등의 도전성 범프(40)를 결합한다. 도전성 범프(40)는 빌드업층(30b)에 형성된 제2 비아(15)와 전기적으로 연결되어 전자 패키지와 외부 장치 간의 전기적 연결을 위한 접점을 이루게 된다.
도 6은 본 발명의 바람직한 다른 실시예에 따른 전자 패키지를 나타낸 단면도이다. 도 6을 참조하면, 방열판(10), 접착제(11), 반도체 칩(12a, 12b), 전기접점(13a, 13b), 제1 비아(14), 비아홀(14a, 15a), 제2 비아(15), 관통비아(17), 관통홀(17a), 절연재(20), 빌드업층(30a, 30b), 범프(40), 제1 패키지(100), 제2 패키지(200)가 도시되어 있다.
도 6을 참조하면, 도 5의 전자 패키지를 수직방향으로 다섯 층 스택하여 구성된 전자 패키지를 나타낸 것이다. 본 실시예에 따르면, 반도체 칩(12a, 12b)을 수직으로 스택한 구조이므로 종래 수평방식으로 반도체 칩을 실장할 때 보다 패턴 사이즈를 줄일 수 있다. 또한, 빌드업층을 형성함으로써, 반도체 칩의 전기접점을 연결할 수 있는 미세패턴을 형성할 수 있어, CSP의 신뢰도를 향상시킬 수 있다.
또한, 패키지(100, 200)간의 전기적 연결을 구현하는 통로인 관통비아(17)는 각 패키지에 관통비아(17)를 형성한 후 스택 할 수 있을 뿐만 아니라, 전체 패키지에 관통비아(17)를 형성하여 전기적 연결을 구현할 수 도 있다. 또한, 중간 부분의 패키지만을 전기적으로 연결하는 부분 관통비아를 형성할 수 있음은 물론이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 반도체 칩을 수직으로 스택한 구조이므로 종래 수평방식으로 반도체 칩을 실장할 때 보다 패턴 사이즈의 최소화 가능한 NEW SIP(System In Package) 구조를 구현할 수 있다. 또한, 빌드업층을 형성함으로써, 반도체 칩의 전기접점을 연결할 수 있는 미세패턴을 형성할 수 있어, CSP(chip scale package)의 신뢰도를 향상시킬 수 있다.

Claims (16)

  1. 일면에 전기접점이 형성된 반도체 칩(chip)을 실장하는 단계;
    절연재를 도포하여 상기 반도체 칩을 인캡슐레이팅(encapsulating)하는 단계;
    상기 절연재를 천공하여 상기 전기접점과 전기적으로 연결되는 비아(via)를 형성하는 단계;
    상기 반도체 칩이 스택된 구조를 이루도록, 상기 실장 단계 내지 상기 비아 형성 단계를 소정 횟수 반복하여 상기 반도체 칩과 상기 절연재와 상기 비아를 포함하는 단위패키지를 복수로 스택하는 단계; 및
    상기 비아와 전기적으로 연결되는 범프를 결합하는 단계를 포함하는 전자 패키지 제조방법.
  2. 제1항에 있어서,
    상기 실장 단계 이전에, 상기 반도체 칩이 실장되는 방열판(heat spreader)을 제공하는 단계를 더 포함하는 전자 패키지 제조방법.
  3. 제2항에 있어서,
    상기 실장 단계는, 상기 반도체 칩과 상기 방열판 사이에 접착제(adhesive)를 개재시켜 상기 반도체 칩을 상기 방열판에 접착시키는 단계를 포함하는 것을 특 징으로 하는 전자 패키지 제조방법.
  4. 제1항에 있어서,
    상기 인캡슐레이팅 단계는, 상기 반도체 칩을 커버하도록 상기 방열판에 액상의 수지를 도포하고 소성(curing)시키는 단계를 포함하는 것을 특징으로 하는 전자 패키지 제조방법.
  5. 제1항에 있어서,
    상기 비아 형성 단계는,
    (a) 상기 전기접점이 노출되도록 상기 절연재를 드릴링(drilling)하여 비아홀(via hole)을 천공하는 단계; 및
    (b) 상기 비아홀의 표면을 도금(plating)하여 제1 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 전자 패키지 제조방법.
  6. 제5항에 있어서,
    상기 단계 (b) 이후에,
    상기 절연재에 빌드업(build-up)층을 적층하고 상기 빌드업층을 천공하여 상 기 제1 비아와 전기적으로 연결되는 제2 비아를 가공하는 빌드업 단계를 더 포함하는 것을 특징으로 하는 전자 패키지 제조방법.
  7. 제6항에 있어서,
    상기 빌드업층은 복수로 적층되고, 상기 제2 비아는 복수의 상기 빌드업층에 각각 가공되는 것을 특징으로 하는 전자 패키지 제조방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 반도체 칩은 접착제를 개재하여 상기 절연재에 접착되는 것을 특징으로 하는 전자 패키지 제조방법.
  10. 제1항에 있어서,
    상기 반복 단계와 상기 범프 결합하는 단계 사이에,
    복수의 상기 비아를 전기적으로 연결하는 관통비아를 형성하는 단계를 더 포함하는 전자 패키지 제조방법.
  11. 제10항에 있어서,
    상기 관통비아 형성 단계는,
    상기 절연재를 천공하여 관통홀을 형성하는 단계; 및
    상기 관통홀 내에 도전성 페이스트를 충전하는 단계를 포함하는 것을 특징으로 하는 전자 패키지 제조방법.
  12. 단위 패키지는,
    전기접점이 형성된 일면이 윗쪽을 향하도록 실장되는 반도체 칩(chip)과;
    상기 반도체 칩을 인캡슐레이팅(encapsulating)하는 절연재; 및
    상기 절연재에 관삽되어 상기 전기접점과 전기적으로 연결되는 제1 비아(via)를 포함하며,
    상기 단위 패키지는, 방열판(Heat spreader) 상에 복수로 스택(stack)되는 것을 특징으로 하는 전자 패키지.
  13. 제12항에 있어서,
    상기 절연재를 관통하여 형성되며, 복수의 상기 제1 비아를 전기적으로 연결하는 관통비아를 더 포함하는 전자 패키지.
  14. 제13항에 있어서,
    상기 전자 패키지의 표면에 결합되며, 상기 관통비아와 전기적으로 연결되는 도전성 범프(bump)를 더 포함하는 전자 패키지.
  15. 제12항에 있어서,
    상기 단위 패키지는,
    상기 절연재에 적층되는 빌드업층과;
    상기 빌드업층에 관삽되어 상기 제1 비아와 전기적으로 연결되는 제2 비아를 더 포함하는 것을 특징으로 하는 전자 패키지.
  16. 제15항에 있어서,
    상기 빌드업층은 복수로 적층되고, 상기 제2 비아는 복수의 상기 빌드업층에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성되는 것을 특징으로 하는 전자 패키지.
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