JP2000323973A

JP2000323973A - 出力スルーレート制御回路

Info

Publication number: JP2000323973A
Application number: JP11126441A
Authority: JP
Inventors: Takeshi Mitsuda; 剛満田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-05-06
Filing date: 1999-05-06
Publication date: 2000-11-24
Also published as: CN1273459A; KR20010014858A

Abstract

(57)【要約】【課題】回路面積を増大させず、内部回路が高電圧，
サージ電圧から保護され、負荷の電圧によらずに出力電
流を一定に制御可能な出力スルーレート制御回路を提供
する。【解決手段】インバータ1,2は、端子Ｔ１から入力さ
れる制御信号Ｄinの極性を反転させる。ＭＯＳトランジ
スタ3はゲートがインバータ１の出力端子と接続されＭ
ＯＳトランジスタ4はゲートがインバータ２の出力端子
と接続されている。コンデンサ6は、演算器８の正相
（＋）入力端子と、接地点との間に介挿されている。Ｍ
ＯＳトランジスタ９とＭＯＳトランジスタ１０とは、ゲ
ート長及びゲート幅が同一の全く同様な、ｐチャンネル
型のＭＯＳトランジスタであり、カレントミラー回路Ｃ
Ｔ１を形成している。ＭＯＳトランジスタ１１とＭＯＳ
トランジスタ１２とは、ｎチャンネル型のＭＯＳトラン
ジスタであり、カレントミラー回路ＣＴ２を形成してお
り、同一ゲート電圧の場合の電流比は１：Ａである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インダクタンス負
荷が出力端子に接続された出力スルーレート制御回路に
係わるものである。

【０００２】

【従来の技術】自動車の電子化は急速に進み、マイクロ
コンピュ―タを内蔵した各種の自動車用電子装置がエン
ジン制御、ブレーキ制御、窓の開閉、あるいはドアロッ
クなどを制御している。自動車用電子装置は、バッテリ
で駆動されるため、電源電圧の変動が大きくなる。ま
た、自動車用電子装置の電源電圧には、サージ電圧が重
畳されることもある。さらに、自動車用電子装置は、振
動や衝撃にさらされるので、使用中に出力端子がショー
トしたり、はずれたりすることも考えられる。このよう
な異常状態においても破壊しないことが、自動車用電子
装置には求められている。

【０００３】また、自動車用電子装置は、機械的な部分
を駆動するため、プランジャやソレノイド、モータなど
のインダクタンス負荷となっていることが多い。このた
め、マイクロコンピュ―タの出力は、デジタル的に急峻
にターンオンしたり、ターンオフするので、これをイン
ダクタンス負荷に供給すると、インダクタンス負荷は逆
起電力を発生する。

【０００４】特に、自動車用電子装置内の出カトランジ
スタがターンオフするときに発生する逆起電力は、出力
波形をひずませるだけでなく、出力トランジスタが解放
状態となることから、出力トランジスタを破壊させるこ
とがある。

【０００５】さらに、インダクタンス負荷に急峻で大電
流が流れると、ノイズが発生し、隣接する電子装置を誤
動作させたり、ラジオ受信機に不快音を生じさせる。こ
のため、自動車用電子該置は、出力波形をわざとなまら
せるようにしている。このため、出力スルーレート制御
回路には、上記出力波形電圧に対する対策が求められる
ようになってきた。

【０００６】また、出力段のトランジスタに接続される
負荷として、ソレノイドを用いる場合には、ソレノイド
をターンオフする過程で発生する逆起電圧によるサージ
電圧から、出力用のトランジスタを保護する保護回路が
必要となる。

【０００７】このため、通常は、入力される制御信号の
矩形上のパルス波形を、そのままの波形状態で出力用ト
ランジスタのオン／オフに使用せず、この制御信号の矩
形状のパルス波形をランプ形状の立ち上がり/立ち下が
りを有する波形に変更し、負荷に流れる電流の急激な変
化に基づく逆起電圧の発生を緩和させる。このとき、サ
ージ電圧を押さえる目的で、図４に示す出力スルーレー
ト制御回路が用いられている。

【０００８】端子Ｔ100から入力される制御信号Ｄin
は、抵抗１０１及びコンデンサ１０２で構成される積分
回路により、制御回路１００から出力される図５（ａ）
の制御信号Ｄinのパルス波形を図５（ｂ）に示す立ち上
がり（時刻ｔ11）及び立ち下がり（時刻ｔ50）がランプ
形状の波形のランプ信号Ｄrmpに変換する。たとえば、
入力される制御信号Ｄinの立ち上がり時間（時刻ｔ20か
ら時刻ｔ11の間の時間）は、抵抗１０１の抵抗値とコン
デンサ１０２の容量値とで求まる時定数である。また、
入力される制御信号Ｄinの立ち下がり時間（時刻ｔ60か
ら時刻ｔ50の間の時間）も同様に、抵抗１０１の抵抗値
とコンデンサ１０２の容量値とで求まる時定数である。

【０００９】この結果、ｎチャンネル型ＭＯＳ（金属／
酸化膜／半導体）トランジスタのトランジスタ１０３に
流れる電流は、ゲートに入力される図５（ｂ）ランプ形
状の波形のランプ信号Ｄrmpの電圧に対応した図５
（ｃ）の電流Ｉoutが流れる。このとき、トランジスタ
１０３は、ゲート電圧がしきい値Ｖｔ以下では電流が流
れず、所定の電圧では出力電流Ｉoutが飽和するので、
出力電流Ｉoutの波形は図５（ｃ）に示すように、出力
電流Ｉout波形の時定数は抵抗１０１とコンデンサ１０
２の時定数とは必ずしも一致しない。

【００１０】また、図５（ｄ）の実線は、負荷１０４と
して抵抗を出力端子Ｔoutと外部電源Ｖout間に接続した
場合の出力端子Ｔoutにおける出力電圧の波形を示す。
さらに、図５（ｄ）破線は、負荷１０４としてインダク
タンスが出力端子Ｔoutと外部電源Ｖoutとの間に接続さ
れた場合の出力端子Ｔoutにおける出力信号Ｄoutの波形
を示す。このとき、負荷１０４が抵抗の場合には、出力
信号Ｄoutは、出力電流Ｉoutに反比例して変化する。一
方、負荷１０４がインダクタンス負荷の場合、出力信号
Ｄoutは、例えば、図５（ｄ）の時刻ｔ60における様
に、出力電流Ｉoutの時刻ｔ60の変曲点でオーバーシュ
ート（破線）している。

【００１１】出力信号Ｄoutが所定の電圧を越えると、
図５（ｅ）に承すように、過電圧検出パルスＤｓが生成
される。図４に示す回路では、定電流回路１０７とトラ
ンジスタ１０６とで過電流保護回路が形成されている。
例えば、トランジスタ１０３のゲ―トに高電圧が印加さ
れ、トランジスタ１０３が導通状態にあるとき、負荷１
０４がショートするなどしてトランジスタ１０３のドレ
イン電圧が図５（ｄ）の―点鎖線の様に、一時的に高電
圧になったとする。

【００１２】このとき、トランジスタ１０３が導通状態
にあるので、トランジスタ１０３には大電流が流れる。
このため、トランジスタ１０３は、この大電流により発
生する熱で破壊に至ることがある。これを防止するた
め、出力端子Ｔoutにおける出力電流Ｉoutを低下させる
ためのトランジスタ１０６が設けられている。

【００１３】すなわち、トランジスタ１０３のドレイン
電圧（出力信号Ｄoutの電圧）が保護素子１０５を介し
てトランジスタ１０６のゲートに供給され、出力信号Ｄ
outが所定の電圧以上になると、トランジスタ１０６が
導通し、図５（ｂ）に示す一点鎖線の様にトランジスタ
１０３のゲート電圧を低下させる。これにより、図５
（ｃ）に示す一点鎖線の様にトランジスタ１０３に流れ
る電流が制限されるため、トランジスタ１０３は破壊に
至らない。

【００１４】また、他の例として、トランジスタ１０３
が非導通状態のときにトランジスタ１０３のドレイン電
圧（出力信号Ｄoutの電圧）が図５（ｄ）に示す破線
（時刻ｔ50〜時刻ｔ60にかけて）の様に一時的に高電圧
になったとする。このとき、図４に図示しない過電圧保
護回路が動作して、トランジスタ１０３のゲートに所定
の電圧、すなわち制御信号Ｄsを印加する。

【００１５】この結果、トランジスタ１０３が導通し
て、出力信号Ｄoutの電圧を制御するため、トランジス
タ１０３のドレインが過電圧となることや、逆パイアス
になることがなくなり、トランジスタ１０３は、破壊に
至らない。従って、負荷１０４がソレノイドであった場
合でも、出力信号Ｄoutの電圧変化は一定であり、逆起
電圧による出力波形の歪みの発生を低減できる。

【００１６】また、トランジスタ１０６は、ｎチャンネ
ル型のＭＯＳトランジスタであり、負荷１０４がショー
トしてトランジスタ１０３のドレインに大電流が流れる
のを防止するために、トランジスタ１０３のゲートの電
圧を低下させるために設けられている。すなわち、図４
（d）の出力電圧（異常）が一定以上の場合、この電圧
に基づく出力信号Ｄoutの電圧が保護素子１０５を介し
て、トランジスタ１０６のゲートに供給され、トランジ
スタ１０６がオン状態となり、トランジスタ１０３のゲ
ート電圧が低下し、トランジスタ１０３は低電流状態と
なる。

【００１７】ここで、定電圧回路１０７は、トランジス
タ１０３のゲート電圧が所定の電圧（しきい値電圧より
高めの電圧「Ｖｔ＋α」）以上か以下かのいずれかであ
るかを判定するための回路であり、トランジスタ１０３
のゲート電圧が所定の電圧以上のとき導通するように設
定されている。ここで、Ｖｔはトランジスタ１０３のし
きい値電圧Ｖtである。

【００１８】すなわち、トランジスタ１０３がオフ状態
の場合、出力信号Ｄoutの電圧がＶoutであり、直接この
電圧をトランジスタ１０６のゲートへ出力するとトラン
ジスタ１０３のゲート電圧が上昇しない。このため、ト
ランジスタ１０３をオン状態とするため、ランプ信号Ｄ
rmpがトランジスタ１０３のしきい値電圧以上となるよ
うに、トランジスタ１０６のオン状態におけるランプ信
号Ｄrmpの電圧の低下を押さえている。

【００１９】逆に、トランジスタ１０３のゲート電圧が
高くなればなるほど、トランジスタ１０３のドレインに
流れる電流は大きくなる。このとき、外部電源電圧Ｖou
tや負荷１０４が所定の値であれば、負荷１０４により
出力信号Ｄoutが電圧降下するため、トランジスタ１０
３のドレイン電圧（出力信号Ｄoutの電圧）は降下し、
異常な電流が流れることはない。

【００２０】しかし、トランジスタ１０３のゲート電圧
が所定の電圧以上で、トランジスタ１０３が導通状態の
とき、外部電源電圧Ｖoutや負荷１０４が異常な状態と
なれば、例えば、負荷１０４がショートすれば、トラン
ジスタ１０３は大電流が流れ、発生する熱エネルギーに
より破壊してしまう。このトランジスタ１０３の破壊を
防止するため、トランジスタ１０６を導通させて、トラ
ンジスタ１０３のゲート電圧を「Ｖｔ＋α」に抑える。
このため、トランジスタ１０３は非導通にはならない
が、大電流は流れなくなる。

【００２１】さらに、図４に示す回路では、トランジス
タ１０３のしきい値電圧Ｖｔ、入力コンダクタンスｇ
m、抵抗値、コンデンサの容量値などが製造工程で大き
くぱらつくので、それに伴い、出力信号Ｄoutの波形の
スルーレートは、図５（ｄ）に示す２点鎖線のように大
きくばらついてしまう。

【００２２】このバラツキを改良するための回路とし
て、図６に示す演算器１１１を用いた出力スルーレート
制御回路も知られている。端子１００から入力される図
５（ａ）に示す制御信号Ｄinは、制御回路１１０により
図５（ｂ）ランプ形状の波形のランプ信号Ｄrmpに変換
される。そして、演算器１１１は、保護回路１０５を介
して入力される出力信号Ｄoutの電圧値をモニタしなが
ら、出力信号Ｄoutの電圧値ががランプ信号Ｄrmpの電圧
値に比例するように出力電流Ｉoutを負荷１０４を介し
てトランジスタ１０３へ流す。

【００２３】また、定電圧回路１０７及びトランジスタ
１０６の動作については、上述した図４に示す出力スル
ーレート制御回路と同様のため、再度の説明は省略す
る。

【００２４】

【発明が解決しようとする課題】通常、出力スルーレー
ト制御回路は、内部の回路を駆動させる電源Ｖccと、負
荷を駆動させる電源電圧Ｖoutとの電圧値が異なってい
る。しかしながら、図４に示す従来例の出力スルーレー
ト制御回路は、抵抗１０１の抵抗値とコンデンサ１０２
の容量値とで決まる時定数で生成されたランプ信号Ｄrm
pにより、トランジスタ１０３の電流値を制御している
のみである。

【００２５】また、前述のように、図４に示す出力スル
ーレート制御回路では、トランジスタ１０３のしきい値
電圧Ｖｔ、抵抗値、コンデンサの容量値などが製造工程
で大きくばらつくので、それに伴って、出力信号Ｄout
のスルーレートが図５（ｄ）に示す２点鎖線のように大
きくばらついてしまう

【００２６】すなわち、図４に示す従来例の出力スルー
レート制御回路は、出力信号Ｄoutの電流値の値の変化
の検出を行っていないため、実際に、出力信号Ｄoutに
よる電流値の値が不安定な上昇または下降を示す可能性
がある。一般に、トランジスタ１０３のゲート電圧Ｖgs
が一定であっても、ドレイン電圧Ｖdsが高くなると、ド
レイン電流（出力電流Ｉout）は大きくなる。従って、
図７に示すように、負荷の値が小さくなったり、外部電
源電Ｖoutが高くなると、異常な出力電流Ｉout（実線）
が流れる。

【００２７】図７（ここで使用している時刻は、図５と
同じ時刻を示している）において、時刻ｔ12でトランジ
スタ１０３のゲ一ト電圧が、トランジスタ１０３のしき
い値電圧Ｖｔよりも高くなると、トランジスタ１０３の
ドレイン電流（出力電流Ｉout）が流れ始める。負荷１
０４が正常な状態（破線）の場合には、時刻ｔ16まで電
流が増え続ける。すなわち、時刻ｔ13から時刻ｔ53まで
は、トランジスタ１０３のオン抵抗と負荷１０４の抵抗
値とで決まる電流が流れる。

【００２８】この時刻ｔ16から時刻ｔ53までの間は、ト
ランジスタ１０３のゲート電圧が高くなっても、ドレイ
ン電流（出力電流Ｉout）の値はそれほど変化しない。
一方、負荷１０４がショートするなどの異常な場合に
は、時刻ｔ12から時刻ｔ15まで電流が増え続ける。ま
た、時刻ｔ15からｔ56までは、トランジスタ１０３のオ
ン抵抗で決まる電流が流れる。この時刻ｔ15からｔ56ま
での間は、ゲート電圧が高くなっても、ドレイン電流
（出力電流Ｉout）の電流値はそれほど変化しない。こ
のような大電流が流れ続けると、トランジスタ１０３は
発熱して、この熱エネルギにより熱破壊することがあ
る。

【００２９】さらに、図４に示す従来例の出力スルーレ
ート制御回路は、トランジスタ１０６のゲート保護のた
めに、保護素子１０５が必要となり、回路面積が増大し
てしまう。ここで、保護素子１０５は、トランジスタ１
０６のゲ―トが出力端子Ｔoutに接続されており、静電
破壊やサージ電圧破壊防止用の保護回路と、高周波成分
を除去するためのフィルタ回路と、出力信号Ｄoutの電
圧を分圧する分圧回路等を有している。また、サ―ジ電
圧は、静電気に比べてエネルギが大きい。このため、図
４に示す出力スルーレート制御回路には、保護素子のサ
イズが大きくなり、半導体集積回路のチップ面積が大き
くなるという欠点がある。

【００３０】次に、図６に示す従来例の出力スルーレー
ト制御回路は、図４に示す従来例と異なり、負荷１０４
に供給する出力電圧Ｄoutの電圧値の制御を行うため、
演算器１１１により出力信号Ｄoutの電圧値をモニタし
ている。そして、保護素子１０５は、出力信号Ｄoutの
電圧値を、ランプ信号Ｄrmpの電圧変化の範囲内でリニ
アに変化が検出出来るように、分圧機能を有している。

【００３１】しかしながら、図６に示す従来例の出力ス
ルーレート制御回路には、保護素子１０５が抵抗での分
圧を使用しているため、負荷１０４の接続されている電
源電圧Ｖoutの電圧値を異なる電圧において使用した場
合、電源電圧Ｖoutの電圧値が変更される度に分圧の値
を変更させる必要がある。しかし、出力スルーレート制
御回路を１つの半導体集積回路で構成した場合、抵抗値
を変更することができず、分圧の値がこの電圧変化に追
従できないという欠点がある。この電圧値の変化は、制
御対象の負荷１０４の電圧値が変更される場合と、バッ
テリ等の継続使用による出力電圧レベルの低下の場合と
がある。また、分圧用抵抗は抵抗値が大きいので、半導
体集積回路に占めるサイズが大きく、チップ面積が大き
くなるという欠点がある。

【００３２】いま、演算器１１１に電源電圧Ｖccが供給
され、負荷１０４にＶccより高い電圧の外部電源電圧Ｖ
outが印加され、保護素子１０５内の分圧比１：Ｎとし
て帰還されたときを例に考える。このとき、端子Ｔout
の出力電圧Ｄoutの１／Ｎの電圧が演算器１１１の正相
（＋）入力端子に帰還され、その電圧Ｄout／ＮがＶcc
以内であれば、演算器１１１は正常に帰還動作を行う。
（図８（ここで使用している時刻は、図５と同じ時刻を
示している）破線。図５（ａ）に相当する。）

【００３３】次に、外部電源電圧Ｖoutが演算器１１１
の電源電圧ＶccのＮ倍以上になった場合を考える。この
時の出力電流Ｉout波形を図８に実線で示す。入力信号
Ｄinがハイレベルの期間に相当する時刻ｔ２１４〜ｔ２
５３（図５のｔ５３）では、トランジスタ１０３が導通
し、負荷１Ｏ４で電圧降下が大きいので、出力電圧Ｄou
tはＮ×Ｖcc以下になり、演算器１１１は制御可能範囲
内にである。（時刻ｔ２１５は、図５の時刻ｔ１５と等
しい。すなわち、図８における時間は、時刻に付加され
た符号の下２桁が一致する図５の時間と時刻の相対関係
を含めて一致する。）この期間は、本来トランジスタ１
０３の出力電流Ｉoutは、外部電源電圧Ｖoutとトランジ
スタ１０３のオン抵抗と負荷抵抗の値で決まる電流値、
即ちＶout／（オン抵抗値＋負荷抵抗値）となる。

【００３４】入力信号Ｄinが「Ｌ」レベルの期間に相当
する期間、即ち、時刻ｔ２１３以前、または時刻ｔ２５
５以降では、出力電流Ｉoutが流れなくなるので、負荷
１０４での電圧降下が少なくなって出力電圧ＤoutはＮ
×Ｖcc以上になり、演算器１１１は制御可能範囲外にな
る。この期間は、本来トランジスタ１０３の出力電流Ｉ
outが零になるはずであるが、演算器１１１の正相
（＋）入力端子にはＶcc以上の電圧が帰還され、演算器
１１１の出力電圧、即ちトランジスタ１０３のゲート電
圧はゼロにならない。このため、トランジスタ１０３の
ドレインに、出力電流Ｉoutとして、（Ｖout−Ｄout）
／（負荷抵抗値）の電流が流れる。

【００３５】このような不具合を解消するため、図６に
は図示しない出力カットオフ回路をトランジスタ１Ｏ３
のゲートと接地との間に設けている。出力カットオフ回
路は、ランプ信号Ｄrmpがトランジスタ１０３のしきい
値Ｖt以下になったら、トランジスタ１０３のゲート電
圧を強制的に「０」にすることで、トランジスタ１０３
を非導通になるようにしている。この結果、時刻ｔ２１
３以前、または時刻ｔ２５５以降では、出力電流Ｉout
が流れなくなるが、時刻ｔ２１３と時刻ｔ２５５で、出
力電流Ｉoutが不連続に変化し、出力波形に変曲点が
生じ、インダクタンス負荷に起電力が発生し、ノイズが
発生する。

【００３６】また、負荷１０４がショートした場合、出
力電圧ＤoutはＶcc以下となることが無いため、演算器
１１１の制御が不可能になる。すなわち、図８に一点鎖
線で示す様に、入力電圧Ｄinが「Ｌ」レベルであって
も、トランジスタ１０３に電流が流れ、入力電圧Ｄinが
「Ｈ」レベルとなると、さらに大きな電流が流れる。

【００３７】また、図６に示す従来例の出力スルーレー
ト制御回路は、出力信号Ｄoutを演算器１１１の入力端
子及びトランジスタ１０６のゲートに接続させる必要が
あり、静電気またはサージ電圧からの保護のため、保護
素子１０５が必要となり、回路面積が増大するという欠
点がある。

【００３８】さらに、分圧値を決める抵抗を半導体集積
回路の外部に構成し、使用する外部電源電圧に応じて分
圧値を変更すれば、このような問題は生じない。しかし
ながら、自動車用電子機器では、軽量小型化が要求され
ており、分圧用抵抗を半導体集積回路に内蔵し、さら
に、出カスルーレート制御回路をマイクロコンピュータ
と同一チップに構成することが要求されている。

【００３９】しかし、分圧用抵抗を半導体集積回路に内
蔵すると、使用する外部電源電圧に応じて異なる分圧値
を有する半導体集積回路を準備しておかなければなら
ず、半導体集積回路を製造、供給する業者の管理工数が
増えてしまう。また、自動車用電子機器のようにバッテ
リの電圧が絶えず変化している電子機器では、機器に組
み込んだ後で、外部電源電圧が高くなると制御可能範囲
外になってしまう。このため、分圧値を予想される最大
の外部電源電圧に設定しなければならず、通常の使用電
源電圧で最適な分圧値に設定することができない。

【００４０】本発明はこのような背景の下になされたも
ので、余計な保護素子を設けることなく、回路面積を増
大させずに、負荷の電圧や負荷の値の大きさによらずに
出力電圧のスルーレートを一定に制御可能な出力スルー
レート制御回路を提供する事にある。

【００４１】

【課題を解決するための手段】請求項１記載の発明は、
出力スルーレート制御回路において、入力されたパルス
からランプ信号を生成するランプ信号発生手段と、この
ランプ信号の電圧値に対応したランプ電流を出力する電
流生成手段と、このランプ電流の電流値に対応した出力
電流を、接続された負荷に流す出力電流生成手段とを具
備し、前記ランプ信号発生手段及び前記電流生成手段
と、前記出力電流生成手段との各々の駆動電圧が異なる
ことを特徴とする。

【００４２】請求項２記載の発明は、請求項１記載の出
力スルーレート制御回路において、前記ランプ信号発生
手段が定電流源とスイッチング素子とコンデンサとで構
成されており、入力される前記パルスでオン／オフされ
るスイッチング素子を介して前記定電流源から流れる電
流が、前記コンデンサに電荷として蓄積されることによ
り前記ランプ信号を生成することを特徴とする。

【００４３】請求項３記載の発明は、請求項２記載の出
力スルーレート制御回路において、前記スイッチング素
子がＭＯＳトランジスタで構成されていることを特徴と
する。

【００４４】請求項４記載の発明は、請求項１ないし請
求項３いずれかに記載の出力スルーレート制御回路にお
いて、前記出力電流生成手段が演算器と一のカレントミ
ラー回路とで構成されており、この演算器が、入力され
る前記ランプ信号の電圧値と前記一のカレントミラー回
路の出力するランプ電流に基づく電圧値との差を最小と
する電圧をこのカレントミラー回路の駆動電圧として出
力することを特徴とする。

【００４５】請求項５記載の発明は、請求項４記載の出
力スルーレート制御回路において、前記一のカレントミ
ラー回路がＭＯＳトランジスタにより構成されているこ
とを特徴とする。

【００４６】請求項６記載の発明は、請求項１ないし請
求項５のいずれかに記載の出力スルーレート制御回路に
おいて、前記一のカレントミラー回路が、２つのｐチャ
ンネル型ＭＯＳトランジスタのソースが共通に接続さ
れ、ゲートが共通に接続されて構成されていることを特
徴とする。

【００４７】請求項７記載の発明は、請求項１ないし請
求項６のいずれかに記載の出力スルーレート制御回路に
おいて、前記出力電流生成手段が他のカレントミラー回
路で構成され、この他のカレントミラー回路が前記ラン
プ電流の電流値に比例した電流値の前記出力電流を前記
負荷に流すことを特徴とする。

【００４８】請求項８記載の発明は、請求項７記載の出
力スルーレート制御回路において、前記他のカレントミ
ラー回路がＭＯＳトランジスタにより構成されているこ
とを特徴とする。

【００４９】請求項９記載の発明は、請求項１ないし請
求項７のいずれかに記載の出力スルーレート制御回路に
おいて、前記他のカレントミラー回路が、２つのｎチャ
ンネル型ＭＯＳトランジスタのソースが共通に接続さ
れ、ゲートが共通に接続されて構成されていることを特
徴とする。

【００５０】請求項１０記載の発明は、請求項７ないし
請求項９のいずれかに記載の出力スルーレート制御回路
において、前記他のカレントミラー回路を構成するトラ
ンジスタの接地端子と接地点との間に抵抗素子が介挿さ
れていることを特徴とする。

【００５１】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる出力スルーレート制御回路の構成を示すブロック図
である。この図において、制御回路１１０は、インパー
タ１，インパータ２，トランジスタ２，３，定電流源５
ｐ，定電流源５５ｎ及びコンデンサ６とで構成される。
インパータ１及びインパータ２は、各々端子Ｔ１から入
力される制御信号Ｄinの極性を反転させ、反転された信
号を出力する。すなわち、インバータ１及びインバータ
２は、「Ｈ」レベルで入力される制御信号Ｄinを「Ｌ」
レベルで出力する。

【００５２】３はｐチャンネル型のＭＯＳトランジスタ
であり、ゲートがインバータ１の出力端子と接続されて
いる。また、ＭＯＳトランジスタ３は、ソースが定電流
源５を介して電源電圧Ｖccに接続されており、ドレイン
が演算器（演算増幅器）８の正相（＋）入力端子へ接続
されている。定電流源５pは、電源電圧Ｖccに基づき電
流値Ｉrの一定電流を流す。また、定電流源５ｐは、コ
ンデンサ６に電荷が蓄積される速度、すなわち充電速度
を決定する。

【００５３】４はｎチャンネル型のＭＯＳトランジスタ
であり、ゲートがインバータ２の出力端子と接続されて
いる。また、ＭＯＳトランジスタ４は、ソースが定電流
源５nを介して接地されており、ドレインが演算器８の
正相（＋）入力端子へ接続されている。また、定電流源
５ｎは、コンデンサ６から電荷が放電される速度、すな
わち放電速度を決定する。

【００５４】コンデンサ６は、演算器８の正相（＋）入
力端子と、接地点との間に介挿されている。ここで、Ｍ
ＯＳトランジスタ３のドレインと、ＭＯＳトランジスタ
４のドレインとの接続点を端子Ｔ２とする。

【００５５】また、ＭＯＳトランジスタ３がオン状態で
あり、ＭＯＳトランジスタ４がオフ状態のとき、すなわ
ち図２（ａ）に示す制御信号Ｄinが「Ｈ」レベルのと
き、ＭＯＳトランジスタ３は、電流値Ｉrの電流を流し
てコンデンサ６をチャージし、この結果、図２（ｂ）に
示す立ち上がりのランプ信号Ｄrmpを演算器８の正相
（＋）入力端子へ出力する。

【００５６】さらに、ＭＯＳトランジスタ４がオン状態
であり、ＭＯＳトランジスタ３がオフ状態のとき、すな
わち図２（ａ）に示す制御信号Ｄinが「Ｌ」レベルのと
き、ＭＯＳトランジスタ４は、電流値Ｉrの電流を流し
てコンデンサ６をデスチャージし、図２（ｂ）の立ち下
がりのランプ信号Ｄrmpを演算器８の正相（＋）入力端
子へ出力する。

【００５７】演算器８は、出力端子がＭＯＳトランジス
タ９のドレイン及びＭＯＳトランジスタ１０のドレイン
へ接続されている。また、演算器８は、正相（＋）入力
端子へ入力される図２（ｂ）に示すランプ信号Ｄrmpの
電圧値と逆相（−）入力端子に入力される電圧値との電
圧差を最小にする電圧値を出力する。

【００５８】ＭＯＳトランジスタ９とＭＯＳトランジス
タ１０とは、ゲート長及びゲート幅が同一の全く同様
な、ｐチャンネル型のＭＯＳトランジスタであり、カレ
ントミラー回路ＣＴ１を形成している。このカレントミ
ラー回路ＣＴ１は、構成するＭＯＳトランジスタ９のソ
ース及びＭＯＳトランジスタ１０のソースが演算器８の
出力端子に接続されており、駆動電圧が演算器８の出力
端子から供給されている。

【００５９】また、ＭＯＳトランジスタ９のゲート及び
ＭＯＳトランジスタ１０のゲートは、ＭＯＳトランジス
タ９のドレインへ接続されている。このＭＯＳトランジ
スタ９のゲート及びＭＯＳトランジスタ１０のゲートの
接続点を端子Ｔ３とする。さらに、ＭＯＳトランジスタ
９は、ドレインが抵抗７を介して接地され、ゲートが演
算器８の逆相（−）入力端子へ接続されている。

【００６０】ＭＯＳトランジスタ１０は、ＭＯＳトラン
ジスタ１１のドレインへ接続されている。また、ＭＯＳ
トランジスタ１１は、ソースが接地されており、ドレイ
ンがゲートへ接続されている。ＭＯＳトランジスタ１２
は、ソースが接地されており、ゲートがＭＯＳトランジ
スタ１１のゲートへ接続されている。このＭＯＳトラン
ジスタ１１のゲート及びＭＯＳトランジスタ１２のゲー
トの接続点を端子Ｔ４とする。

【００６１】ＭＯＳトランジスタ１１とＭＯＳトランジ
スタ１２とは、ｎチャンネル型のＭＯＳトランジスタで
あり、カレントミラー回路ＣＴ２を形成しており、同一
ゲート電圧の場合の電流比は１：Ａである。すなわち、
同一ゲート電圧の場合、ＭＯＳトランジスタ１２は、Ｍ
ＯＳトランジスタ１１のＡ倍の電流を流す。ここで、Ｍ
ＯＳトランジスタ１１に流れる電流は、カレントミラー
回路ＣＴ１に流れる電流と等しい。

【００６２】電源電圧ＶoutとＭＯＳトランジスタ１２
との間には、負荷１０４が介挿されている。そして、こ
の負荷１０４及びＭＯＳトランジスタ１２のドレインの
接続点をＴoutとする。接続点Ｔoutの出力信号Ｄoutの
電圧をＤoutとし、負荷１０４に流れる電流値を電流値
Ｉoutとする。

【００６３】端子Ｔ２の時刻ｔにおけるランプ信号Ｄrm
pの電圧は、ＭＯＳトランジスタ３が定電流源５からの
電流Ｉrが流れて、図２（ｂ）に示すように上昇するた
め、コンデンサ６の容量を容量値Ｃrとすると、ｔ・Ｉr
／Ｃrである。また、演算器８の入力端子の正相（＋）
と入力端子の逆相（−）とのイマジナリショートを仮定
すると、端子Ｔ３において、ＭＯＳトランジスタ９のド
レインから抵抗７へ流れる電流の電流値Ｉ２は、抵抗７
の抵抗値を抵抗値ＲとするとＶ２／Ｒとなる。

【００６４】従って、ＭＯＳトランジスタ１１に流れる
電流の電流値は電流値Ｉ２となる。このとき、ＭＯＳト
ランジスタ１２には、ＭＯＳトランジスタ１１のＡ倍の
電流が流れるため、電流値Ｉout＝Ａ・Ｉ２となる。従
って、時刻ｔにおける出力信号Ｄoutの電流値Ｉoutの出
力変化は、「（ｔ・Ｉr・Ａ）／（Ｃr・Ｒ）」となり、
電流値Ｉr，比Ａ，容量値Ｃr、抵抗値Ｒが一定であり、
時刻ｔに対応して、図２（ｃ）に示す値となる。

【００６５】以上の記述したことにより、負荷１０４が
ソレノイドの場合であっても、単位時間当たりの電流値
Ｉoutの変化は、「（Ｉr・Ａ）／（Ｃr・Ｒ）」である
ため、負荷が接続されている電源電圧Ｖoutの値の変動
やソレノイドの直流抵抗値に依存せずに一定のため、出
力電圧Ｖoutの歪みを防止する。

【００６６】次に、図１および図２を参照し、一実施形
態の動作例を説明する。例えば、制御信号Ｄinが「Ｌ」
レベルで入力されており、端子Ｔ２の電圧が接地電圧の
「Ｌ」レベルまで低下した状態とする。このとき、演算
器８の正相（＋）入力端子には「Ｌ」レベルが入力され
ており、出力端子からも「Ｌ」レベルの出力信号が出力
されている。

【００６７】このため、カレントミラー回路ＣＴ２に
は、電流が流れておらず、同様にカレントミラー回路Ｃ
Ｔ２にも電流が流れない。結局、この時点では、負荷１
０４に流れる電流の電流値Ｉoutは「０」である。

【００６８】時刻ｔ1において、入力される制御信号Ｄi
nは、図２（ａ）に示すように立ち上がるとする。これ
により、インバータ１及びインバータ２は、「Ｌ」レベ
ルの信号を出力する。この結果、ＭＯＳトランジスタ３
はオン状態となり、ＭＯＳトランジスタ４はオフ状態と
なる。そして、ＭＯＳトランジスタ３は、電流値Ｉrの
電流を流す。

【００６９】この結果、時刻ｔ1から時刻ｔ４にかけ
て、電流値Ｉrの電流によりコンデンサ６がチャージさ
れ、図２（ｂ）に示す様に端子Ｔ２の電圧Ｖ２、すなわ
ちランプ信号Ｄrmpの電圧が時間ｔに対応して増加して
くる。そして、カレントミラー回路ＣＴ２に時刻ｔに対
応した電流値Ｉ２、すなわち電流値「（ｔ・Ｉr）／
（Ｃr・Ｒ）」の電流が流れる。

【００７０】これにより、ＭＯＳトランジスタ１１に
は、同様に、電流値「（ｔ・Ｉr）／（Ｃr・Ｒ）」の電
流が流れる。そして、ＭＯＳトランジスタ１２には、電
流値「（ｔ・Ｉr・Ａ）／（Ｃr・Ｒ）」の電流が流れ
る。したがって、負荷１０４には、単位時間当たり電流
値「（Ｉr・Ａ）／（Ｃr・Ｒ）」づつ増加して、電流値
「（ｔ・Ｉr・Ａ）／（Ｃr・Ｒ）」の電流が流れる。

【００７１】次に、時刻ｔ4において、演算器８の入力
端子の正相（＋）に入力するランプ信号Ｄrmpが電源電
圧Ｖccに到達してサチュレーション状態（時刻ｔ4から
時刻ｔ7にかけて）となり、演算器８は最大電圧の電源
電圧Ｖccを出力する。このとき、カレントミラー回路Ｃ
Ｔ１には、電流値「（Ｖcc−Ｖgs）／Ｒ」の電流が流れ
る。従って、負荷１０４には、電流値「Ａ・（Ｖcc−Ｖ
gs）／Ｒ」の電流が流れる。ここで、Ｖgsは、カレント
ミラー回路ＣＴ1のｐチャンネル型のＭＯＳトランジス
タ９及びＭＯＳトランジスタ１０のゲート−ソース間電
圧であり、ＭＯＳトランジスタ９及びＭＯＳトランジス
タ１０のソースには、電源電圧Ｖccからゲート−ソース
間電圧Ｖgs分の電圧降下がある。

【００７２】また、時刻ｔ7において、逆に入力される
制御信号Ｄinが「Ｌ」レベルとなると、インバータ１及
びインバータ２は、出力信号のレベルを「Ｌ」レベルか
ら「Ｈ」レベルへ遷移させる。この結果、ＭＯＳトラン
ジスタ４はオン状態となり、ＭＯＳトランジスタ３はオ
フ状態となる。そして、ＭＯＳトランジスタ４は、電流
値Ｉrの電流を流し始める。

【００７３】そして、時刻ｔ7から時刻ｔ10にかけて、
立ち上がりの時とは逆に（Ｖcc−（ｔ・Ｉr）／Ｃr）で
図２（ｂ）に示すように、ランプ信号Ｄrmpの電圧が低
下していく。このとき、負荷１０４には、電流値「Ａ・
Ｖcc／Ｒ−（ｔ・Ｉr・Ａ）／（Ｃr・Ｒ）」の電流が流
れる。このため、立ち下がり時には、単位時間当たり電
流値「（Ｉr・Ａ）／（Ｃr・Ｒ）」づつ減少していくこ
とになる。

【００７４】上述したように、一実施形態の出力スルー
レート制御回路によれば、負荷１０４が接続されている
電源電圧Ｖoutの値によらず、常に単位時間当たり同一
の大きさで増加させていくため、負荷１０４がソレノイ
ドの場合でも電流の変化に比例した逆起電圧の発生を抑
え、出力電圧の歪みを防止することが出来る。

【００７５】また、一実施形態の出力スルーレート制御
回路によれば、出力段がカレントミラー回路のため、電
源電圧Ｖoutが電源電圧Ｖccより大きい場合でも、この
電源電圧Ｖoutの値に追随して負荷１０４に対応した電
流を、出力電圧の歪みを防止させるため、ランプ信号Ｄ
rmpの波形に応じて増加するように流す電流制御が可能
となる。この結果、電源電圧Ｖoutの値を切り換えたと
き、及び劣化により電源電圧Ｖoutが変動したときに
も、この電源電圧Ｖoutの値の大きさに依存することな
く、負荷１０４の出力信号Ｄoutに対応した出力電流Ｉo
ut（図２（ｃ）の実線）を流す制御が可能となる。

【００７６】さらに、一実施形態の出力スルーレート制
御回路は、従来例の様にフィードバックのために、出力
信号Ｄoutを演算器８の入力端子及びＭＯＳトランジス
タ１２のゲートに接続させる必要がなく、高電圧または
サージ電圧からの保護のための保護素子が必要ないの
で、回路面積を増大させるという欠点がない。

【００７７】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図２に
示す第２の実施形態の出力スルーレート制御回路の様
に、ＭＯＳトランジスタ１２のソースと接地点との間
に、出力電流検出用の抵抗１４を介挿してもよい。他の
回路部分は、上述した一実施形態と同様のため、説明を
省略する。

【００７８】負荷１０４が何らかの原因により、ショー
トした場合、ＭＯＳトランジスタ１２に図２（ｃ）に示
す出力電流Ｉout（破線）の様な異常な大電流（時刻ｔ2
0から時刻ｔ８にかけて）が流れるため、抵抗１４によ
り生じる検出信号Ｄsmpの検出電圧によりモニタする。
このとき、抵抗１４の抵抗値は、負荷に流れる電流を制
限しないために、出来うる限り小さい値とすることが望
ましい。

【００７９】また、トランジスタ１２のゲートと接地間
にトランジスタ１５を設け、そのゲートに検出信号Ｄsm
pを供給することで、過大な電流Ｉoutが流れることを防
止できる。即ち、過大な電流Ｉoutが流れると、抵抗１
４に電圧が発生し、トランジスタ１５を導通させて、ト
ランジスタ１２のゲート電圧を下げる。トランジスタ１
２のゲート電圧が下がると、トランジスタ１２に流れる
電流が制限され、トランジスタ１２は破壊に至らない。

【００８０】また、ＭＯＳトランジスタ１１のソースと
接地点との間に、カレントミラー回路ＣＴ２の流れる電
流値のバランスを取るために抵抗１３を介挿する。この
とき、ＭＯＳトランジスタ１１とＭＯＳトランジスタ１
２とは、電流比が「１：Ａ」であるため、抵抗１３と抵
抗１４との抵抗値の比は「Ａ：１」とするのが望まし
い。上述した様に、抵抗１４を設けることにより、ＭＯ
Ｓトランジスタ１２に流れる電流量の検出が可能とな
り、大電流がＭＯＳトランジスタ１２に流れてＭＯＳト
ランジスタ１２を破壊することを防止する。

【００８１】さらに、第２の実施形態の出力スルーレー
ト制御回路は、一実施形態の出力スルーレート制御回路
において示した効果も同様に有している。この説明は、
重複するために省略する。

【００８２】

【発明の効果】本発明の出カスルーレート制御回路によ
れば、出力端子の電位をモニタすることなく、スルーレ
ートを設定できるようにしたので、余計な保護素子を設
ける必要なくなり、本回路が組み込まれた半導体集積回
路のチップ面積を低減できる。通常、自動車機器のブラ
ンジャやソレノイドなどは強力な駆動力を得るため、３
〜５Ｖ電源の半導体集積回路とは別電源で、例えば８〜
３０Ｖ程度の高電圧の外部電源から供給されている。こ
の外部電源には、数百Ｖのサージ電圧が重畳されること
があるので、従来例では出力端子の電圧をモニタすると
き、モニタ回路がサージ電圧で破壊することを防止する
ため、保護素子が必要であった。本発明では、外部電源
Ｖoutにつながる端子を直接ゲ―トと接続していない構
成にしたので、余計な保護素子が必要ない。

【００８３】また、本発明によれば、入力されたパルス
からランプ信号を生成するランプ信号発生手段と、この
ランプ信号の電圧値に対応したランプ電流を出力する電
流生成手段と、このランプ電流の電流値に対応した出力
電流を、接続された負荷に流す出力電流生成手段とを具
備し、外部電源電圧Ｖoutの値や負荷の大きさに寄ら
ず、一定の電流スルーレートを得ることができるので、
出力波形の変曲点が生ずることがなく、ノイズの発生や
逆起電力の発生を少なくすることができる。さらに、負
荷がショートしても、出カトランジスタは所定の電流ま
でしか流さないので、破壊することはない。出力トラン
ジスタの電流能力が大きい場合、または、短絡状態が継
続する可能性がある場含には、電流モ二タ用の抵抗を出
カトランジスタのソースと接地間に設けることで、出力
トランジスタの熱破壊を防止することができる。

【００８４】さらに、本発明の出カスルーレート制御回
路によれば、マイクロコンピュータなどの半導体集積回
路と同一チップに形成しても、半導体集積回路と同一電
源で、外部電源電圧Ｖoutより低い電源電圧Ｖccで動作
し、負荷の大きさや外部電源電圧が変動しても最適なス
ルーレートで動作する。また、さらに、本発明の出カス
ルーレート制御回路によれば、内部回路を保護する保護
素子を必要としないので、回路面積を増大させずに、内
部回路が高電圧またはサージ電圧から保護され、かつ、
負荷の電源電圧によらずに出力電流を一定の増加率によ
り制御可能とする効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態による出力スルーレート
制御回路の構成を示すブロック図である。

【図２】図１に示す出力スルーレート制御回路の動作
例を説明するタイミングチャートである。

【図３】本発明の第２の実施形態による出力スルーレ
ート制御回路の構成を示すブロック図である。

【図４】従来例による出力スルーレート制御回路の構
成を示すブロック図である。

【図５】図４の出力スルーレート制御回路の動作例を
説明するタイミングチャートである。

【図６】他の従来例による出力スルーレート制御回路
の構成を示すブロック図である。

【図７】図４の出力スルーレート制御回路の動作例を
説明するタイミングチャートである。

【図８】図６の出力スルーレート制御回路の動作例を
説明するタイミングチャートである。

【符号の説明】

１，２インバータ３，４，９，１０，１１，１２ＭＯＳトランジスタ５p、５n 定電流源６コンデンサ７，１３，１４抵抗８演算器１０４負荷ＣＴ１，ＣＴ２カレントミラー回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J055 AX10 AX31 AX34 AX44 AX56 AX64 AX65 BX16 CX13 CX28 DX01 DX13 DX14 DX22 DX56 DX83 EX11 EY01 EY10 EY21 EZ00 EZ03 EZ04 EZ07 EZ09 FX02 FX32 GX01 GX04 5J056 AA04 BB12 BB46 BB51 CC00 CC01 CC02 CC10 DD13 DD28 DD29 DD51 DD55 EE07 FF08 GG01 HH01 HH02 KK01

Claims

【特許請求の範囲】

【請求項１】入力されたパルスからランプ信号を生成
するランプ信号発生手段と、このランプ信号の電圧値に対応したランプ電流を出力す
る電流生成手段と、このランプ電流の電流値に対応した出力電流を、接続さ
れた負荷に流す出力電流生成手段とを具備し、前記ランプ信号発生手段及び前記電流生成手段と、前記
出力電流生成手段との各々の駆動電圧が異なることを特
徴とする出力スルーレート制御回路。
【請求項２】前記ランプ信号発生手段が定電流源とス
イッチング素子とコンデンサとで構成されており、入力
される前記パルスでオン／オフされるスイッチング素子
を介して前記定電流源から流れる電流が、前記コンデン
サに電荷として蓄積されることにより前記ランプ信号を
生成することを特徴とする請求項１記載の出力スルーレ
ート制御回路。
【請求項３】前記スイッチング素子がＭＯＳトランジ
スタで構成されていることを特徴とする請求項２記載の
出力スルーレート制御回路。
【請求項４】前記出力電流生成手段が演算器と一のカ
レントミラー回路とで構成されており、この演算器が、
入力される前記ランプ信号の電圧値と前記一のカレント
ミラー回路の出力するランプ電流に基づく電圧値との差
を最小とする電圧をこのカレントミラー回路の駆動電圧
として出力することを特徴とする請求項１ないし請求項
３いずれかに記載の出力スルーレート制御回路。
【請求項５】前記一のカレントミラー回路がＭＯＳト
ランジスタにより構成されていることを特徴とする請求
項４記載の出力スルーレート制御回路。
【請求項６】前記一のカレントミラー回路が、２つの
ｐチャンネル型ＭＯＳトランジスタのソースが共通に接
続され、ゲートが共通に接続されて構成されていること
を特徴とする請求項１ないし請求項５のいずれかに記載
の出力スルーレート制御回路。
【請求項７】前記出力電流生成手段が他のカレントミ
ラー回路で構成され、この他のカレントミラー回路が前
記ランプ電流の電流値に比例した電流値の前記出力電流
を前記負荷に流すことを特徴とする請求項１ないし請求
項６のいずれかに記載の出力スルーレート制御回路。
【請求項８】前記他のカレントミラー回路がＭＯＳト
ランジスタにより構成されていることを特徴とする請求
項７記載の出力スルーレート制御回路。
【請求項９】前記他のカレントミラー回路が、２つの
ｎチャンネル型ＭＯＳトランジスタのソースが共通に接
続され、ゲートが共通に接続されて構成されていること
を特徴とする請求項１ないし請求項７のいずれかに記載
の出力スルーレート制御回路。
【請求項１０】前記他のカレントミラー回路を構成す
るトランジスタの接地端子と接地点との間に抵抗素子が
介挿されていることを特徴とする請求項７ないし請求項
９のいずれかに記載の出力スルーレート制御回路。