JP2000299404A - 多層配線基板及びその製造方法 - Google Patents
多層配線基板及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000004020 conductor Substances 0.000 claims abstract description 145
- 238000007747 plating Methods 0.000 claims abstract description 33
- 239000012212 insulator Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims description 126
- 229920005989 resin Polymers 0.000 claims description 29
- 239000011347 resin Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 19
- 238000009713 electroplating Methods 0.000 claims description 8
- 238000010292 electrical insulation Methods 0.000 claims description 4
- 229920006015 heat resistant resin Polymers 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 abstract description 3
- 230000005855 radiation Effects 0.000 abstract description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 16
- 229910052802 copper Inorganic materials 0.000 description 16
- 239000010949 copper Substances 0.000 description 16
- 229910000679 solder Inorganic materials 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 6
- 238000005553 drilling Methods 0.000 description 5
- 238000010030 laminating Methods 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 102100035248 Alpha-(1,3)-fucosyltransferase 4 Human genes 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 101001022185 Homo sapiens Alpha-(1,3)-fucosyltransferase 4 Proteins 0.000 description 1
- 101000935040 Homo sapiens Integrin beta-2 Proteins 0.000 description 1
- 101001057504 Homo sapiens Interferon-stimulated gene 20 kDa protein Proteins 0.000 description 1
- 101001055144 Homo sapiens Interleukin-2 receptor subunit alpha Proteins 0.000 description 1
- 102100025390 Integrin beta-2 Human genes 0.000 description 1
- 102100027268 Interferon-stimulated gene 20 kDa protein Human genes 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000012286 potassium permanganate Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 239000002759 woven fabric Substances 0.000 description 1
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/44—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
- H05K3/445—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits having insulated holes or insulated via connections through the metal core
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09481—Via in pad; Pad over filled via
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
- H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
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- H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
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Abstract
に形成することができ、放熱性、電気的特性に優れた多
層配線基板を提供する。 【解決手段】 コア基板の両面または片面に配線パター
ン34、36が形成され、コア基板を貫通させて形成さ
れた導体部に前記配線パターンが電気的に接続された多
層配線基板において、前記コア基板が、めっきにより形
成されたビア柱26と導体コア部28とからなる導体部
と、該ビア柱26と導体コア部28を電気的に絶縁する
絶縁体部20とから成る。コア基板に配線パターンを形
成した後、導体基板10を除去することによって多層配
線基板が得られる。
Description
層配線基板及びその製造方法に関する。
は、ガラスまたは有機物の織布あるいは不織布にエポキ
シ等の樹脂材を含浸させた樹脂基板をコア基板材料とし
て使用したものであり、このコア基板上にビルドアップ
法等によって多層に配線パターンを形成している。コア
基板には厚さ方向に貫通する貫通孔を設け、めっき等に
よって貫通孔の内壁面に設けた導通部を介してコア基板
の両面の配線パターンが電気的に接続される。コア基板
に貫通孔を形成する場合、従来はドリル加工あるいはレ
ーザ加工によって形成し、貫通孔を形成した後、無電解
銅めっき及び電解銅めっきを施すことによって貫通孔の
内壁面に導通部を形成している。
ーザ加工によってコア基板に貫通孔を形成する場合は、
貫通孔をひとつづつ孔あけ加工していくから、大判の樹
脂基板を使用して複数の基板を一度に形成するとして
も、加工効率の点で問題があり、加工コストがかかると
いう問題があった。また、ドリル加工あるいはレーザ加
工によって貫通孔を形成していく方法では、貫通孔を小
径に形成する場合でも技術上及び製造効率上で限度があ
り、貫通孔をさらに高密度にかつ多数個形成する製品の
場合には有効な方法とはいえないという問題があった。
れたものであり、その目的とするところは、コア基板に
ドリル加工やレーザ加工を施すことなく、コア基板の両
面の配線パターンを電気的に接続する導通部を容易に形
成することができ、導通部をさらに高密度に多数個形成
することが容易に可能となる多層配線基板及びその好適
な製造方法を提供しようとするものである。
め、本発明は次の構成を備える。すなわち、コア基板の
両面または片面に配線パターンが形成され、コア基板を
貫通させて形成された導体部に前記配線パターンが電気
的に接続された多層配線基板において、前記コア基板
が、めっきにより形成されたビア柱と導体コア部とから
なる導体部と、該ビア柱と導体コア部を電気的に絶縁す
る絶縁体部とから成ることを特徴とする。また、ビア柱
及び導体コア部と隣接層のビア柱及び導体コア部とが、
電気的絶縁性を有する絶縁層を介して複数層に積み重ね
て形成され、絶縁層を貫通させて設けた中間ビアを介し
て、隣接層のビア柱が互いに電気的に接続されていると
ともに、選択された隣接層の導体コア部が互いに電気的
に接続されていることにより、コア基板の強度を保持す
ることができ、層間で適宜導体コア部を電源層あるいは
接地層として利用することができる。また、導体コア部
を、電源層または接地層とすることによって、多層配線
基板の電気的特性を改善することができる。また、絶縁
体部が、耐熱性樹脂から成ることにより、耐久性の高い
多層配線基板として得ることができる。
体基板の一方の面に、ビア柱と導体コア部とから成る導
体部を形成する部位が露出するレジストパターンを形成
し、該レジストパターンをマスクとして、前記一方の面
上に導体基板をめっき給電層として電解めっきを施して
ビア柱と導体コア部とからなる導体部を形成し、次い
で、前記レジストパターンを除去した後、前記ビア柱と
導体コア部との間に電気的絶縁性を有する絶縁樹脂を充
填して、前記導体部と絶縁体部とから成るコア基板を形
成し、該コア基板上に、前記ビア柱と電気的に接続され
必要に応じて導体コア部と電気的に接続された配線パタ
ーンを形成するとともに、層間で電気的に接続された配
線パターンを複数層に形成した後、前記導体基板を除去
することを特徴とする。また、導体基板の一方の面に、
多層配線基板の一方の面側の配線パターンとなる配線層
を形成した後、該配線層上にコア基板を積層して形成
し、その後、他面側の配線パターンとなる配線層を形成
して導体基板を除去することにより、導体基板の一方の
面上で多層配線基板の両面の配線パターンを形成するこ
とが可能になる。
添付図面に基づいて詳細に説明する。図1は本発明に係
る多層配線基板の製造方法の一実施形態を示す説明図で
あり、多層配線基板のコア基板を形成するまでの工程を
示している。本発明の多層配線基板の製造方法は、めっ
き給電層を兼ねた支持体として導体基板10を使用し、
この導体基板10の上にコア基板の両面に形成される配
線パターンを電気的に接続する導通部を含めてコア基板
を形成した後、導体基板10をエッチングにより除去し
てコア基板を得るものである。
ム板を使用し、この導体基板10の表面にはんだボール
等の外部接続端子を接合するためのパッド12を形成し
た状態を示す。本実施形態では、多層配線基板の実装面
側に形成するパッドを合わせて形成するため、まず、導
体基板10の表面にパッド12を形成したものである。
もちろん、はじめからパッド12を形成せずに、導体基
板10にコア基板のみを形成してもよい。
ッチング等によって除去するから、導体基板10にはコ
ア基板から簡単に除去できる材料を選択する。本実施形
態で使用しているアルミニウム板は配線パターンに使用
する銅とはエッチング液が異なることと化学的エッチン
グによって容易に溶解除去できるという利点がある。パ
ッド12は導体基板10の一方の面に、銅めっきあるい
は銅をスパッタリングして導体層を形成し、この導体層
を所定のパターンにエッチングして得られる。
に形成するビア柱の基部に接続する基部ビアをパッド1
2の上に形成するためのレジストパターン14を形成し
た状態である。レジストパターン14はめっきレジスト
として、パッド12上で基部ビアを形成する部位に、底
面でパッド12が露出するレジスト穴16を形成したも
ので、導体基板10の表面に感光性レジストを塗布し、
基部ビアを形成するパターンにしたがって露光、現像す
ることによって形成することができる。図1(c) は、導
体基板10をめっき給電層とする電解めっきにより、レ
ジスト穴16内に基部ビア18を形成した状態である。
図1(d) は、次に、レジストパターン14を除去した状
態であり、導体基板10の上にパッド12と基部ビア1
8が形成されている。
た導体基板10の一方の面に絶縁樹脂を塗布して絶縁体
部20aを形成した状態である。絶縁体部20aはコア
基板の絶縁体部を構成するものであり、エポキシ樹脂、
ポリイミド樹脂等の耐熱性及び耐久性を有する樹脂が好
適に使用できる。絶縁樹脂を塗布するかわりに絶縁樹脂
フィルムをラミネートして絶縁体部20aを形成するこ
ともできる。なお、絶縁樹脂を塗布し、あるいは絶縁樹
脂フィルムをラミネートして絶縁層を形成した後、基部
ビア18の端面を被覆している絶縁層を化学的あるいは
物理的に研磨して基部ビア18の端面を絶縁体部20a
の表面に露出させる。
形成するためのめっき給電層として、絶縁体部20aの
表面と基部ビア18の表面を含む全面に導体層22を形
成した状態である。導体層22は無電解銅めっきあるい
は銅のスパッタリング等によって形成することができ
る。導体層22は必要により電解銅めっきを施して厚く
形成してもよい。絶縁体部20aの表面にめっき給電層
として導体層22を形成する場合、あらかじめ過マンガ
ン酸カリウム溶液に絶縁体部20aを浸漬させ絶縁体部
20aの表面を粗化しておくとよい。
電層として、基部ビア18に接続するビア柱と、隣接す
るビア柱の中間に配置される導体コア部とを電解めっき
により形成するためのレジストパターン24を形成した
状態を示す。レジストパターン24は導体層22の表面
に感光性レジストを塗布し、ビア柱と導体コア部とを形
成するパターンにしたがって露光、現像して得られる。
レジストパターン24は感光性レジストを塗布するかわ
りにフィルム状の感光性レジストを被覆して形成するこ
ともできる。ビア柱および導体コア部はコア基板の主要
構成部分となるものであり、コア基板として所要の強度
を有するため少なくとも50μm程度以上の厚さに形成
することが望ましい。レジストパターン24もこれらの
厚さに合わせて膜厚が設定される。
電層として電解銅めっきを施しビア柱26と導体コア部
28を形成した後、レジストパターン24を除去した状
態である。導体層22をめっき給電層とする電解銅めっ
きによって、導体基板10上ですべてのビア柱26と導
体コア部28が形成される。ビア柱26は基部ビア18
ともにコア基板の両面に形成される配線パターンを電気
的に接続するものである。導体コア部28はコア基板を
補強し、コア基板の放熱性を向上させるという作用があ
り、また、電源層、接地層として利用することができ
る。
28を形成した面側をエッチングすると、ビア柱26及
び導体コア部28よりもはるかに薄く形成されている導
体層22の露出部がはじめにエッチングされて除去され
る。これによって、ビア柱26と導体コア部28が電気
的に絶縁される。図1(i) は、導体層22の露出部をエ
ッチングして除去した後、絶縁体部20aを形成した方
法と同様にしてビア柱26と導体コア部28を形成した
面にエポキシ樹脂あるいはポリイミド樹脂等の絶縁樹脂
を塗布してビア柱26と導体コア部28との間に絶縁樹
脂を充填してコア基板の絶縁体部20を形成した状態で
ある。なお、絶縁樹脂を塗布するかわりに絶縁樹脂フィ
ルムをラミネートしてもよい。絶縁樹脂を塗布しあるい
は絶縁樹脂フィルムをラミネートした後、ビア柱26と
導体コア部28の表面を被覆している絶縁層を化学的あ
るいは物理的に研磨して除去し、ビア柱26と導体コア
部28の端面を露出させ、ビア柱26に上層の配線パタ
ーンが電気的に接続されるようにする。
された基部ビア18とビア柱26とはコア基板の両面に
形成される配線パターンを電気的に接続する導通部とな
る。そして、この導通部と導体コア部28及び絶縁体部
20とを含めた基板部分が多層配線基板のコア基板であ
る。本実施形態では、多層配線基板の実装面側に形成す
るパッド12を含めて導体基板10の上にコア基板を形
成した。コア基板にさらに配線パターンを複数層に形成
する場合は、図1(i) に示す状態からさらに配線パター
ンを形成すればよい。
ーンを形成して多層配線基板を形成する工程を示す。図
2(a) は、コア基板の表面に絶縁層30を形成し、ビア
柱26の端面位置に合わせして絶縁層30にビア穴30
aを形成した状態を示す。ポリイミド等の絶縁樹脂を塗
布し、あるいは絶縁樹脂フィルムを被覆することによっ
て絶縁層30を形成し、レーザ光を照射してビア穴30
aを形成することができる。なお、感光性ポリイミド等
の感光性樹脂を塗布し、露光、現像によりビア穴30a
を形成することもできる。図2(b) は、次に、無電解銅
めっき及び電解銅めっき、あるいは銅のスパッタリング
を施して絶縁層30の表面に導体層32を形成した状態
である。
配線パターン34が形成され、ビア穴30aに充填され
た導体を介してビア柱26と配線パターン34とが電気
的に接続される。 図2(c) は、コア基板の上に2層に
配線パターン34、36を形成した状態を示す。層間で
配線パターンを電気的に接続して配線パターンを多層に
形成するには、上述したように、ビア穴を形成した絶縁
層の表面に導体層を形成し、導体層をエッチングして所
定の配線パターンを形成する方法を繰り返せばよい。
層の配線層を、半導体素子のパッドが接合される配線パ
ターン36の接続部38を除いてソルダーレジスト40
によって被覆し、実装面側については、導体基板10を
エッチングして除去し、外部接続端子を接合するパッド
12部分を除いてソルダーレジスト42により被覆して
多層配線基板を得たものである。 このように、コア基
板の片面側のみに複数層で配線パターンを形成する場合
には導体基板10は配線パターンを形成するまで除去す
る必要はない。導体基板10によってコア基板を支持し
ながら配線パターンを多層に形成する方法は、多層配線
基板を確実に支持することができ、寸法精度を向上させ
ることができるという利点がある。
の主要部がビア柱26と導体コア部28との導体部によ
って形成されていることによって、コア基板自体の剛性
が高く、また、導体コア部により良好な放熱性が得られ
るものとなっている。また、ビア柱26と導体コア部2
8との間に充填されている絶縁体部20も耐熱性に優れ
た樹脂を使用することによってコア基板の信頼性を向上
させることが可能となる。また、コア基板に導通部を形
成する際に、本実施形態では感光性レジストを露光、現
像してレジストパターンを形成し、めっきによりビア柱
26を形成しているから、従来のドリル加工等で導通部
を形成する方法にくらべてはるかに高密度にかつ高精度
に形成することが可能である。また、本方法による場合
は、導通部が多数になっても製造効率上の問題がないと
いう利点がある。
ア柱26とを接続する中間に基部ビア18を設けてい
る。基部ビア18はパッド12と他方の配線パターン3
4、36とを電気的に接続する点においては特徴的な作
用は有しないが、ビア柱26よりも細径に設けることに
よって絶縁体部20とのくいつき性を良好にしている。
パッド12と基部ビア18とによって絶縁体部20の樹
脂を逆止する形状となっている。また、上記実施形態で
は、導体基板10としてアルミニウム板を使用したが、
樹脂基板等の電気的絶縁性を有する基板に導体層を形成
した支持基板を使用してコア基板を形成することも可能
である。
形成する他の実施形態を示す。この実施形態は、上記実
施形態のように多層配線基板の実装面側に設けるパッド
12を合わせて形成するのではなく、単に、導体基板1
0の上にコア基板を形成する方法である。図3(a) は導
体基板10の表面にビア柱26と導体コア部28を形成
するためのレジストパターン24を形成した状態であ
る。この状態から導体基板10をめっき給電層として電
解銅めっきを施すことによってビア柱26と導体コア部
28を形成する(図3(b) )。
縁樹脂を塗布しあるいは絶縁樹脂フィルムをラミネート
してビア柱26と導体コア部28との間に絶縁体部20
を充填する(図3(c) )。絶縁樹脂を塗布あるいは絶縁
樹脂フィルムをラミネートした後、ビア柱26と導体コ
ア部28の表面を被覆している絶縁体部20の表面を化
学的あるいは物理的に研磨してビア柱26と導体コア部
28の端面を露出させる。この研磨処理はビア柱26と
導体コア部28及び絶縁体部20の表面を平坦面にする
平坦化処理の意味もある。
ングして除去することにより、ビア柱26及び導体コア
部28と、ビア柱26と導体コア部28との間を充填す
る絶縁体部20によって平板状に形成されたコア基板が
得られる。図4はこうして得られたコア基板を用いて形
成した多層配線基板の実施形態を示す。コア基板で半導
体素子を搭載する面側では、絶縁層30を介して配線パ
ターン34、36を形成し、半導体素子との接続部38
を除いてソルダーレジスト40により配線パターン36
を被覆する。コア基板の実装面側では、ビア柱26の端
面を露出させてソルダーレジスト42によって被覆す
る。なお、必要に応じて導体コア部28の端面をソルダ
ーレジスト42から露出させてもよい。50はビア柱2
6の端面に接合した外部接続端子のはんだボールであ
る。
柱26及び導体コア部28は一層であるが、ビア柱26
および導体コア部28を複数層に設けたコア基板を用い
て多層配線基板を形成することも可能である。図5、6
はビア柱26と導体コア部28を2層に形成したコア基
板の製造方法を示す。図5(a) は、導体基板10に1層
目のビア柱26と導体コア部28を形成した状態であ
る。この状態は図1に示すコア基板の製造方法のうち図
1(i) の状態を示す。図5(b) は、絶縁体部20、ビア
柱26、導体コア部28の表面にめっき給電用の導体層
60を形成した状態である。導体層60は前述した方法
と同様に無電解銅めっき、スパッタリング等によって形
成する。
2を形成した状態である。中間ビア62は積層して形成
するビア柱26及び導体コア部28を電気的に接続する
ために設けるものであり、導体コア部28については電
気的に接続する導体コア部28を選択して形成する。導
体層60の表面に中間ビア62を形成する部位を露出さ
せたレジストパターンを設け、導体層60をめっき給電
層とする電解めっきを施して中間ビア62を形成する。
図5(c) はレジストパターンを除去した状態である。図
5(d) はエッチングにより導体層60を除去し、1層目
のビア柱26と導体コア部28の表面に中間ビア62を
形成した状態である。図5(e) は、中間ビア62を形成
した面を絶縁層64により被覆し、中間ビア62の端面
を露出した状態である。
成するため、絶縁層64の表面にめっき給電用の導体層
66を形成した状態である。導体層66を形成する方法
は前述した方法と同様の方法による。図6(b) は導体層
66の表面に2層目のビア柱26aと導体コア部28a
とを形成した状態である。ビア柱26aと導体コア部2
8aを形成するパターンにしたがって導体層66の表面
にレジストパターンを設け、導体層66をめっき給電層
とする電解めっきを施して、所要の厚さにビア柱26a
と導体コア部28aを形成する。図6(b) は、レジスト
パターンを除去した状態である。この状態で導体層66
をエッチングすることにより導体層66の露出部分が絶
縁層64から除去され、ビア柱26aと導体コア部28
aとが電気的に絶縁される。
aとの間に絶縁樹脂を充填して絶縁体部20を形成した
状態を示す。1層目のビア柱26と2層目のビア柱26
aとが中間ビア62を介して電気的に接続され、1層目
の導体コア部28と2層目の導体コア部28aとが中間
ビア62を介して電気的に接続される。これら、ビア柱
26、26a、導体コア部28、28a、中間ビア62
は電気的絶縁性を有する絶縁体部20内に埋設され、2
層に形成された導体部を有するコア基板が得られる。
を中間ビア62を介して電気的に接続することにより、
導体コア部28、28aをともに接地層、電源層として
使用することができ、絶縁層64によって導体コア部2
8、28aを電気的に絶縁して形成した場合には、一方
を接地層、他方を電源層とするといった使用のしかたが
可能になる。上述した製造方法は、導体コア部を順次積
層して形成するものであり、適宜層数に導体部を形成す
ることができ、層間での導体部の電気的接続についても
適宜選択することができる。
用いて多層配線基板を形成した実施形態を示す。コア基
板の一方の面側に絶縁層30を介して複数層に配線パタ
ーン34、36が形成されている。40は多層配線基板
に搭載する半導体素子の接続部38を除いて配線層の表
面を被覆するソルダーレジストである。50はパッド1
2に接続したはんだボールである。ビア柱と導体コア部
を複数層に形成したコア基板を使用する場合は、導体コ
ア部を電源層あるいは接地層として利用できること、導
体コア部が1層のみではコア基板の強度が不十分の場合
に導体コア部を複数層に形成することにより所要のコア
基板の強度を得ることができる等の利点がある。
方法によれば、上述したように、コア基板に設ける導通
部であるビア柱を形成する方法として、導体基板上にビ
ア柱と導体コア部とを形成するためのレジストパターン
を形成し、導体基板をめっき給電層とする電解めっきに
よって形成するから、従来のドリル加工あるいはレーザ
加工によって基板に貫通孔を形成して導通部を形成する
方法にくらべて微細にかつ高密度に導通部を形成するこ
とが可能になる。また、導通部は電解めっきによって形
成するからきわめて多数個の導通部を形成するといった
場合でも効率的に形成することが可能になる。また、多
層配線基板のコア基板に電解銅めっきで形成した銅の導
体コア部を設けたことによってコア基板の強度を向上さ
せることができ、ビア柱と導体コア部の導体部がコア基
板の主要部を構成してコア基板の放熱性を効果的に向上
させることができる等の著効を奏する。
説明図である。
板を製造する方法を示す説明図である。
造方法を示す説明図である。
造方法を示す説明図である。
す断面図である。
Claims (6)
- 【請求項1】 コア基板の両面または片面に配線パター
ンが形成され、コア基板を貫通させて形成された導体部
に前記配線パターンが電気的に接続された多層配線基板
において、 前記コア基板が、めっきにより形成されたビア柱と導体
コア部とからなる導体部と、該ビア柱と導体コア部を電
気的に絶縁する絶縁体部とから成ることを特徴とする多
層配線基板。 - 【請求項2】 ビア柱及び導体コア部と隣接層のビア柱
及び導体コア部とが、電気的絶縁性を有する絶縁層を介
して複数層に積み重ねて形成され、絶縁層を貫通させて
設けた中間ビアを介して、隣接層のビア柱が互いに電気
的に接続されているとともに、選択された隣接層の導体
コア部が互いに電気的に接続されていることを特徴とす
る請求項1記載の多層配線基板。 - 【請求項3】 導体コア部が、電源層または接地層であ
ることを特徴とする請求項1または2記載の多層配線基
板。 - 【請求項4】 絶縁体部が、耐熱性樹脂から成ることを
特徴とする請求項1、2または3記載の多層配線基板。 - 【請求項5】 導体基板の一方の面に、ビア柱と導体コ
ア部とから成る導体部を形成する部位が露出するレジス
トパターンを形成し、 該レジストパターンをマスクとして、前記一方の面上に
導体基板をめっき給電層として電解めっきを施してビア
柱と導体コア部とからなる導体部を形成し、 次いで、前記レジストパターンを除去した後、前記ビア
柱と導体コア部との間に電気的絶縁性を有する絶縁樹脂
を充填して、前記導体部と絶縁体部とから成るコア基板
を形成し、 該コア基板上に、前記ビア柱と電気的に接続され必要に
応じて導体コア部と電気的に接続された配線パターンを
形成するとともに、層間で電気的に接続された配線パタ
ーンを複数層に形成した後、 前記導体基板を除去することを特徴とする多層配線基板
の製造方法。 - 【請求項6】 導体基板の一方の面に、多層配線基板の
一方の面側の配線パターンとなる配線層を形成した後、
該配線層上にコア基板を積層して形成し、その後、他面
側の配線パターンとなる配線層を形成して導体基板を除
去することを特徴とする請求項5記載の多層配線基板の
製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10775799A JP3592129B2 (ja) | 1999-04-15 | 1999-04-15 | 多層配線基板の製造方法 |
US09/548,605 US6629366B1 (en) | 1999-04-15 | 2000-04-13 | Method of producing a multilayer wiring board |
KR1020000019556A KR100720049B1 (ko) | 1999-04-15 | 2000-04-14 | 다층 배선판 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10775799A JP3592129B2 (ja) | 1999-04-15 | 1999-04-15 | 多層配線基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000299404A true JP2000299404A (ja) | 2000-10-24 |
JP3592129B2 JP3592129B2 (ja) | 2004-11-24 |
Family
ID=14467223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10775799A Expired - Fee Related JP3592129B2 (ja) | 1999-04-15 | 1999-04-15 | 多層配線基板の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6629366B1 (ja) |
JP (1) | JP3592129B2 (ja) |
KR (1) | KR100720049B1 (ja) |
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1999
- 1999-04-15 JP JP10775799A patent/JP3592129B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-13 US US09/548,605 patent/US6629366B1/en not_active Expired - Lifetime
- 2000-04-14 KR KR1020000019556A patent/KR100720049B1/ko not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
US6629366B1 (en) | 2003-10-07 |
KR20000071696A (ko) | 2000-11-25 |
KR100720049B1 (ko) | 2007-05-18 |
JP3592129B2 (ja) | 2004-11-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040213 |
|
A131 | Notification of reasons for refusal |
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|
A602 | Written permission of extension of time |
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